KR101908910B1 - 반도체 다이의 형성 방법 - Google Patents

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고든 엠. 그리브나
마이클 제이. 세던
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

한 실시예에서, 비-직사각형 형상을 갖는 반도체 다이 및 여러 상이한 형상을 갖는 다이가 형성되어 반도체 웨이퍼로부터 싱귤레이트된다.

Description

반도체 다이의 형성 방법{METHOD OF FORMING A SEMICONDUCTOR DIE}
본 발명은, 일반적으로 전자장치, 더 상세하게는, 반도체, 그 구조물, 그리고 반도체 디바이스의 형성 방법에 관한 것이다.
과거에, 싱귤레이션 라인(singulation lines)이 일반적으로 복수의 평행라인으로 형성되었고, 여기서 각 싱귤레이션 라인은, 싱귤레이션 라인의 장축을 따라서와 같이 웨이퍼 소우(saws)나 스크라이브(scribe) 라인이 웨이퍼를 가로질러 직선 라인으로 연장될 수 있게 하기 위하여, 웨이퍼를 가로질러 직선 웨이퍼의 일측으로부터 축방향으로 연장된다. 각각의 이전의 싱귤레이션 라인은 일반적으로 웨이퍼를 가로질러 직선으로 연장되고 굴곡부들, 굽힘부들, 각도들 또는 하나의 연속적인 직선 라인과 다른 형상을 갖지 않는다. 직선 싱귤레이션 라인의 사용을 용이하게 하기 위해, 이전의 반도체 다이는 일반적으로, 보통 정사각형 또는 직사각형 형상이었던 동일한 형상과 동일한 총 면적을 갖는 모든 다이와 같이 규칙적인 형상을 가졌다. 규칙적인 형상의 다이는 또한 웨이퍼 상에서 규칙적인 패턴으로 배치되어, 싱귤레이션 라인은 다이 사이에서 연장할 수 있고 다이를 싱귤레이트할 수 있었다. 직사각형 또는 정사각형 형상의 직선 라인과 다이의 동일한 면적은, 규칙적인 패턴과 함께, 직선 싱귤레이션 라인의 사용을 허용하였다. 이들 싱귤레이션 라인은 다이가 상기 축방향으로 연장되는 싱귤레이션 라인을 사용하기 위해서 규칙적인 형상의 정사각형과 직사각형을 갖도록 강요한다.
따라서, 축방향 싱귤레이션 라인을 필요로 하지 않는 반도체 다이의 형성 방법을 갖는 것이 바람직하다.
본 발명에 따른 반도체 다이의 형성 방법은
상부면과 바닥면을 갖는 반도체 웨이퍼를 제공하는 단계;
상기 반도체 웨이퍼의 상부면 상에 복수의 반도체 다이를 형성하는 단계로서, 상기 복수의 반도체 다이중 둘 이상의 다이는, 비-직사각형 형상, 주변부를 따라 적어도 하나의 돌출부를 갖는 형상, 다중 연결(multiply connected) 형상, 적어도 하나의 곡선 부분을 갖는 형상, 주변부 둘레의 거리 값들이 상이한 비대칭 형상, 또는 불규칙한 형상중 하나인 주변부를 가지며, 상기 불규칙한 형상은, 상기 반도체 웨이퍼를 가로질러 축방향으로 연장되는 싱귤레이션 라인(singulation line)을 사용하여 상기 불규칙한 형상을 싱귤레이트(singulate)하는 것을 방지하는, 상기 단계;
상기 반도체 다이 사이에 있는 상기 반도체 웨이퍼 영역으로서 싱귤레이션 영역을 형성하는 단계; 및
건식 에칭을 사용하여 상기 복수의 반도체 다이를 동시에 싱귤레이트하는 단계를 포함한다.
본 발명에 의하면, 축방향 싱귤레이션 라인을 필요로 하지 않고 반도체 다이를 형성할 수 있다.
도 1은, 본 발명에 따른 반도체 웨이퍼 실시예의 축소한 평면도를 예시한 도면이다.
도 2는, 본 발명에 따른 도 1의 웨이퍼의 복수의 다이 실시예의 예에 대한 확대한 평면도를 예시한 도면이다.
도 3은, 본 발명에 따른 도 1의 웨이퍼의 다른 복수의 다이 실시예의 예에 대한 확대한 평면도를 예시한 도면이다.
도 4 내지 도 10은, 본 발명에 따른 도 1의 웨이퍼의 다이의 여러 다른 실시예의 예에 대한 확대한 평면도를 예시한 도면이다.
도 11은, 본 발명에 따른 웨이퍼로부터 다이를 싱귤레이트하는 공정의 실시예의 예에서 스테이지에서의 도 1의 반도체 웨이퍼의 일부분의 실시예에 대한 확대한 횡단면도를 예시한 도면이다.
도 12 내지 도 14는, 본 발명에 따른 다이를 싱귤레이트하는 공정의 실시예의 예에서 여러 후속한 스테이지에서의 도 11의 다이를 예시한 도면이다.
도 15는, 본 발명에 따른 웨이퍼로부터 다이를 싱귤레이트하는 공정의 다른 실시예에서 스테이지에서의 도 1의 반도체 웨이퍼의 일부분의 실시예에 대한 확대한 횡단면도를 예시한 도면이다.
도 16 내지 도 19는, 본 발명에 따른 다이를 싱귤레이트하는 공정의 실시예의 예에서 여러 후속한 스테이지에서의 도 15의 다이를 예시한 도면이다.
도 20은, 본 발명에 따른 웨이퍼로부터의 다이를 싱귤레이트하는 공정의 다른 실시예에서 스테이지에서의 도 1의 반도체 웨이퍼의 일부분의 실시예에 대한 확대한 횡단면도를 예시한 도면이다.
도 21 및 도 22는, 본 발명에 따른 다이를 싱귤레이트하는 공정의 실시예의 예에서 여러 후속한 스테이지에서의 도 20의 다이를 예시한 도면이다.
도 23은, 본 발명에 따른 도 1의 웨이퍼의 복수의 다이의 실시예의 예에 대한 확대한 평면도를 예시한 도면이다.
도 24는, 본 발명에 따른 리셉터클(receptacle)을 갖는 반도체 다이를 가진 반도체 디바이스의 예의 실시예에 대한 평면도를 예시한 도면이다.
도 25는, 본 발명에 따른 도 24의 디바이스의 횡단면도를 예시한 도면이다.
도 26은, 본 발명에 따른 도 24의 디바이스의 대안적인 실시예인 반도체 디바이스의 예의 실시예에 대한 평면도를 예시한 도면이다.
도 27은, 본 발명에 따른 리셉터클을 갖는 반도체 디바이스를 포함하는 반도체 디바이스의 다른 실시예의 일부분의 평면도를 예시한 도면이다.
도 28은, 본 발명에 따른 다중-연결된 다이의 확대한 평면도를 예시한 도면이다.
간략하고 명확한 예시를 위해, 도면의 요소는 반드시 실제 축적대로 이지는 않으며, 다른 도면에서의 동일한 참조번호는 동일한 요소를 나타낸다. 또한, 잘 알려진 단계와 요소에 대한 설명 및 상세한 사항은 간략한 설명을 위해 생략한다. 본 명세서에서 사용될 때, 전류를 전달하는 전극은, MOS 트랜지스터의 소스(source)나 드레인(drain) 또는 2극성 트랜지스터의 이미터(emitter)나 컬렉터(collector) 또는 다이오드의 캐소드나 애노드와 같이 디바이스를 통해 전류를 전달하는 상기 디바이스의 요소를 의미하고, 제어 전극은, MOS 트랜지스터의 게이트 또는 2극성 트랜지스터의 베이스와 같이 디바이스를 통해 전류를 제어하는 상기 디바이스의 요소를 의미한다. 디바이스가 본 명세서에서 특정한 N-채널이나 P-채널 디바이스, 또는 특정한 N-타입이나 P-타입 도핑된 영역으로 설명될지라도, 상보적인 디바이스도 본 발명에 따라 가능하다는 것을 당업자는 이해할 것이다. 본 명세서에서 회로 동작에 관해 사용되는 동안, 중에 및 때의 문구가 개시 동작 직후에 동작이 일어남을 의미하는 정확한 용어이기보다는, 개시 동작에 의해 개시된 응답 사이에서 전달 지연과 같이 다소 작지만 합리적인 지연이 있을 수 있다는 점을 당업자는 이해할 것이다.
문구 대략 또는 실질적으로의 사용은, 요소의 값이 언급한 값이나 위치에 매우 근접할 것으로 예상되는 파라미터를 갖는 것을 의미한다. 그러나 종래기술에서 알려져 있는 바와 같이, 값이나 위치가 정확히 언급한 대로인 것을 방해하는 작은 변차가 항상 있다. 적어도 10%까지( 및 반도체 도핑 농도의 경우 20%까지)의 변차는 정확히 설명한 대로의 이상적인 목표로부터의 합리적인 분산이라는 점이 종래기술에서 충분히 구축되어 있다. 명확한 도면을 위해, 디바이스 구조물의 도핑 영역은 일반적으로 직선 라인 가장자리와 정확히 각이 진 코너를 갖는 것으로 예시한다. 그러나 당업자는, 불순물의 확산 및 활성화로 인해, 도핑된 영역의 가장자리가 일반적으로 직선 라인이 될 수 없을 것이며 코너가 정확히 각이 지지 않을 수 있음을 이해한다.
본 명세서에서 사용될 때, 대칭 형상은, 분할 싱귤레이션 라인이나 매체 평면이나 중심 또는 축 주위의 정반대 측 상에서 부분의 크기, 형상 및 상대 위치가 상응하는 적어도 두 개의 형상을 의미하며, 반사나 회전에 의해 변화하지 않는 경우 형상은 대칭이다. 용어 비대칭은 대칭이 아닌 형상을 의미하고, 반사나 회전에 의해 변화하는 경우 형상은 비대칭이다. 용어 직사각형은 동일한 길이의 정반대 측을 갖고 네 개의 직각을 가진 폐쇄된 평면 사각형을 의미한다. 비-직사각형은 직사각형이 아닌 폐쇄된 기하학적 형상을 의미한다. 용어 다중-연결된 형상은 그 안에 구멍을 가진, 평면에서의 개방 세트를 의미한다. 예컨대 도넛 형상과 같이 관통하는 구멍을 가진다면 형상은 다중-연결된다.
도 1은, 복수의 반도체 다이가 형성될 수 있는 반도체 웨이퍼(30)의 실시예의 예에 대한 축소한 평면도를 예시한다. 웨이퍼(30) 상의 반도체 다이는 모두 동일한 형상을 갖거나 또는 상이한 형상을 가질 수 있다. 다이는, 각 다이를 싱귤레이트하기 위하여, 싱귤레이션 영역과 같이 제거될, 웨이퍼(30) 부분에 의해 서로 분리된다. 이 싱귤레이션 영역은 다이를 싱귤레이트하기 위하여, 웨이퍼(30)의 싱귤레이션 영역은 제거될 수 있도록 웨이퍼(30) 상의 각 다이를 둘러싼다. 종래기술에서 잘 알려진 바와 같이, 웨이퍼(30) 상의 복수의 반도체 다이는 모두, 일반적으로 싱귤레이션 영역이 형성된 웨이퍼(30) 부분에 의해 모든 측면 상에서 서로 분리된다. 웨이퍼(30) 상의 다이는, 다이오드, 수직 트랜지스터, 측면 트랜지스터, 또는 여러 타입의 반도체 디바이스를 포함하는 집적회로를 포함하는 어떠한 타입의 반도체 다이로서 형성할 수 있다.
이후에 더욱 상세히 알 수 있는 바와 같이, 웨이퍼(30) 상에 형성한 다이는 일반적으로, 웨이퍼(30)의 싱귤레이션 영역이 웨이퍼(30) 표면에 걸쳐서 축방향으로 또는 직선 라인으로 연장하지 않는 웨이퍼(30) 부분인 것을 요구한다. 당업자는, 웨이퍼(30)의 일부 부분이, 웨이퍼(30)의 한 측면으로부터 웨이퍼(30)의 반대 측면으로와 같이 웨이퍼(30)를 가로질러 축방향으로 연장되는 싱귤레이션 라인을 갖도록 도 1에 예시된다는 점을 이해할 것이다. 그러한 싱귤레이션 라인의 예를 싱귤레이션 라인(31)으로 예시한다. 일반적으로, 다른 실시예에서, 웨이퍼(30)는, 이후에 더 알게 될 바와 같이, 점선(33 및 112)으로 예시한 싱귤레이션 영역에서 종료되는 싱귤레이션 라인(32)와 같이, 웨이퍼(30)의 부분을 축방향으로 가로질러 연장하고 웨이퍼(30)의 싱귤레이션 영역의 경계에서 종료하는 싱귤레이션 라인을 가질 수 있다. 다른 실시예에서, 웨이퍼(30)는, 웨이퍼(30)의 심지어 일부분을 따라 축방향으로 가로질러 연장하는 어떠한 싱귤레이션 라인도 갖지 않을 수 있다.
도 2는, 도 1 및 도 2에서 점선(33)으로 식별되는 웨이퍼(30)의 일부분 상에 형성되는, 다이(34-42)와 같은, 돌출부를 가진 복수의 다이의 실시예의 예에 대한 확대한 평면도를 예시한다.
다이(34-42)중 하나의 상부면 또는 평면도의 외부 주변부의 형상은 돌출부를 가지며, 그 이유는 임의의 한 다이의 적어도 한 측면이 이 다이로부터 연장하는 돌출부 또는 핑거(finger)를 갖기 때문이다. 다이(34-42)중 하나의, 상부면과 같은, 평면도의 외부 주변부는 다이의 활성 영역이기보다는, 다이가 싱귤레이트된 이후의 다이의 실제 주변부이다. 예컨대, 다이(35)는, 각각 단일 직선 라인으로 형성된 우측면(44), 바닥면(45) 및 상부면(46)을 갖도록 예시된다. 그러나 다이(35)의 좌측면은 직선 라인 대신 돌출부를 갖는다. 따라서 다이(35)의 주변부는, 모두 동일한 크기와 치수를 갖지는 않는 복수의 측면을 포함한다. 다이(35)의 좌측면은, 측면(182)과 같이 다이(35)의 좌측면의 최내측 부분으로부터 외향으로 연장하는 돌출부나 핑거(183, 184 및 185)와 같이, 복수의 돌출부를 포함한다. 돌출부나 핑거 각각은 다이(35)의 주변부의 일부를 형성하며, 각 돌출부는, 돌출부(183)의 측면(180 및 181)과 같이 주변부의 일부분인 측면을 갖는다. 돌출부는, 측면(181 또는 182)으로부터와 같이, 다른 주변 측면이나 부분으로부터 밖으로 튀어나도록, 측면(180)과 같이, 주변부의 일부 부분을 형성한다. 따라서 다이(35)는 다이(35)의 주변부를 따라 바깥으로 연장하는 돌출부를 갖는다. 다이(36)는 유사한 돌출부(199, 200 및 201)를 갖는다. 도 2로부터 볼 수 있는 바와 같이, 다이(35)의 치수는, 치수가 측정되는 장소에 따라 셋 이상의 값을 갖는다. 예컨대, 길이 방향 측면(44)은 하나의 값을 갖지만, 측면(44)에서 측면(180)까지의 폭이나 측면(44)에서 측면(182)까지의 폭과 같은 폭은 둘 이상의 값을 갖는다. 따라서 폭은 적어도 최대값과 최소값을 갖는다.
다이(34)는 다이(35)와는 상이한 형상을 갖지만 또한 돌출부(196 및 197)와 같은 돌출부를 갖는다. 도 2에 예시한 실시예에서, 다이(34)의 돌출부(196)는 다이(35)의 돌출부(183 및 184) 사이에서 연장하며 다이(35)의 돌출부(183 및 184) 사이에 형성된 리세스 내에 위치한다. 다이(34 및 35) 사이의 공간 또는 위치 관계를 종종 서로-맞물려진 관계(being inter-digitated)라고 한다.
당업자는, 다이(34-42)중 하나가 비-직사각형이며, 그 이유는 임의의 다이(34-42)도, 4변형이어서 네(4) 개의 합동 각(congruent angles)을 갖는 다이의 평면도의 외부 주변부 형상을 갖지 않기 때문이라는 점을 이해할 것이다.
또한, 임의의 다이(34-42)는 불규칙한 형상을 가지며, 그 이유는 이 다이의 상부면의 외부 주변부의 형상이, 다이(35-42)중 하나와 다이(35-42) 중 인접한 하나 사이에서 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 이 다이를 싱귤레이트하는 것을 방지하기 때문이다. 예컨대, 다이(36 및 37) 사이에 있는 웨이퍼(30)의 부분을 통해 축방향으로 연장되는 축방향 싱귤레이션 라인은 다이(36)를 싱귤레이트하는데 사용할 수 없으며, 그 이유는 다이(36)의 외부 주변부가 돌출부를 가지며, 다이(36)의 돌출부(200 및 201) 사이와 돌출부(199,200)에 있는 웨이퍼(30)의 부분이 그러한 축방향 싱귤레이션 라인에 의해 제거될 수 없기 때문이다. 따라서 이러한 불규칙한 형상은, 축방향 싱귤레이션 라인을 사용하여 다이(34-42)중 하나를 싱귤레이트하는 것을 방해한다.
또한, 다이(35-42)중 하나는 불규칙한 패턴으로 웨이퍼(30) 상에서 배치되는 것으로 고려되며, 그 이유는 다이(35)의 측면(44)에 평행한 것과 같이, 싱귤레이션 영역(49)의 적어도 일부분을 통해 다이(35-42)중 하나의 한 측면을 따라 축방향으로 연장되는 축방향 싱귤레이션 라인이 다이(40)와 같은 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결국, 다이(35-42) 중 일부는, 싱귤레이트될 다이를 포함하는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트될 수 없으며, 그 이유는 불규칙한 패턴으로 인해 그러한 축방향 싱귤레이션 라인이 다이중 적어도 하나의 내부를 횡단하기 때문이다. 그러므로 다이(35-42)를 둘러싸는 싱귤레이션 영역(49)은, 다이(51-56)가 위치한 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
다이(34-42)를 형성한 이후, 싱귤레이션 영역(49)의 부분과 같이, 다이(36-42)를 둘러싸는 웨이퍼(30)의 부분은 동시 싱귤레이션 방법을 사용하여 동시에 제거되어 다이(36-42)를 개별 다이로 싱귤레이트한다. 일반적으로 제거될 수 있는 웨이퍼(30)의 부분은 사선(48)으로 예시한다. 사선 타입은, 제거될 수 있는 웨이퍼(30)의 부분을 예시하는 것 이외의 다른 의미는 없다. 당업자는, 영역(49) 모두가 다이를 싱귤레이트하기 위해 제거되어야 하기보다는 외부 주변부를 둘러싸는 부분만이 제거되어야 함을 이해할 것이며, 이점은 이후에 더 알 수 있을 것이다.
다이(34-42)의 돌출부로 인해 또는 대안적으로는 다이(34-42)의 불규칙한 형상으로 인해 또는 다이(34-42)의 불규칙한 패턴으로 인해, 다이(34-42)를 둘러싸는 싱귤레이션 영역(49)은, 웨이퍼(30)를 가로질러 축방향으로 연장하거나 다이(34-42)가 위치한 웨이퍼(30)의 부분을 통해 심지어 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 그러한 연속적인 직선 싱귤레이션 영역은 다이(34-42)의 부분을 통해 연장할 것이어서 다이를 손상시킬 것이다. 대안적으로, 웨이퍼(30)의 부분은, 싱귤레이션 직선 라인을 갖기 위해, 다이(35)의 돌출부(183, 184 및 185)를 따라서와 같이 다이의 한 측면을 따라서 남겨져 있어야 할 것이다. 웨이퍼(30)의 이 여분의 부분은 웨이퍼(30)의 부분을 낭비하여, 웨이퍼(30)의 소정 면적 상에서와 같은 소정의 면적에 형성할 수 있는 다이의 개수를 감소시킬 것이다. 그러나 동시 싱귤레이션 방법이 싱귤레이션 영역(49)의 적어도 일부분을 제거하는데 사용되므로, 다이(34-42)는, 웨이퍼(30)의 사용을 최대화하여 웨이퍼(30) 상에 형성할 수 있는 개수를 증가시키는 구성으로, 웨이퍼(30) 상에 배치되어 위치할 수 있다.
웨이퍼(30)의 면적과 같은 소정의 면적에 놓일 수 있는 다이의 이런 타입의 개수를 최대화하기 위해, 다이는, 다이(39 및 40) 또는 다이(37, 38, 41 및 42)에 의해 예시한 바와 같이, 서로-맞물린 위치로 배치할 수 있다. 서로-맞물린 위치인 결과로, 다이의 돌출부를 둘러싸는 싱귤레이션 영역(49)은, 웨이퍼(30)를 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 다이(34-42)가 위치한 웨이퍼(30)의 부분을 가로질러 축방향으로 단지 연장하는 연속적인 싱귤레이션 직선 라인은, 다이(40)의 내부 부분을 통해서와 같은 다른 다이의 돌출부를 통해, 다이(35)의 측면(44)을 따라서와 같이 다이중 하나의 측면으로부터 연장하는 싱귤레이션 라인을 형성하여, 다이를 손상시킬 것이다.
또한, 다이(34-42)는, 비-중심 패턴으로 웨이퍼(30) 상에서 배치되는 것으로 고려되며, 그 이유는 다이(35)의 중심과 같이 복수의 반도체 다이중 제 1 다이의 중심이 다이(39)나 다이(40)의 중심과 같이 인접한 반도체 다이의 중심에 대해 엇갈려 있다(staggered).
싱귤레이션 영역과 같은 영역(49)의 적어도 부분을 동시에 제거하는 이러한 동시 싱귤레이션 방법은 통상, 2009년 2월 12일에 공개된, 발명자 Gordon M.Grivna의 미국 특허 공보 제 2009/0042366호에 기술된 건식 에칭을 사용하는 고정을 포함한다. 다이(34-42)를 동시에 싱귤레이트하는 건식 에칭 방법을 사용하면, 돌출부를 갖는 형상 및/또는 불규칙한 형상을 갖는 다이(34-42)를 형성하게 하고 및/또는 웨이퍼(30) 상에서 불규칙한 패턴으로 다이(34-42)를 형성하게 하고 및/또는 웨이퍼(30) 상에서 비-중심 패턴으로 다이(34-42)를 형성하게 한다. 다이(34-42)와 같은 다이를 웨이퍼로부터 동시에 싱귤레이트하는 다른 방법을, 도 11 내지 도 22에 관련해서와 같이 이후에 설명할 것이다.
당업자는, 일부 실시예에서, 영역(49)이, 반도체 다이를 싱귤레이트할 때 에칭 율을 높이는데 도움이 되는 에칭 강화 구역(67)을 또한 가질 수 있음을 이해할 것이다. 구역(67)은 영역(49)의 부분이고, 따라서, 웨이퍼(30)의 부분은, 다이(34-42)가 싱귤레이트될 때 제거되지 않는다. 일부 실시예에서, 구역(67)은, 다이(34-42)를 싱귤레이트하는데 사용되는 장비에서 에칭 율을 높일 수 있다. 구역(67)은, 임의의 다이(34-42) 사이에서 공간이 있는 영역(49)의 임의의 부분에 형성할 수 있다.
다이(34 및 35)의 구성 예에서, 다이(34 및 35)는 상이한 형상을 갖는다. 다이(34 및 35)는 함께 싱귤레이트할 수 있다. 싱귤레이션 후, 다이(34 및 35)는 한 패키지로 조립할 수 있고 이 패키지 내에서 서로-맞물리는 위치에 위치할 수 있다. 이 서로-맞물리는 위치는 두 개의 다른 타입의 다이 사이에서 낮은 인덕턴스 상호연결을 제공하는데 사용할 수 있다. 다른 예에서, 그러한 두 개의 다이는, 저전력 논리 회로와 고전력 트랜지스터와 같이, 두 개의 다른 타입의 다이로서 다른 웨이퍼 상에 형성할 수 있다. 다이가 근접함에 따라, 짧은 상호연결을 사용하여 하나의 다이에서 다른 다이까지 상호연결을 루팅하게 된다. 이로 인해, 낮은 인덕턴스 연결을 얻으며, 이러한 연결은 두 개의 다이의 동작 특징을 개선할 수 있다.
도 3은, 도 1 및 도 3에서 점선(50)에 의해 식별되는 웨이퍼(30)의 부분 상에 형성되는, 다이(51-56)와 같은, 복수의 비-직사각형 형상 다이의 실시예의 예에대한 확대한 평면도를 예시한다. 다이(51-56)중 하나는 비-직사각형이며, 그 이유는 이 다이의 평면도의 외부 주변부의 형상이 4개의 합동 각도를 갖는 4변형이 아니기 때문이다. 또한, 다이(51-56)중 하나의 주변부는, 직선 라인으로 형성한 주변부가 아니라 적어도 하나의 곡선 형상을 갖는다. 따라서 임의의 다이(51-56)의 주변부는, 적어도 하나의 측면이 곡선이며 직선 라인이 아닌 부분을 포함하는 복수의 측면을 포함한다. 예컨대, 다이(54)는, 직선 라인인 측면(205)을 갖도록 예시한다. 다이(54)는 또한, 일반적으로 화살표로 식별되며 곡선 부분(207)을 포함하는 다른 측면(206)을 갖는다. 따라서 다이(51-56)의 주변부는 비-직사각형 형상을 가져, 곡선 형상을 갖는 적어도 하나의 측면을 포함한다.
추가로, 임의의 다이(51-55)의 외부 주변부의 형상은 또한 다중-연결되며, 그 이유는 다이(51-51)가 홀이나 구멍(58,61)과 같이 다이를 관통하는 구멍으로 형성되기 때문이다. 본 명세서에서 사용된 바와 같이, 다중-연결된다는 것은, 홀을 가진 평면에서의 구멍 세트를 의미한다. 따라서, 임의의 한 다이(51-55)는, 이들 각각이 다이를 관통하는 홀을 갖고 있기 때문에 다중-연결된다. 예컨대, 다이(51)는, 두 개의 다른 크기인 홀(58 및 59)을 가지며, 다이(52)는 동일한 크기를 둘 모두 갖는 홀(61)을 갖는다. 따라서, 다이는 다중-연결된 형태를 갖는다.
다이(51-56)를 형성한 후, 다이(51-56)를 둘러싸는 웨이퍼(30) 부분은, 다이(51-56)를 개별 다이로 싱귤레이트하기 위해 동시에 제거된다. 보통 제거될 수 있는 웨이퍼(30)의 일부 부분은 사선(64)으로 예시한다. 비-직사각형 형상이기 때문에, 동시 싱귤레이션 방법을 사용함으로써, 다이(51-56)는, 웨이퍼(30)의 사용의 최대화하고 웨이퍼(30) 상에 형성될 수 있는 다이의 개수를 증가시키는 구성으로 웨이퍼(30) 상에 배치되어 위치하게 된다. 동시 싱귤레이션 방법으로 인해, 다이(51-56)를 관통하는 구멍이 또한 싱귤레이션 동안에 형성되게 된다. 당업자는, 싱귤레이션 동안에 임의의 다이(51-56)를 관통하여 형성되는 구멍이 다이를 절반만 커팅하는 것과 같이 다이를 부재들로 분할하기보다는 예컨대 도 3에 예시한 바와 같이 다이의 한 부분을 관통하는 구멍을 형성하거나, 예컨대 도 6에 예시한 바와 같이 다이의 주변부의 가장자리를 따라 구멍을 형성할 수도 있음을 이해할 것이다. 대안적으로, 홀은 싱귤레이션 전에 형성할 수도 있다.
한 실시예(반드시 모든 실시예일 필요는 없다)에서, 웨이퍼(30)의 면적과 같이, 소정의 면적에 위치할 수 있는 다이의 이러한 타입의 수를 최대화하기 위해, 다이는 엇갈려져서, 한 다이의 좁은 부분이 인접한 다이의 넓은 부분 옆에 위치할 수 있다. 다이(51-56)의 엇갈린 패턴과 위치지정으로 인해, 한 다이의 한 측면은, 연장될 때, 적어도 한 인접한 다이의 내부 부분과 교차하게 된다. 예컨대, 다이(54)의 측면(208)을 연장시키면, 측면(208)은 다이(52)의 내부로의 횡단과 교차하게 될 것이다. 이러한 엇갈리는 위치지정은, 웨이퍼(30)의 소정 면적에 형성할 수 있는 비-직사각형 형상 다이의 개수를 증가시킬 수 있다. 엇갈림 위치지정의 결과로, 다이를 둘러싸는 싱귤레이션 영역(65)은, 웨이퍼(30)를 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 다이(51-56)가 위치하는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장한 연속적인 직선 싱귤레이션 라인은, 다이(52)의 내부 부분을 통하는 것과 같이, 다른 다이의 부분을 통해, 다이(54)의 측면(208)을 따라서와 같이, 다이중 하나의 측면으로부터 연장할 것이며, 다이를 손상시킬 것이다.
다이(51-56)는 또한 불규칙한 형상을 가지며, 그 이유는 다이의 외부 주변부의 형상이, 다이(51-56)중 하나와 다이(51-56) 중 인접한 하나 사이에서 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용함으로써, 다이를 싱귤레이트하는 것을 방지하기 때문이다. 예컨대, 다이(51 및 52) 사이에서 축방향으로 연장되는 축방향 싱귤레이션 라인은 다이(52)를 싱귤레이트하는데 사용할 수 없으며, 그 이유는 직선 싱귤레이트 선이 주변부의 곡선 부분을 제거할 수 없기 때문이다.
또한, 다이(51-56)는 불규칙한 패턴으로 웨이퍼(30) 상에 배치되는 것으로 고려되며, 그 이유는 다이(54)의 측면(208)에 평행한 것과 같이, 다이(51-56)중 하나의 한 측면을 따라서 있는 싱귤레이션 라인이 다이(52)와 같은 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결국, 다이(51-56) 중 일부는, 웨이퍼(30)를 가로질러 또는 다이(51-56)가 위치한 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트될 수 없는데, 그 이유는 이러한 불규칙한 패턴으로 인해 그러한 싱귤레이션 라인이 다이중 적어도 하나를 통해 횡단하기 때문이다. 그러므로 다이(51-56)를 둘러싸는 싱귤레이션 영역(65)은, 다이(51-56)가 위치하는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
당업자는, 일부 실시예에서, 영역(65)이 또한, 반도체 다이를 싱귤레이트할 때 에칭 율을 증가시키는데 도움이 되는 에칭 강화 섹션(68)을 가질 수 있음을 인식할 것이다. 섹션(68)은, 영역(65)의 부분이고, 그에 따라 웨이퍼(30)의 부분은 도 2의 섹션(67)과 유사하게 다이(51-56)가 싱귤레이트될 때 제거되지 않는다. 섹션(68)은, 임의의 다이(51-56) 사이에 공간이 있는 영역(65)의 임의의 부분에 형성할 수 있다.
도 4는, 도 1 및 도 4에서 점선(85)에 의해 식별되는 웨이퍼(30) 부분 상에 형성되는, 다이(86-91)와 같이, 돌출부를 갖는 복수의 다이의 실시예의 예에 대한 확대 평면도를 예시한다. 다이(86-91)는 돌출부를 가지며, 그 이유는, 다이의 평면도의 주변부의 적어도 한 측면이 다이로부터 연장하는 돌출부나 핑거를 갖기 때문이다. 예컨대, 다이(88)는, 단일 직선 라인으로 각각 형성되는 상부 측면(211)과 바닥 측면(212)을 갖도록 예시된다. 그러나 다이(88)의 주변부의 좌측면과 우측면은, 각각 단일 직선 라인인 대신에 돌출부를 갖는다. 따라서, 다이(88)의 주변부는, 동일한 크기와 치수를 모두 갖지는 않는 복수의 측면을 포함한다. 다이(88)의 좌측면은, 측면(216)과 같은 다이(88)의 좌측면의 최내측 부분으로부터 외향으로 연장하는 돌출부나 핑거(213 및 217)와 같은 복수의 돌출부를 포함한다. 이들 돌출부는, 다이(88)의 측면(214)과 같은, 주변부의 일부 부분을 형성하여, 측면(215 또는 216)과 같은 다른 둘러싸는 측면이나 인근 측면으로부터 튀어나온다. 이들 돌출부나 핑거 각각은 다이(88)의 주변부의 부분을 형성하며, 각 돌출부는, 돌출부(213)의 측면(214 및 215)과 같이 주변부의 부분이다. 다이(88)는 또한, 다이(88)의 우측면 상에 유사한 돌출부를 갖는다. 따라서, 임의의 다이(86-91)의 주변부는 복수의 측면을 포함하며, 여기서 적어도 한 측면은, 다이의 적어도 한 부분으로부터 연장하는 돌출부나 핑거를 갖는다.
웨이퍼(30)의 면적과 같은 소정의 면적에 위치할 수 있는 이러한 타입의 다이의 개수를 최대화하기 위해, 다이는, 다이(88 및 89)와 다이(88 및 90)에 의해 예시한 바와 같이, 서로-맞물리는 위치에 배치될 수 있다.
다이(86-91)는 또한 불규칙한 형상을 갖도록 고려되며, 그 이유는, 다이의 최상위면 또는 평면도의 외부 주변부의 형상이, 다이(86-91)중 하나와 다이(86-91) 중 인접한 하나 사이에서 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여, 다이중 적어도 하나의 부분을 싱귤레이트하는 것을 방지하기 때문이다. 예컨대, 다이(88)의 측면(214)을 따라서 축방향으로 연장되는 축방향 싱귤레이션 라인은, 다이(88)의 측면(216)에 인접한 웨이퍼(30)의 부분을 제거하지 않을 것이다. 따라서, 불규칙한 형상은, 축방향 싱귤레이션 라인을 사용하여 다이(86-91)중 하나를 싱귤레이트하는 것을 방해한다.
또한, 다이(86-91)는 불규칙한 형상으로 웨이퍼(30) 상에 배치되는 것으로 고려되며, 그 이유는, 다이(88)의 측면(214)에 평행한 것과 같이 다이(86-91)중 하나의 한 측면을 따라서의 싱귤레이션 라인이 다이(86 또는 89)와 같은 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결과적으로, 다이(86-91) 중 일부는, 웨이퍼(30)를 가로질러 또는 심지어 다이(86-91)가 위치한 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트될 수 없으며, 그 이유는, 이러한 불규칙한 패턴으로 인해 그러한 축방향 싱귤레이션 라인이 다이중 적어도 하나를 통해 횡단하게 될 것이기 때문이다. 그러므로 다이(86-91)를 둘러싸는 싱귤레이션 영역(94)은, 웨이퍼(30)를 가로질러 또는 심지어 다이(86-91)가 위치한 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 당업자는 또한, 다이(86-91)중 하나가 비-직사각형인 것을 인식할 것이다.
다이(86-91)를 형성한 이후, 싱귤레이션 영역(94)의 부분과 같이, 다이(86-91)를 둘러싸는 웨이퍼(30)의 부분을 동시에 제거하여 다이(86-91)를 개별 다이로 싱귤레이트한다. 보통 제거될 수 있는 웨이퍼(30)의 부분은 사선(93)으로 예시한다. 서로-맞물린 위치에 있는 결과로, 다이의 돌출부를 둘러싸는 싱귤레이션 영역(94)은, 웨이퍼(30)를 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 연속적인 직선 싱귤레이션 라인은, 다이(91)의 부분을 통하는 것과 같이, 다른 다이의 부분을 통해 및 다이(88)의 부분을 통해, 다이(88)의 측면(216)을 따라서와 같이, 다이중 하나의 측면으로부터 연장하게 될 라인을 형성할 것이며, 다이를 손상시킬 것이다.
도 5는, 도 1 및 도 5에서 점선(108)에 의해 식별되는 웨이퍼(30) 부분 상에 형성되는, 다이(99-102)와 같은 복수의 다중-연결된 다이의 실시예의 예에 대한 확대된 평면도를 예시한다. 다이(99-102)는 다중-연결되며, 그 이유는 다이(99-102)의 상부면의 주변부가 관통하는 홀을 갖기 때문이다. 다이(99-102)는 또한 비-직사각형 형상을 가지며, 그 이유는 다이(71-74)의 상부면의 외부 주변부가 비-직사각형이기 때문이다. 웨이퍼(30)의 싱귤레이션 영역(109)은 다이(99-102) 각각의 주변부를 둘러싼다. 다이(99-102)는, 다이를 관통하는 적어도 하나의 구멍이나 홀을 갖는 평행 사변형으로 예시한다. 또한, 다이(102)는, 다이(102)를 관통해 형성되는 구멍(105 및 106)을 갖는다. 구멍(105 및 106)은 상이한 형상이기 때문에, 다이(102)는 비대칭이다.
다이(99-102)를 형성한 이후, 싱귤레이션 영역(109)의 부분과 같이, 다이(99-102)를 둘러싸는 웨이퍼(30)의 부분은 동시에 제거되어 다이(99-102)를 개별 다이로 싱귤레이트한다. 보통 제거될 수 있는 웨이퍼(30)의 부분은 점선(108)에 의해 예시한다. 다이(99-102)의 측면이 직선 라인일 지라도, 이들 측면은 직각으로 교차하지 않으며, 따라서 다이(99-102)는 서로에 대해 엇갈린 패턴을 배치되어, 웨이퍼(30)의 표면 상에서와 같은 소정의 면적에서 형성할 수 있는 다이의 개수를 최대화한다. 다이(99-102)의 엇갈린 패턴이나 위치지정은, 연장될 때 한 다이의 한 측면이 적어도 하나의 인접한 다이의 내부 부분과 교차하게 할 수 있다. 예컨대, 다이(99)의 측면(209)을 연장하면, 측면(209)은 다이(101)의 내부와 교차하거나 횡단하게 될 것이다. 다이(99-102)를 둘러싸는 싱귤레이션 영역(109)은, 다이(99-102)를 포함하는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 다이(99-102)가 위치한 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 싱귤레이션 영역은 다이(99-102)의 부분을 통해 연장할 것이며 이 다이를 손상시킬 것이다. 대안적으로, 다이(99 및 100)의 측면 사이와 같은 다이 사이의 거리는, 직선 싱귤레이션 라인이 다이 사이에서 연장하게 되도록 증가해야 할 것이지만, 이것은 웨이퍼 상에 형성할 수 있었던 다이의 개수를 감소시킬 것이다.
또한, 다이(99-102)는 불규칙한 패턴으로 웨이퍼(30) 상에 배치되도록 고려되지만, 그 이유는 다이(99)의 측면(209)에 평행한 바와 같이, 다이(99-102)중 하나의 한 측면을 따라서 있는 싱귤레이션 라인이 다이(101)와 같이 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결국, 다이(99-102) 중 일부는, 다이(99-102)를 포함하는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트되지 않을 수 있으며, 그 이유는 이 불규칙한 패턴이 그러한 싱귤레이션 라인이 다이중 적어도 하나를 통해 횡단하게 할 것이기 때문이다. 그러므로 다이(99-102)를 둘러싸는 싱귤레이션 영역(109)은, 웨이퍼(30)를 가로질러 또는 영역(109)과 같은 다이(99-102)를 포함하는 웨이퍼(30)의 부분을 단지 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
동시 싱귤레이션 방법은 싱귤레이션 영역(109)을 제거하는데 사용되므로, 다이(99-102)는, 웨이퍼(30)의 사용을 최대화하여 웨이퍼(30) 상에 형성할 수 있는 다이의 개수를 증가시키는 구성으로, 웨이퍼(30) 상에 배치되어 위치할 수 있다.
다이(99-102)가 싱귤레이트된 이후, 다이는, 임의의 다이(99-102)를 통해 형성되는 구멍 내에 다른 다이를 위치시키는 것을 포함하여, 다른 다이와 함께 조립할 수 있다. 예컨대, 다이(99)는 제어 회로의 저전력 논리 회로로 형성할 수 있고, 다른 다이는 전력 트랜지스터와 같은 고전력 디바이스로 형성할 수 있다. 전력 트랜지스터는 다이(99)의 구멍 내측에 위치할 수 있고, 두 개의 다이는 함께 기능할 수 있다. 대안적으로, 다이(99-102)는 전력 트랜지스터일 수 있고, 다른 타입의 다이가 임의의 다이(99-102)의 구멍 내에 조립할 수 있다. 이로 인해, 매우 가깝고 짧은 상호 연결부를 형성할 수 있어, 연결부에서 기생 저항 및 인덕턴스를 최소화한다. 대안적으로, 히트 싱크가 다이(99)의 구멍 내에 조립할 수 있어, 다이(99)의 동작 동안에 생성된 전력을 소산시키는 것을 도울 수 있다. 대안적으로, 유전 또는 금속 소재가 구멍 내에 선택적으로 조립될 수 있어, 히트 싱크를 제공하는 것과 같은 디바이스 성능을 향상시키거나 다이의 상부면 상에 형성한 요소로부터 다이의 바닥면 상에 형성한 요소로의 직접적이고 낮은 저항 전기 접속을 제공할 수 있다.
도 6은, 도 1 및 도 6의 점선(70)에 의해 식별된 웨이퍼(30)의 부분 상에 형성된, 다이(71-74)와 같은 복수의 불규칙한 형상의 다이의 실시예의 예에 대한 확대한 평면도를 예시한다. 다이(71-74)는, 다이의 상부면의 외부 주변부의 부분을 따라 곡선 형상을 또한 포함한다. 다이(99-102)가 그랬던 것처럼 다이(71-74)의 내부를 관통하여 구멍을 갖는 대신, 다이(71-74)는, 다이(99-102)에서의 구멍과 동일한 응용에 사용될 수 있는 곡선 부분을 포함하는 주변부를 갖는다. 다이(71-74)의 주변부의 곡선 부분 때문에, 다이(71-74)는, 다이(71-74)를 포함하는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장한 싱귤레이션 라인에 의해 싱귤레이트할 수 없었다. 다이(71-74)의 곡선 형상은 축방향 싱귤레이션 라인을 사용하여 다이에 인접한 웨이퍼(30)의 부분을 제거하는 것을 방지한다. 예컨대, 다이(71)의 측면(77)에 인접한 웨이퍼(30)의 부분은 축방향 싱귤레이션 라인에 의해 제거할 수 없다. 또한, 다이(74)는 비대칭 형상을 가지며, 그 이유는 측면(75)을 위치시킴으로써 다이(74)의 평면도나 상부면의 주변부의 형상이 비대칭이 되기 때문이다. 그러므로 싱귤레이션 영역(80)이 다이(71-74)의 주변부를 둘러싸도록 형성되어 웨이퍼(30)로부터 다이(71-74)를 용이하게 싱귤레이트 한다. 보통 제거될 수 있는 웨이퍼(30)의 부분을 사선(79)으로 예시한다. 주변부의 곡선 부분 때문에, 싱귤레이션 영역(80)은, 웨이퍼(30)를 가로질러 또는 다이(71-74)를 포함하는 웨이퍼(30)의 부분을 단지 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 다이(71-74)는, 다이(99-102)에 대한 기술에서 설명한 바와 같이 싱귤레이트될 수 있다.
도 7은, 비-직사각형 형상인 다이의 상부면의 주변부를 갖는 복수의 다이(124-127)의 실시예의 예에 대한 확대된 평면도를 예시한다. 다이(124-127)는, 도 1 및 도 4에서 점선(123)에 의해 식별된 웨이퍼(30)의 부분 상에서 형성된다. 다이(124-127)는 도 5의 다이(99-102)와 유사하며, 다이(124-127)가 다중-연결되지 않는다는 점을 제외하고는, 동일한 다이 형상과 유사한 위치지정을 갖는다. 웨이퍼(30)의 싱귤레이션 영역(130)은 다이(124-127) 각각의 주변부를 둘러싼다. 보통 제거될 수 있는 웨이퍼(30)의 부분은 사선(129)에 의해 예시된다.
다이(124-127)의 측면이 직각으로 교차하지 않기 때문에, 임의의 한 다이(124-127)의 측면으로부터 연장하는 직선 라인은 다이(124-127) 중 다른 하나를 통해 횡단할 것이다. 이 구성 때문에, 다이(124-127)는, 웨이퍼(30)를 가로질러 또는 심지어 다이(124-127)가 위치한 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 싱귤레이션 라인을 사용하여 싱귤레이트될 수 없다. 결국, 다이(124-127)를 둘러싸는 싱귤레이션 영역(130)은, 다이(124-127)가 위치되거나 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
또한, 다이(124-127)는 불규칙한 패턴으로 웨이퍼(30) 상에 배치되는 것으로 고려되며, 그 이유는 다이(124)의 측면(210)에 평행한 바와 같이 다이(124-127)중 하나의 한 측면을 따라서의 싱귤레이션 라인이 다이(126)와 같은 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결국, 다이(124-127) 중 일부는, 다이(124-127)가 형성된 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트될 수 없으며, 그 이유는 이러한 불규칙한 패턴으로 인해 그러한 싱귤레이션 라인이 다이중 적어도 하나를 통해 횡단할 것이기 때문이다. 그러므로 다이(124-127)를 둘러싸는 싱귤레이션 영역(130)은 웨이퍼(30)를 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 당업자는, 다이(124-127)가 다이(124-127)를 제거하기 위해 축방향 싱귤레이션 라인을 사용하게 하는 다른 패턴으로 웨이퍼(30) 상에 배치할 수 있음을 이해할 것이다.
비록 다이(124-127)가 웨이퍼(30) 상에서 비-중심 패턴으로 예시될지라도, 다이(124-127)의 중심은 직선 라인으로 정렬될 수 있거나 비-중심에 있도록 위치할 수 있다. 그러나 그러한 구성은 여전히, 다이(124-127)가 형성된 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 다이(124-127)를 싱귤레이트하는 것을 방해한다.
도 8은, 도 1 및 도 8에서 점선(112)에 의해 식별된 바와 같이 웨이퍼(30)의 부분 상에 형성되는, 다이(113-116)와 같은 복수의 비-직사각형 다이의 실시예의 예에 대한 확대한 평면도를 예시한다. 다이(113-116)는 비-직사각형이며, 그 이유는 다이(113-116)중 하나의 상부면의 주변부가 삼각형 형상을 가지며 직사각형 형상이 아니기 때문이다. 웨이퍼(30)의 싱귤레이션 영역(119)이 다이(113-116) 각각의 주변부를 둘러싼다.
비록 다이(113-116)의 측면이 직선 라인일 지라도, 이들 측면은 직각으로 만나지 않는다. 웨이퍼(30)의 면적과 같은 소정의 면적에 위치할 수 있는 이러한 타입의 다이의 개수를 최대화하기 위해, 다이는 엇갈린 패턴으로 배치되며, 그 이유는 다이중 하나의 측면중 하나의 연장부가 인접한 다이와 교차할 것이기 때문이다. 예컨대, 다이(114)의 측면(117)을 연장하면, 이 연장부는 다이(113)와 교차하게 될 것이다. 또한, 다이(114-115)는 비-중심에 있도록 배치될 수 있어, 적어도 한 방향을 따라서 다이(114-115)의 중심은 정렬하지 않게 된다. 예컨대, 다이(113-116)는, 다이(114 및 116)의 중심이 수평선을 따라 정렬되게 예시한다. 그러나 다이(113 및 114)의 중심은, 비록 웨이퍼(30)의 다른 다이(미도시)가 수직 라인을 따라 다이(114)와 정렬될 수 있을지라도, 이 수직 라인을 따라 정렬되기보다는 다이(113)의 중심을 통과한 수직 라인이 다이(114)를 통해 횡단할 것이다. 비-직사각형 형상 또는 엇갈린 패턴이기 때문에, 다이(113-116)를 둘러싸는 싱귤레이션 영역(119)은, 웨이퍼(30)를 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다. 다이(114-116)는 또한 불규칙한 패턴으로 웨이퍼(30) 상에 위치하도록 고려되며, 그 이유는 다이(113-116)가 위치하거나 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인이 다이(113-116) 중 일부의 내부를 통해 연장하게 되어 다이를 손상시킬 것이기 때문이다. 당업자는, 다이(113-116)가, 축방향 싱귤레이션 라인을 사용하여 다이(113-116)를 제거하게 하는 다른 패턴으로 웨이퍼(30) 상에 배치되게 할 수 있음을 이해할 것이다.
다이(113-116)를 형성한 후, 싱귤레이션 영역(119)의 부분과 같이, 다이(113-116)를 둘러싸는 웨이퍼(30)의 부분이 건식 에칭 방법을 사용하여 동시에 제거되어 다이(113-116)를 개별 다이로 싱귤레이트한다. 통상 제거될 수 있는 웨이퍼(30)의 제거된 부분을 사선(118)으로 예시한다.
이전의 다이 싱귤레이션 방법은, 다이(114 및 115)의 측면 사이와 같이, 다이 사이의 거리가 직선 라인인 연속적인 싱귤레이션 라인이 다이(114 및 115) 사이에서 연장하도록 증가해야 할 것을 필요로 할 것이다. 따라서, 다이(114-116)의 위치나 공간 배치는 웨이퍼 사용을 개선하여 웨이퍼 상에 형성한 다이의 개수를 증가시키게 한다.
도 9는, 도 1 및 도 8에서 점선(135)에 의해 식별된 바와 같이 웨이퍼(30)의 부분 상에 형성된, 다이(136-142)와 같은 복수의 비-직사각형 형상 다이의 실시예의 예에 대한 확대한 평면도를 예시한다. 다이(136-142)는 8각형과 같은 비-직사각형 형상을 가지며, 그 이유는 다이(136-142)의 상부면 또는 평면도의 외부 주변부가 비-직사각형 형상을 갖기 때문이다. 8각형 형상은 비-직사각형 형상의 예이며, 다이(136-142)는 다른 비-직사각형 형상을 가질 수 있다. 웨이퍼(30)의 싱귤레이션 영역(145)은 다이(136-142) 각각의 주변부를 둘러싼다.
웨이퍼(30)의 면적과 같은 소정의 면적에 위치할 수 있는 비-직사각형 형상 다이의 개수를 최대화하기 위해, 다이(136-142)는 일반적으로 불규칙한 패턴으로 웨이퍼(30) 상에 위치한다. 불규칙한 패턴 실시예의 한 예에서, 다이(136-142)는, 다이(136-142)를 둘러싸는 싱귤레이션 영역(145)이 다이(136-142)가 형성되는 웨이퍼(30) 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않도록 위치한다.
또한, 다이(136-142)는 불규칙한 형상을 가지며, 그 이유는 다이의 상부면의 외부 주변부가, 다이(35-42)중 하나와 다이(35-42) 중 인접한 하나 사이에서 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 다이를 싱귤레이트하는 것을 방지하기 때문이다. 예컨대, 다이(136 및 137) 사이에 있는 웨이퍼(30)의 부분을 통해 축방향으로 연장되는 축방향 싱귤레이션 라인은 다이(136)를 싱귤레이트하는데 사용될 수 없으며, 그 이유는 다이(136)의 외부 주변부가, 그러한 축방향 싱귤레이션 라인에 의해 제거될 수 없는 측면(143)을 갖기 때문이다. 볼 수 있는 바와 같이, 다이(136)는, 이 불규칙한 형상에 또한 기여하는 다른 측면을 갖는다. 따라서, 이 불규칙한 형상은, 축방향 싱귤레이션 라인을 사용하여 다이(136-142)중 하나를 싱귤레이트하는 것을 방해한다. 따라서, 이 불규칙한 형상은 다이(136-142)를 싱귤레이트하기 위한 축방향 싱귤레이션 라인을 요구하는 것을 방지한다.
또한, 임의의 다이(136-142)는 한 다이의 중심이 인접한 다이와 정렬하지 않도록 이 다이를 위치시킴으로써, 인접한 다이에 대해 비-중심 위치에 위치할 수 있다. 또한, 다이(136-142)는, 인접한 다이에 대해 엇갈린 위치에서 웨이퍼(30) 상에 위치할 수 있다. 이 엇갈린 패턴은 일반적으로 사용되며, 그 이유는 이 구성이 웨이퍼(30)의 소정 면적에 형성할 수 있는 다각형 형상 다이의 개수를 증가시킬 수 있기 때문이다. 엇갈린 패턴의 결과로, 다이(136-142)중 하나의 어느 측면으로부터 연장하는 직선 라인은 다이(136-142) 중 다른 하나를 통해 횡단할 것이다. 이 구성 때문에, 다이(136-142)는, 다이(136-142)가 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 싱귤레이션 라인을 사용하여 싱귤레이트할 수 없다. 결과적으로, 다이(136-142)를 둘러싸는 싱귤레이션 영역(145)은, 다이(136-142)가 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
또한, 다이(136-142)중 하나는 불규칙한 패턴으로 웨이퍼(30) 상에 배치되도록 고려되며, 그 이유는 다이(136)의 측면(221)에 평행한 것과 같이, 다이(136-142)중 하나의 한 측면을 따라서의 축방향 싱귤레이션 라인이 다이(138)와 같은 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결과적으로, 다이(136-142) 중 일부는, 다이(136-142)가 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트될 수 없다. 그러므로 다이(136-142)를 둘러싸는 싱귤레이션 영역(145)은 웨이퍼(30)를 가로질러 또는 심지어 다이(136-142)가 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
또한, 다이(136-142)중 하나는 불규칙한 패턴으로 웨이퍼(30) 상에 배치되도록 고려되며, 그 이유는 싱귤레이션 영역(145)의 적어도 부분을 통해 다이(136-142)중 하나의 한 측면을 따라 축방향으로 연장되는 축방향 싱귤레이션 라인이 다이(40)와 같은 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결과적으로, 다이(35-42) 중 일부는, 싱귤레이트될 다이를 포함하는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트될 수 없고, 그 이유는 이 불규칙한 패턴으로 인해 그러한 축방향 싱귤레이션 라인이 다이중 적어도 하나의 내부를 통해 횡단하게 될 것이기 때문이다. 그러므로 다이(35-42)를 둘러싸는 싱귤레이션 영역(49)은 다이(51-56)가 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
다이(136-142)를 형성한 후에, 싱귤레이션 영역(145)의 부분과 같이 다이(136-142)를 둘러싸는 웨이퍼(30)의 부분은 동시에 제거되어 다이(136-142)를 개별 다이로 싱귤레이트한다. 통상 제거될 수 있는 웨이퍼(30)의 부분을 사선(144)으로 예시한다. 동시 싱귤레이션 방법을 싱귤레이션 영역(145)이나 그 부분을 제거하는데 사용하므로, 다이(136-142)는 기술한 형상으로 형성될 수 있거나 기술한 구성으로 웨이퍼(30) 상에 배치되어 웨이퍼(30)의 사용을 최대화하고 웨이퍼(30) 상에 형성할 수 있는 다이의 개수를 증가시킬 수 있다.
웨이퍼를 가로질러 축방향으로 연장한 직선 싱귤레이션 라인을 형성한 이전 싱귤레이션 방법에서, 연속적인 직선 싱귤레이션 라인은 다이(136-142)의 부분을 통해 연장할 수 있고 다이를 손상시킬 수 있었다. 예컨대, 그러한 연속적인 직선 싱귤레이션 라인은, 다이(138)의 내부 부분을 통해서와 같이 다른 다이의 부분을 통해서, 다이(136)의 측면(221)을 따라서와 같이 다이중 하나의 측면으로부터 연장하게 될 싱귤레이션 라인을 형성할 수 있어서, 다이(138)를 손상시킬 수 있었다. 대안적으로, 다이(136 및 138)의 측면 사이와 같이 다이 사이의 거리는, 직선 라인 연속적인 싱귤레이션 라인이 다이 사이에서 연장하게 되도록 증가해야 하며, 그에 따라 웨이퍼 상에 형성할 수 있는 다이의 개수를 감소시킬 수 있다.
도 10은, 도 1 및 도 9에서 점선(150)에 의해 식별된 바와 같이 웨이퍼(30)의 부분 상에 형성되는, 다이(151-157)와 같은 복수의 다이의 실시예의 예의 확대한 평면도를 예시한다. 다이(156 및 157)와 같은 다이중 일부는, 다이(151 및 154)와 같은, 웨이퍼(30)의 다른 다이의 상부면의 외부 주변부 주위의 면적과 거리보다 큰 다이의 상부면의 외부 주변부 주위의 면적과 거리를 갖는다. 웨이퍼(30)의 싱귤레이션 영역(160)은 다이(151-157) 각각의 주변부를 둘러싼다. 도 10에서 예시한 예시적인 실시예의 경우, 다이(151-157)는 직사각형으로 예시한다. 다이는 상이한 면적과 주변부를 갖기 때문에, 다이는 서로에 대해 엇갈린 패턴으로 배치되어, 웨이퍼(30) 표면 상에서와 같은 소정 면적에 형성될 수 있는 다이의 개수를 최대화한다. 따라서, 다이(151)의 면적은 다이(154 또는 156)중 하나의 면적과 실질적으로 동일하지 않으며, 다이(154)의 면적은 다이(156)의 면적과 실질적으로 동일하지 않다. 또한, 다이(151-157)는 불규칙한 패턴으로 웨이퍼(30) 상에 배치되도록 고려되며, 그 이유는 다이(154)의 측면(219)에 평행한 바와 같이 다이(151-157)중 하나의 한 측면을 따라서의 싱귤레이션 라인이 다이(152 및 156)와 같은 인접한 다이의 내부 부분과 교차할 것이기 때문이다. 결과적으로, 다이(151-153 또는 154-155 또는 156-157)중 임의의 것도, 다이(151-157)가 형성되는 웨이퍼(30)의 부분을 가로질러 축방향으로 연장되는 축방향 싱귤레이션 라인을 사용하여 웨이퍼(30)로부터 싱귤레이트될 수 없으며, 그 이유는 그러한 축방향 싱귤레이션 라인이 다이중 적어도 하나를 통해 횡단할 것이기 때문이다. 그러므로 다이(151-157)를 둘러싸는 싱귤레이션 영역(160)이, 웨이퍼(30)를 가로질러 또는 다이(151-157)가 형성되는 웨이퍼(30)의 부분을 심지어 가로질러 축방향으로 연장되는 연속적인 직선 라인을 형성하지 않는다.
동시 싱귤레이션 방법이 싱귤레이션 영역(160) 중 적어도 일부를 제거하는데 사용되므로, 다이(151-157)는, 웨이퍼(30)의 사용을 최대화하여 웨이퍼(30) 상에 형성할 수 있는 복수 크기 다이의 개수를 증가시키는 엇갈리는 구성이나 불규칙한 패턴으로 웨이퍼(30) 상에 배치되어 위치할 수 있다.
당업자는, 다이(153 및 155)의 면적을 갖는 다이와 같이 적어도 두 개의 상이한 다이 크기가 있고, 웨이퍼(30) 상의 다른 다이의 면적과는 상이한 면적을 갖는 하나의 다이만이 있을 수 있음을 이해할 것이다. 일부 실시예에서, 상이한 크기의 다이는 웨이퍼(30)로부터 싱귤레이트되며, 여기서 제 1 및 제 2 반도체 다이의 주변부는 직사각형과 같은 동일한 형상을 가지며, 제 1 및 제 2 반도체 다이 둘 모두는 두 개의 완전히 손상되지 않은 다이로서 웨이퍼(30)로부터 싱귤레이트된다. 다른 실시예에서, 다른 크기의 다이중 하나는 웨이퍼(30) 상에 형성된 테스트 구조일 수 있어서 제조 동작 동안에 처리 파라미터나 다른 파라미터를 테스트한다. 그러한 실시예의 경우, 테스트 구조 다이를 웨이퍼(30)로부터 싱귤레이트할 수 없다.
도 11은, 단면선(2-2)을 따라 취한, 도 1 및 도 2의 웨이퍼(30)의 확대한 단면 부분을 예시한다. 명확한 도면 및 설명을 위해, 이 단면선(2-2)은 단지 다이(36)와 다이(35 및 37)의 부분만의 횡단면을 나타내도록 예시한다. 반도체 다이(35-37)는 일반적으로 기판(318) 내에 형성된 도핑 영역을 가질 수 있어 반도체 다이의 능동 및 수동 부분을 형성할 수 있는 반도체 기판(318)을 포함한다. 도 11에 예시한 횡단면 부분은 다이(35-37) 각각의 접촉 패드(324)를 따라 취한 것이다. 접촉 패드(324)는 일반적으로, 반도체 다이 상에서 형성하여 반도체 다이와 반도체 다이 외부의 요소 사이에 전기 접촉을 제공하는 금속이다. 예컨대, 접촉 패드(324)는, 패드(324)에 후속하여 부착될 수 있는 본딩 와이어를 수용하도록 형성될 수 있거나 패드(324)에 후속하여 부착될 수 있는 솔더 볼 또는 다른 타입의 상호연결 구조를 수용하도록 형성될 수 있다. 기판(318)은, 벌크 기판(319) 표면상에 형성한 에피택셜 층(320)을 갖는 벌크 기판(319)을 포함할 수 있다. 에피택셜 층(320)의 부분은, 반도체 다이(35, 36 또는 37)의 능동 및 수동 부분을 형성하는데 사용하는 도핑 영역(321)을 형성하도록 도핑할 수 있다. 층(320) 및/또는 영역(321)은 일부 실시예에서는 생략할 수 있거나, 다이(35, 36 또는 37)의 다른 영역에 있을 수 있다.
통상, 유전체(323)를 기판(318)의 상부면 상에 형성하여 개발 반도체 다이의 다른 부분으로부터 패드(324)를 절연시키며 각각의 패드(324)를 인접한 반도체 다이로부터 절연시킨다. 유전체(323)는 보통, 기판(318) 표면상에 형성하는 이산화 실리콘의 얇은 층이다. 접촉 패드(324)는 일반적으로, 기판(318)에 전기적으로 접촉하는 접촉 패드(324)의 부분과 유전체(323)의 부분 상에 형성한 다른 부분을 가진 금속이다. 금속 접촉 및 관련된 어느 층 간 유전체(미도시)를 포함하는 다이(35-37)를 형성한 이후, 유전체(326)가 복수의 반도체 다이 모두 위에서 형성되어 웨이퍼(30) 및 각각의 개별 반도체 다이(35-37)에 대한 패시베이션 층으로 기능한다. 유전체(326)는 보통 블랭킷 유전 증착(blanket dielectric deposition)에 의해서와 같이 웨이퍼(30)의 전 표면상에 형성한다. 유전체(326)의 두께는 일반적으로 유전체(323)의 두께보다 더 두껍다.
유전체(326)를 형성한 후, 싱귤레이션 마스크를 형성하여, 유전체(326)의 부분과 같은 아래의 층을 에칭하지 않고도 기판(318)을 관통하는 구멍을 용이하게 형성하게 한다. 바람직한 실시예에서, 싱귤레이션 마스크를 질화 알루미늄(AlN)으로 형성한다. 이 바람직한 실시예에서, AlN 층(391)을 적어도 유전체(326) 상에서 형성한다. 층(391)은 일반적으로, 웨이퍼(30) 모두를 덮도록 도포된다.
도 12는, 다이(35-37)와 같은 불규칙한 형상의 다이를 웨이퍼(30)로부터 싱귤레이트하는 방법의 바람직한 실시예의 예에서의 후속한 단계에서, 도 11의 웨이퍼(30)의 횡단면 부분을 예시한다. AlN 층(391)이 형성된 이후, 마스크(332)는 기판(318)의 표면에 도포될 수 있고, 각 패드(324) 위에 있고, 싱귤레이션 영역(49)과 같은 싱귤레이션 영역을 형성할 웨이퍼(30)의 부분 위에 또한 있는 유전체(326)의 부분을 노출시키는 구멍을 형성하도록 패터닝될 수 있다.
마스크(332)를 형성하기 위해, 포토그래픽 마스크 소재를 웨이퍼(30)에 도포한 후 자외선 광과 같은 광에 노광시켜서, 싱귤레이션 라인이 형성되고 또한 패드(324)가 형성될 위치 위에 있는 구멍을 갖는 마스크(332)를 형성하도록, 마스크 소재의 노광된 부분의 화학 조성을 변화시킨다. 그 후 현상액을 사용하여 마스크 소재의 노광되지 않은 부분을 제거하여, 싱귤레이션 영역(49)과 같은 각각의 싱귤레이션 영역이 형성될 위치 위에 있는 구멍(328 및 329)을 마스크(332)에 남겨 둔다. 당업자는, 구멍(328 및 329)이 다이(35-37)를 둘러싸는 하나의 구멍의 통상 두 개의 부분이지만, 횡단면도 때문에 두 개의 구멍으로 예시됨을 이해할 것이다. 수산화 암모늄 원료의 현상액은 또한 결과적으로 마스크 소재의 노광되지 않은 부분 아래의 AlN 층(391) 부분을 제거하는 현상액이 됨을 알게 되었다. 층(391)의 제거된 부분을 점선(92)으로 예시하며, 층(391)의 나머지 부분은 AlN(393)으로 식별한다. AlN(393)은 이후에 더 알게 될 바와 같이 싱귤레이션 마스크로 기능한다.
도 13은, 웨이퍼(30)로부터 다이(35-37)를 싱귤레이트하는 방법의 대안적인 실시예의 예에서의 다른 후속한 단계에서 도 12의 웨이퍼(30)의 횡단면 부분을 예시한다. 유전체(326 및 323)는 마스크(332) 및 AlN(393)의 구멍을 통해 에칭되어 기판(318) 및 패드(324)의 아래 면을 노출시킨다. 영역(49)과 같은 싱귤레이션 영역이 형성될 영역에서 AlN(393) 및 유전체(326 및 323)를 관통하여 형성되는 구멍은 싱귤레이션 구멍(328 및 329)으로 기능한다. 패드(324) 위에 있는 유전체(326)를 관통하여 형성되는 구멍이 접촉 구멍으로 기능한다. 에칭 공정은 바람직하게는, 금속을 에칭하는 것보다 더 빠르게 유전체를 선택적으로 에칭하는 공정으로 실행된다. 이 에칭 공정은 일반적으로, 금속을 에칭하는 것보다 적어도 10배 더 빠르게 유전체를 에칭한다. 패드(324) 금속은, 에칭이 패드(324)의 노출된 부분을 제거하는 것을 방지하는 에칭 정지부로 기능한다. 바람직한 실시예에서, 불소 원료의 이방성 반응 이온 에칭 공정을 이후에 설명한 바와 같이 사용한다.
유전체(326 및 323)를 관통하는 구멍을 형성한 후, 마스크(332)는 보통 점선으로 예시한 바와 같이 제거한다. 후속하여, 기판(318)은 일반적으로 박화(thinned)되어, 기판(318)의 바닥면으로부터 소재를 제거하고 점선(386)에 의해 예시한 바와 같이 기판(318)의 두께를 감소시킨다. 일반적으로, 기판(318)은, 대략 이십오 내지 사백(25-400) 미크론 미만이고 바람직하게는 대략 오십 내지 이백오십(50-250) 미크론 사이에 있는 두께로 박화된다. 이러한 박화 절차(thinnng procedure)는 당업자에게 잘 알려져 있다. 웨이퍼(30)를 박화한 후, 웨이퍼(30)의 후면을 금속 측(327)으로 도금(metalize)할 수 있다. 이러한 도금 단계는 일부 실시예에서는 생략할 수도 있다. 그 이후, 웨이퍼(30)는 보통, 복수의 다이를 싱귤레이트 한 이후 이 복수의 다이를 용이하게 지지하게 하는 트랜스포트 테이프 또는 캐리어 테이프(330)에 부착된다. 일부 실시예에서, 테이프(330)는 생략되거나 다른 캐리어 디바이스로 대체할 수도 있다.
도 14는, 웨이퍼(30)로부터 반도체 다이(35-37)를 싱귤레이트하는 대안적인 방법의 예시적인 실시예에서의 후속한 단계에서의 웨이퍼(30)를 예시한다. AlN(393)은 마스크로서 사용되어 싱귤레이션 구멍(328 및 329)을 통해 기판(318)을 에칭한다. AlN(393)은 유전체(326)가 에칭에 의해 영향을 받는 것으로부터 보호한다. AlN(393)은 대략 오십 내지 삼백(50-300) Å의 두께를 가질 수 있어서, 여전히 유전체(326)를 보호할 수 있다. 바람직하게, AlN(393)은 대략 이백(200) Å 두께이다. 에칭 공정은 싱귤레이션 구멍(28)을 기판(318)을 완전히 관통하여 기판(318)의 상부면으로부터 연장하여, 웨이퍼(30)로부터 싱귤레이션 영역(49)을 제거하고 다이(35-37)를 제거한다. 에칭 공정은 보통, 유전체나 금속보다 훨씬 더 높은 속도(rate)로 실리콘을 선택적으로 에칭하는 화학물(chemistry)을 사용하여 실행된다. 에칭 공정은 일반적으로, 유전체나 금속을 에칭하는 것보다 적어도 오십(50) 배 그리고 바람직하게는 일백(100) 배 더 빠르게 실리콘을 에칭한다. 통상, 등방성 및 이방성 에칭 조건의 결합을 사용하는 깊은 반응성 이온 에처 시스템(deep reactive ion etcher system)이 사용되어, 기판(318)의 바닥면을 완전히 관통하여 다이(36)의 표면(11)과 같은 기판(318)의 상부면으로부터 구멍(328 및 329)을 에칭하여, 싱귤레이션 영역(49)을 형성한다. 바람직한 실시예에서, 흔히 보쉬(Bosch) 공정이라고 하는 공정이 사용되어 싱귤레이션 구멍(28 및 29)을 기판(18)을 관통하여 이방적으로 에칭하는데 사용된다. 한 예에서, 웨이퍼(30)는, 알카텔(Alcatel) 깊은 반응성 이온 에칭 시스템에서 보쉬 공정으로 에칭된다.
싱귤레이션 구멍(328 및 329)의 폭은 일반적으로 오 내지 십(5-10) 미크론이다. 그러한 폭은, 구멍(328 및 329)이 기판(318)을 완전히 관통하여 형성될 수 있고 짧은 시간 간격으로 구멍을 형성하기에 충분히 좁음을 보장하기에 충분하다. 통상, 구멍(328 및 329)은, 대략 십오 내지 삼십(15-30) 분의 시간 간격 내에서 구멍(49)으로서 기판(318)을 관통하여 연장할 수 있다. 웨이퍼(30)의 싱귤레이션 영역 모두가 동시에 형성되므로, 모든 싱귤레이션 영역은, 대략 십오 내지 삽십(15-30) 분의 동일한 시간 간격 내에서 웨이퍼(30)를 가로질러 형성할 수 있다.
그 이후, 웨이퍼(30)의 다이는 캐리어 테이프(330)에 의해 지지될 수 있어, 이 다이에 후속한 조립 동작이 행해진다.
AlN(393)은 유전체이기 때문에, 이것은 다이(35-37) 상에 남게 될 수 있다. 다른 실시예에서, AlN(393)은 현상액을 사용하는 것과 같이 하여 기판(318)을 관통하여 에칭한 이후에 제거할 수 있고; 그러나, 이것은 추가 처리 단계를 필요로 한다. 층(391)의 노출된 부분을 제거하기 위해 포토마스크 현상액을 사용하면, 처리 단계를 절약하여, 제조 비용을 감소시킨다. AlN(393)을 마스크로서 사용하면, 유전체(326)가 에칭 동작에 의해 영향받는 것으로부터 보호한다.
다른 실시예에서, 싱귤레이션 마스크는 AlN 대신 다른 소재로 형성할 수도 있다. 싱귤레이션 마스크용의 이들 다른 소재는, 기판(318)의 실리콘을 에칭하는데 사용하는 공정에 의해 실질적으로 에칭되지 않는 소재이다. 기판(318)을 에칭하는데 사용되는 에칭 절차가 금속보다 실리콘을 더 빠르게 에칭하므로, 금속 혼합물을 싱귤레이션 마스크를 형성하는 소재로서 사용할 수 있다. 그러한 금속 혼합물의 예는 AlN, 질화 티타늄, 산화 티타늄, 티타늄 옥시니트라이드 및 다른 금속 혼합물을 포함한다. AlN 이외의 금속 혼합물을 사용하는 예에서, 금속 혼합물의 층은 층(391)에 유사하게 도포할 수 있다. 그 후, 마스크(332)를 사용하여 이 금속 혼합물 층을 패터닝하여 금속 혼합물에 구멍을 형성한다. 그 후, 마스크(332)는 제거할 수 있고, 금속 혼합물의 나머지 부분이, 기판(318) 에칭 동안에, 유전체(326)와 같은 아래의 층을 보호할 수 있다. 이들 금속 혼합물은 싱귤레이션 이후에도 다이 상에 남을 수도 있거나, 다이를 테이프(330)로부터 분리하기 전과 같은 싱귤레이션 완료 전에 제거할 수도 있다.
또한, 실리콘-금속 혼합물을 사용하여 싱귤레이션 마스크를 형성할 수도 있으며, 그 이유는 이 금속-실리콘 혼합물의 금속이 에칭이 금속-실리콘 소재 내로 진행하는 것을 방지하기 때문이다. 실리콘-금속 혼합물의 일부 예는 규화 티타늄 및 규화 코발트와 같은 금속 규화물을 포함한다. 실리콘-금속 혼합물의 실시예의 경우, 실리콘-금속 혼합물의 층을 형성할 수 있고 금속 혼합물의 예와 유사하게 패터닝할 수 있다. 그러나 금속-실리콘 혼합물은 일반적으로 도체이며, 따라서 테이프(330)로부터 다이를 완벽하게 싱귤레이트하기 전에 금속-실리콘 혼합물을 제거하는 것과 같이 다이로부터 제거되어야 할 것이다.
또한, 폴리머를 싱귤레이션 마스크로 사용할 수도 있다. 적절한 폴리머 중 한 예로 폴리이미드가 있다. 다른 잘 알려진 폴리머도 사용할 수도 있다. 폴리머는 금속 혼합물과 유사하게 패터닝할 수 있고 그 후 나이 상에서 제거 또는 남을 수도 있다.
도 15는, 웨이퍼(30)와 같은 반도체 웨이퍼로부터, 다이(35-37)와 같은 불규칙하게 형성된 반도체 다이를 싱귤레이트하는 대안적인 방법의 실시예의 예에서의 한 단계를 예시한다. 이 싱귤레이션 방법은 싱귤레이트된 다이 상에 각이 진 측벽을 형성한다. 도 15에 예시한 단계는, 도 12의 기술에서 설명한 바와 같이 구멍(328-329)을 형성한 이후 시작한다. AlN(393)을 마스크로서 사용하여 싱귤레이션 구멍(328 및 329)을 관통하여 기판(318)을 에칭하여 웨이퍼(30)로부터 싱귤레이션 영역(49)을 제거하여 형성한다. 기판(318)의 표면을 노출시킨 이후에, 기판(318) 및 어느 노출된 패드(324)는, 유전체나 금속보다 훨씬 더 빠른 속도, 일반적으로 적어도 오십(50) 배 그리고 바람직하게는 적어도 일백(100) 배 더 빠르게 실리콘을 선택적으로 에칭하는 등방성 에칭 공정으로 에칭한다. 통상, 불소 화학물(fluorine chemistry)을 가진 다운스트림 에쳐(etcher)를 에칭에 사용한다. 예컨대, 웨이퍼(30)는 풀 이방성 에칭을 사용하는 알카텔 깊은 반응성 이온 에칭 시스템에서 에칭할 수도 있다. 이 에칭 공정을 실행하여, 구멍의 폭을 측면방향에서 연장하는 깊이를 또한 연장하여 기판(318)에서 구멍(400)을 형성하면서도, 구멍(328 및 329)을 기판(318) 내로 이 깊이까지 연장한다. 이 공정이 다이(35-37)에 대한 각이 진 또는 경사진 측벽을 형성하는데 사용되기 때문에, 복수의 등방성 에칭은, 구멍의 깊이가 기판(318) 내로 연장함에 따라 구멍(328 및 329)의 폭을 연속해서 증가시키는데 사용될 것이다. 등방성 에칭은, 구멍(400)의 폭이 기판(18)과 다이(36)의 표면(11)에서 구멍(328 및 329)의 폭보다 더 크게 된 이후 종료된다.
그 이후, 탄소 원료 폴리머(401)를, 구멍(400) 내에 노출된 기판(318) 부분에 도포된다.
도 16은, 도 15의 기술에서 설명한 단계에 후속한 단계를 예시한다. 비등방성 에칭이, 구멍(400)의 측벽 상에 폴리머(401)의 부분을 남겨두면서, 구멍(400)의 바닥 상에 있는 폴리머(401)의 부분을 제거하는데 사용된다.
도 17은, 도 16의 기술에서 설명한 단계에 후속한 단계를 예시한다. 구멍(400) 내의 기판(318)의 노출된 면과 어느 노출된 패드(324)가, 도 15의 설명에서 기술한 것과 유사한 등방성 에칭 공정으로 에칭된다. 등방성 에칭은, 기판(318)에서 구멍(404)을 형성하도록 깊이를 또한 연장하면서 싱귤레이션 구멍(328 및 329)의 폭을 측면방향으로 다시 연장시킨다. 등방성 에칭은 보통, 깊이가 증가함에 따라 구멍의 폭을 더 넓게 하기 위해 구멍(404)의 폭이 구멍(400)의 폭보다 더 크게 된 이후 종료된다. 구멍(400)의 측벽 상에 남아 있던 폴리머(401) 부분은 구멍(400)의 측벽을 보호하여 구멍(404)의 에칭이 구멍(400)의 폭에 영향을 미치는 것을 방지한다. 통상, 실질적으로 모든 폴리머(401)를, 구멍(404)을 에칭하는 동안 구멍(400)의 측벽으로부터 제거한다.
그 이후, 폴리머(401)와 유사한 탄소 원료 폴리머(405)를, 구멍(404) 내부에 노출된 기판(318) 부분에 도포한다. 폴리머(405)를 형성하는 동안, 이러한 작업은 보통 다시 구멍(400)의 측벽 상에 폴리머(401)를 형성한다.
도 18은, 도 17의 기술에 설명한 단계와 후속한 단계를 예시한다. 비등방성 에칭을 사용하여, 구멍(404)의 측벽 상에 폴리머(405)의 부분을 남겨두면서 구멍(404)의 바닥 상에 있는 폴리머(405)의 부분을 제거한다. 이 공정 단계는 도 16의 기술에서 설명한 단계와 유사하다.
도 19는, 싱귤레이션 영역(49)이 기판(318)을 관통하여 완전히 연장하도록 형성될 때까지 이러한 절차가 반복될 것임을 예시한다. (구멍(408 및 412)과 같은) 구멍을 형성하고, (폴리머(409)와 같이) 구멍의 측벽 상에 폴리머를 형성하며, (폴리머(409)와 같이) 측벽 상에 폴리머 부분을 남겨두면서 구멍들의 바닥으로부터 폴리머를 제거하는 이러한 비등방성 에칭 절차를, 구멍(328 및 329)이 기판(318)을 관통해 연장하여 싱귤레이션 영역(49)을 기판(30)으로부터 제거할 때까지 반복할 수 있다.
구멍(412)을 형성하는 에칭과 같은 최종 등방성 에칭 이후, 폴리머는 보통 증착되지 않으며, 그 이유는 이 폴리머는 일반적으로 후속한 작업 동안에 기판(318)을 보호할 필요가 없을 것이기 때문이다. 폴리머(401, 405 및 409)가, 모든 작업을 완료한 이후, 각각의 구멍(400, 404 및 408)의 측벽 상에 예시되었을 지라도, 당업자는, 구멍(412)을 형성하는 에칭과 같은 이 최종 등방성 에칭 단계가, 실질적으로 대응하는 구멍의 측벽으로부터 이들 폴리머를 실질적으로 제거할 것임을 인식할 것이다. 따라서 이들 폴리머는 명확한 설명을 위해서만 도시한다.
도 19로부터 알 수 있는 바와 같이, 각 다이(35 및 37)의 측벽(335 및 337)과 다이(35)의 측벽(336)은 상부면(11)으로부터 바닥까지 내향으로 경사져, 각 다이의 바닥에서의 다이의 폭이 다이의 상부에서 다이의 폭보다 작게 된다. 따라서, 기판(318)의 상부에서 다이의 외측 가장자리는 기판(318)의 상부에서 다이의 외측 가장자리를 지나 거리(316)만큼 연장하여, 다이(35)의 외측 가장자리가 거리(316)만큼 바닥면에 돌출한다. 거리(316)는 다이(35-37)의 두께의 대략 오 내지 십퍼센트(5-10%)이어야 한다고 믿어진다. 한 예시적인 실시예에서, 거리(316)는 대략 일 내지 오(1-5) 미크론이어서, 기판(318)의 바닥에서의 다이(35)의 바닥 폭은 표면(11)에서 다이(35)의 상부의 폭보다 대략 이 내지 십(2-10) 미크론 작을 수 있다. 일반적으로, 싱귤레이션 영역(49)의 구멍의 상부는, 싱귤레이션 영역(49)의 구멍 바닥보다 대략 이 내지 사십(2-40) 미크론 좁다. 다른 실시예에서, 측벽(336)은, 기판(318)의 상부면에 수직인 선과 같은 수직 선과 측벽(336) 사이에서 대략 십오 내지 사십도(15°- 40°)의 각도(417)를 형성해야 한다고 믿어진다. 그러므로 각각의 에칭이 구멍(329)의 폭을 연장하는 양은 각도(417)를 형성하기에 충분해야 한다. 당업자는, 복수의 비등방성 에칭 작업이 각 다이(35-37)의 거친 측벽을 형성하여 측벽이 측벽을 따라서 뾰족한(jagged) 가장자리를 갖는다는 것을 인식할 것이다. 그러나 뾰족한 가장자리의 범위는 명확한 설명을 위해 도 15 내지 도 19의 예시에서 과장되어 있다. 이들 측벽은 일반적으로 실질적으로 매끄러운 측벽이라고 간주한다.
당업자는, 다이(35-37)를 싱귤레이트하는 방법의 다른 대안적인 실시예에서, 싱귤레이션 마스크 층을 생략할 수 있음을 인식할 것이다. 그런 경우, 등방성 및/또는 비등방성 에칭 절차는 유전체나 금속보다 빨리 실리콘을 에칭하는 에칭을 사용하며, 따라서 유전체(326)는 다이(35-37) 각각의 아랫부분에 대한 보호를 제공한다. 2009년 2월 12일에 공개된 발명자 Gordon M. Grivna의 미국 특허공보(제 2009/0042366호)를 참조하기 바란다.
도 20은, 웨이퍼(30)와 같은 반도체 웨이퍼로부터 35-37과 같은 불규칙한 반도체 다이를 싱귤레이트하는 다른 대안적인 방법의 예시적인 실시예에서의 단계를 예시한다. 도 20은, 기판(318)의 상부면 상에 유전체(323)를 형성한 이후 그리고 패드(324)를 형성하기 이전(도 11)의 제조 상태에서 다이(35-37)의 확대한 횡단면 부분을 예시한다. 도 20에 예시한 예시적인 싱귤레이션 방법의 경우, 다이(35-37)는, 웨이퍼(30) 상의 각 다이를 둘러싸는 하나의 절연 트렌치(379)를 갖는다. 이후에 더 볼 수 있게 될 바와 같이, 트렌치(379)는 싱귤레이션 영역(49)을 형성하고 영역(49)을 웨이퍼(30)로부터 제거하는데 사용할 것이다.
트렌치(379)는 기판(30) 내로의 구멍으로 형성되고, 유전체 라이너(380)는 구멍의 측벽과 바닥 상에 형성된다. 유전체 라이너는 일반적으로 이산화 실리콘과 같은 유전 소재이다. 구멍의 나머지는 일반적으로 필러(filler) 소재(381)로 채워진다. 바람직한 실시예에서, 유전체 라이너(380)의 바닥은 제거되어, 트렌치(379)의 바닥은 점선(384)으로 예시한 바와 같이 개방된다. 라이너(380)의 바닥을 제거하는 하나의 예시적인 방법은, 트렌치(379)를 노출하는 구멍을 갖는 마스크(385)를 도포하는 단계와, 라이너(380)의 바닥을 관통하여 에칭하는, 스페이서 에칭과 같은 등방성 에칭을 실행하는 단계를 포함한다. 이 에칭은 실리콘 위의 유전체에 선택적일 수 있어서, 아래의 트렌치(379)인 기판(318)의 부분을 손상시키는 것을 방지한다. 마스크(385)는 일반적으로, 라이너(380)의 바닥이 제거된 후 제거한다. 트렌치(379)의 바닥을 제거한 후, 트렌치(379)의 나머지 구멍은 필러 소재(381)로 채운다. 필러 소재(381)는 일반적으로 폴리실리콘과 같은 실리콘 원료 소재이어서, 이후에 더 알게 될 바와 같이 후속한 공정 단계를 용이하게 한다.
당업자는, 임의의 다이(35-37)가 또한 다이 내부에 있는, 트렌치(378)와 같은 다른 트렌치를 가질 수 있다는 점과, 이들 트렌치가, 트렌치(379)를 형성하는데 사용한 것과 유사한 공정 작업을 사용하여 형성할 수 있다는 점을 인식할 것이다. 트렌치(378)는 바닥 산화물을 보관할 수 있거나 이것이 작용하게 될 기능에 따라 바닥 산화물을 제거되게 할 수 있다. 예컨대, 트렌치(378)는 도핑된 폴리실리콘으로 채워질 수 있고, 금속 층(327)(도 20에서 미도시)에나 기판(318)의 바닥이나 후면 상의 다른 접촉에와 같이 저 저항 기판 접촉이나 후면 접촉을 제공할 수 있다. 그러나 트렌치(378)의 바람직한 실시예는 바닥을 제거하지 않으며 트렌치(378)는 바람직하게는 다이 내부에 있고 다이 외부 주변부를 둘러싸지 않는다. 따라서, 트렌치(379)는 트렌치(378)나 다른 유사한 트렌치와 동시에 형성할 수 있어 제조 비용을 감소시킬 수 있다. 당업자가 이해할 바와 같이, 다이(35-37)는 기판(318) 상에 또는 그 내부에 형성되는 여러 능동 및/또는 수동 요소를 가질 수 있다.
트렌치(379)는 싱귤레이션 영역(49) 내부에 그리고 바람직하게는 싱귤레이션 영역 중간에 형성되어, 영역(49)의 어느 지점에서, 트렌치(379)의 중간은, 두 다이 사이의 중간지점과 같이 영역(49)의 대략 중간에 있게 된다. 이후에 더 알게 될 바와 같이, 싱귤레이션은 트렌치(379)의 중간을 통해 대략 일어날 것이다.
도 21은, 반도체 다이(35-37)를 웨이퍼(30)로부터 싱귤레이트하는 예시적인 방법에서의 후속한 단계에서의 웨이퍼(30)를 예시한다. 트렌치(379)를 형성한 이후, 다이(35-37)를 덮는 유전체(326)를 형성하고 접촉 패드(324)를 형성하는 것을 포함해, 다이(35-37)의 다른 부분을 형성한다. 유전체(326)는 일반적으로 또한, 영역(49)과 같은 싱귤레이션 영역이 형성될 기판(318)의 부분을 포함하는 웨이퍼(30)의 다른 부분을 덮는다. 그 이후, 마스크(387)를 도포하고 패터닝하여 싱귤레이션 영역(49) 및 접촉 구멍이 형성될 아래의 유전체(326)를 노출한다. 마스크(387)는 도 12에 예시한 마스크(332)와 유사하며; 그러나, 마스크(387)는 약간 다른 위치를 보통 갖는다. 싱귤레이션 영역(49)이 형성되는 마스크(387)에서의 구멍이 또한 트렌치(379) 위에 있다. 유전체(326)는 마스크(387)에서의 구멍을 관통하여 에칭되어 트렌치(379) 내에 있는 아래의 필러 소재(381)를 노출시킨다. 이러한 에칭은 또한 통상 아래의 패드(324)를 노출시킨다. 영역(49)과 같은 싱귤레이션 영역이 형성되는 영역에서 유전체(326)를 관통하여 형성되는 구멍은 싱귤레이션 구멍(382 및 383)으로 기능한다. 유전체(326)를 관통하여 구멍(382 및 383)을 형성하는데 사용하는 에칭 공정은 일반적으로 유전체(323 및 326)에서 구멍(328 및 329)(도 12)을 형성하는데 사용한 공정과 동일하다. 구멍(382 및 383)은 통상, 대응하는 트렌치(379)의 측벽 상의 유전체 라이너(380)가 구멍(382 및 383) 아래에 있도록 형성되지만, 유전체 라이너(380)는, 소재(381)가 노출되는 한 노출되지 않아야 한다. 당업자는, 구멍(382 및 383)이 통상 다이(35-37)를 둘러싸는 하나의 구멍의 두 부분이지만 횡단면도이기 때문에 두 개의 구멍으로 예시되는 점을 이해할 것이다.
유전체(326 및 323)를 관통하여 구멍(382 및 383)을 형성한 이후, 마스크(387)는, 점선으로 예시한 바와 같이 제거하고, 기판(318)은 점선(386)에 의해 예시한 바와 같이 박화한다. 이러한 박화는, 트렌치(379) 아래에 있는 기판(318)의 대부분을 제거한다. 기판(318)은 일반적으로 트렌치(379)의 바닥까지 내내 박화되지는 않으며, 그 이유는 유전체 라이너(380)의 유전 소재가 웨이퍼(30)를 박화하는데 사용하는 장치를 손상시킬 수 있거나 결국 웨이퍼(30)를 긁을 수 있기 때문이다. 바람직하게, 기판(318)은, 트렌치(379)가 바닥에서 기판(318)까지 대략 이 내지 오(2-5) 미크론일 때까지 박화된다. 일부 실시예에서, 기판(318)은, 트렌치(379)의 바닥이 노출될 때까지 박화될 수 있다. 그 이후, 기판(318)의 바닥면은, 도 13의 기술에서 이전에 설명한 바와 같이, 금속 층(327)으로 도금할 수 있다. 이 도금 단계는 일부 실시예에서 생략할 수 있다. 후속하여, 웨이퍼(30)는 보통, 캐리어 테이프(330)와 같은 공통 캐리어 또는 공통 캐리어 기판에 부착한다.
도 22는, 다이(35-37)를 기판(30)으로부터 싱귤레이트하는 대안적인 방법의 실시예의 예에서의 후속한 단계에서 웨이퍼(30)를 예시한다. 제 2 구멍이 필러 소재(381)를 관통해 형성되어 기판(318)을 관통한 구멍으로서 영역(49)을 형성한다. 기판(318)은 바람직하게는, 마스크로서 유전체(326)를 사용하여 싱귤레이션 구멍(382 및 383)을 관통하여 에칭된다. 에칭 공정은 보통, 도 14의 기술에서 설명한 에칭과 유사하게 유전체나 금속보다 훨씬 더 빠른 속도로 실리콘을 선택적으로 에칭하는 화학물을 사용하여 실행한다. 이러한 에칭 공정은 소재(381)를 관통하는 구멍을 형성한다. 통상, 이러한 에칭은 실질적으로 모든 소재(381)를 제거하여 싱귤레이션 영역(49)을 기판(318)의 상부면으로부터 트렌치(379)의 필러 소재(381)를 완전히 관통하여 연장하여 영역(49)을 웨이퍼(30)로부터 제거한다. 이러한 에칭 단계가 유전체 위의 실리콘에 선택적이기 때문에, 필러 소재(381)는, 트렌치(379)의 측벽 상의 유전체 라이너(380)를 에칭하지 않고도 제거된다. 따라서, 트렌치(379)의 측벽 상의 유전체 라이너(380)는 기판(318)의 실리콘을 등방성 에칭으로부터 보호한다. 이러한 등방성 에칭은, BOSCH 공정의 사용을 통해 또는 Bosch 공정의 제한적 사용을 통해 얻을 수 있는 훨씬 더 큰 에칭 처리율을 갖는다. 이 등방성 에칭 공정은, 트렌치(379) 아래에 있는 기판(318)의 어느 부분과 필러 소재(381)를 관통하여 에칭한다. 따라서, 이 등방성 에칭은 트렌치(379)와 기판(318)의 어느 아래의 부분을 신속히 에칭하여 다이(35-37)를 싱귤레이트한다. 이러한 신속한 에칭은 처리율을 개선하여 제조 비용을 감소시킨다. 당업자는, 필러 소재(381)의 실리콘 원료 소재가 또한 유전체 라이너(380)와 기판(319)의 소재에 대한 스트레스를 감소시킴을 인식할 것이다.
싱귤레이션 영역(49)을 따라 트렌치(379)를 관통하여 다이(35-37)를 싱귤레이트하여, 싱귤레이션 영역은 반도체 웨이퍼의 매우 작은 공간을 차지한다. 예컨대, 필러 소재(381)를 포함하는 트렌치(379)의 폭은 통상 단지 대략 삼(3) 미크론 폭이다. 따라서, 싱귤레이션 영역(49)은, 스크라이빙(scribing) 또는 웨이퍼 소잉(sawing)과 같이 다이를 싱귤레이트하는 다른 방법에서의 일백 미크론 폭 대신에 단지 대략 삼 미크론 폭일 수 있다. 웨이퍼(30)를 박화하는 단계를 생략할 수 있고, 소재(381)의 에칭이 구멍(382 및 383)이 웨이퍼(30)를 관통해 연장할 때까지 계속될 수 있음이 당업자에게 명백할 것이다.
당업자는, 층(391)과 AlN(393)이 도 10 내지 도 13의 설명에서 기술한 바와 같은 싱귤레이션 마스크로 사용할 수 있음을 인식할 것이다.
도 23은, 도 1 및 도 23에서 점선(230)으로 식별되는 바와 같이 웨이퍼(30) 부분 상에 형성되는, 다이(233, 237 및 241)와 같은 복수의 비-직사각형 형상 다이의 실시예의 예에 대한 확대한 평면도를 예시한다. 다이(233, 237 및 241)는 직각으로 교차하지 않는 코너를 갖는다. 다이(233)는, 측면(236)으로부터 측면(231)으로 대각선으로 이어지는 직선 라인을 갖는 대각선으로 형성되는 코너(234)를 갖는다. 따라서, 이 코너는 직각이 아니라 대각선이다. 코너(234)의 대각선 부분은, 다이(233)가 코너(235)의 직각으로부터 코너(234)를 식별하는 정렬 키로서 사용할 수 있다. 이 정렬 키는 제조 작업 동안에 다이(233)를 용이하게 배향시켜서 다이(233)를 기판이나 패키지에 부착하게 한다.
다이(237)는 직각을 형성하는 코너(238)와 곡선 형상을 갖는 코너(239)를 갖는다. 곡선 형상은 이 코너에서 스트레스를 감소시켜 직각인 코너를 갖는 다이에 비해 다이(237)의 신뢰도를 개선한다. 일부 실시예에서, 코너(239)는 또한 정렬 키로서 사용될 수 있고 그 이유는 이것이 코너(238)와 다르기 때문이다. 코너(239)가 오목한 곡선 형상으로 예시되었을 지라도, 코너(239)는 어느 타입의 곡선 형상을 가질 수도 있다.
다이(241)의 모든 코너(242)는 곡선 형상으로 형성된다. 이러한 곡선 형상은 스트레스를 감소시켜 다이(241)의 신뢰도를 개선한다.
당업자는, 다이(233 및 237)가, 다이의 다른 코너와는 상이한 형상을 갖는, 코너(234 및 239)와 같은 하나의 코너를 갖는 다이로 형성됨을 인식할 것이다. 코너(234 및 239)의 형상은 사용될 수도 있는 다른 코너 형상의 예를 예시하기 위해 사용한 것이며, 이러한 코너 형상은 대각선 코너 곡선으로 제한되지 않으며, 오히려 어느 코너도 다이의 어느 다른 코너와 다를 수 있어서 다이의 한 코너를 식별하는 정렬키를 형성할 수 있다. 또한, 코너(235)와 같은 다른 코너는 직각이어야 하기보다는 코너(234)와 같이 식별 코너와는 다른 어느 형상일 수 있다.
비-직사각형일 뿐만 아니라, 다이(237 및 241)는, 적어도 하나의 곡선 부분을 가진 형상을 갖는 싱귤레이트된 다이의 외부 주변부를 갖는다.
당업자는, 본 명세서에 포함된 설명이, 당업자에게 다음의 구성을 포함하는 반도체 다이의 형성 방법을 교시함을 인식할 것이다: 비-직사각형, 다중-연결된 형상, 주변부를 따라 외향으로 연장하는 돌출부를 갖는 형상, 비대칭 형상, 또는 적어도 하나의 곡선 부분을 갖는 형상중 하나인 형상을 갖는, 도 2 내지 도 10 및 도 23의 어느 다이중 하나와 같은, 반도체 다이 상부면 주변부.
당업자는 또한, 비-직사각형 형상이, 삼각형 형상, 평행사변형 형상, 주변부를 따라 외향으로 연장하는 돌출부를 갖는 형상, 다중-연결된 형상, 또는 주변부의 일부분이 곡선 형상을 갖는 형상중 하나를 포함할 수 있음을 알 수 있다.
당업자는 또한, 반도체 다이가 예컨대 다이(233)로 예시한 바와 같이 다른 코너와는 상이한 형상을 갖는 하나의 코너를 가질 수 있거나, 반도체 다이가 예컨대 다이(237 또는 241)로 예시한 바와 같이 곡선 형상을 가진 적어도 하나의 코너를 가질 수 있음을 인식할 것이다.
당업자는 또한, 반도체 다이의 형성 방법이 반도체 웨이퍼의 상부면 상에 복수의 반도체 다이를 형성하는 단계로서, 복수의 반도체 다이중 둘 이상의 다이는, 비-직사각형 형상, 주변부를 따라 적어도 하나의 돌출부를 갖는 형상, 다중 연결 형상, 적어도 하나의 곡선 부분을 갖는 형상, 예컨대 다이(34-42, 151-157)에 의해 예시한 바와 같은 주변부 둘레의 거리에 대한 값들이 상이한 비대칭 형상, 예컨대 다이(34-42, 51-56, 86-91, 71-74, 136-142)에 의해 예시한 바와 같은 불규칙한 형상중 하나인 주변부를 가지며, 불규칙한 형상은 반도체 웨이퍼를 가로질러 축방향으로 연장되는 싱귤레이션 라인을 사용하여 이러한 불규칙한 형상을 싱귤레이트하는 것을 방지하는, 단계; 반도체 다이 사이에 있는 반도체 웨이퍼의 영역으로서 싱귤레이션 영역을 형성하는 단계; 및 건식 에칭을 사용하여 복수의 반도체 다이를 동시에 싱귤레이트하는 단계를 포함할 수 있음을 인식할 것이다.
당업자는 또한, 반도체 다이의 형성 방법이, 반도체 웨이퍼의 상부면 상에 복수의 반도체 다이를 형성하는 단계로서, 복수의 반도체 다이중 적어도 두 개의 반도체 다이가, 예컨대 다이(151-157, 34-42, 51-56, 86-91, 99-102, 124-127, 114-115 및 136-142)에 의해 형성한 패턴과 같이, 복수의 반도체 다이가 형성되는 반도체 웨이퍼의 부분을 가로질러 축방향으로만 연장하는 축방향 싱귤레이션 라인을 사용하여 복수의 반도체 다이를 싱귤레이트하는 것을 방해하는 불규칙한 패턴으로 배치되는, 단계; 건식 에칭을 사용하여 복수의 반도체 다이를 동시에 싱귤레이트하는 단계를 포함할 수 있음을 인식할 것이다.
도 24는, 반도체 다이(504)를 포함하는 반도체 디바이스(500)의 예의 실시예에 대한 평면도를 예시한다.
도 25는, 도 24의 횡단면선(25-25)을 따라서의 디바이스(500)의 횡단면도를 예시한다. 이러한 기술은 도 24 및 도 25를 참조한다. 다이(504)는 다른 컴포넌트(510)를 수용하기 위한 리셉터클(506)을 갖도록 형성한다. 컴포넌트(510)는, 반도체 다이와 같은 다른 능동 전기 컴포넌트일 수 있거나, 질화 갈륨 발광 다이오드와 같이 반도체 기판 상에 형성되지 않는 능동 전기 컴포넌트일 수 있거나, 저항, 커패시터, 인덕터와 같은 수동 전기 컴포넌트일 수 있거나, 다이(504)의 전력 소산을 개선하는 히트 싱크, 몰드 록(mold lock) 또는 정렬 핀 또는 정렬 키 또는 다른 타입의 배향 요소와 같은 다른 타입의 컴포넌트일 수 있다. 예컨대, 다이(504)는, 다이(504)만이 한 배향에 있게 하여 메이팅 디바이스와 고정되게 하는 배향 요소나 정렬 핀을 갖는 패키지 또는 다른 디바이스에 메이팅될 수 있다.
한 예로, 컴포넌트(510)는 반도체 다이일 수 있고, 리셉터클(506)은 다이(504)를 관통한 구멍일 수 있다. 이 실시예인 경우, 다이(504)와 함께 컴포넌트(510)는, 플라스틱 패키지 바디를 갖는 패키지와 같은 반도체 패키지(501)에 캡슐화할 수 있다. 패키지(501)는, 복수의 연결 단자와 복수의 리드(520-523)를 갖는 리드-프레임을 포함할 수 있다. 리드(520 및 522)와 같은 리드(520-523) 중 일부는 다이(504)에 전기적으로 연결될 수 있고, 리드(521 및 523)와 같은 다른 리드는 컴포넌트(510)의 반도체 다이에 전기적으로 연결할 수 있다. 패키지(501)의 리드-프레임은 또한, 다이(504)가 부착될 수 있는 플래그(527)와 컴포넌트(510)의 반도체 다이가 부착될 수 있는 다른 플래그(528)를 포함할 수 있다. 다른 실시예에서, 다이(504) 및 컴포넌트(510)의 반도체 다이는 도 25에서 점선으로 예시한 바와 같이 하나의 플래그에 부착할 수 있다. 리드(520-523), 다이(504) 및 컴포넌트(510) 사이의 전기 접속은, 와이어본드, 리드 클립, 리본 본드 등과 같이 종래기술에서 알려져 있는 어느 타입의 연결일 수 있다. 컴포넌트(510)는 보통, 컴포넌트(510)로의 전기 접속을 용이하게 형성하는, 패드(512)와 같은 연결 패드를 포함한다.
도 26은, 도 24의 디바이스(500)의 대안적인 실시예인 반도체 디바이스(550)의 예의 실시예에 대한 평면도를 예시한다. 이 실시예인 경우, 다이(504)는 리셉터클(506)에서 컴포넌트(546)를 갖는다. 컴포넌트(546)는 컴포넌트(510)와 유사할 수 있다. 이 실시예에서, 컴포넌트(546)는, 컴포넌트(546)로의 전기 접속을 용이하게 형성하는 연결 패드(547)를 포함하는 반도체 다이이다. 컴포넌트(546)는, 도 24에 예시한 바와 같이 리드(521 및 523)에 전기적으로 연결되는 대신 다이(504)에 전기적으로 연결될 수 있다. 다른 실시예에서, 컴포넌트(510 또는 546)는 다이(504)로의 일부 연결과 리드(520-523) 중 일부로의 다른 연결을 가질 수 있다. 컴포넌트(546)는 컴포넌트(510)와 유사하다.
리셉터클(506) 내에 컴포넌트(510 또는 546)의 예시적인 실시예의 반도체 다이를 위치시키면, 두 개의 다른 타입의 반도체 다이를 하나의 패키지 내에 용이하게 위치하게 된다. 컴포넌트(546)의 이러한 배치는, 하나의 반도체 기판 상에 보통 형성할 수 없는 두 개의 반도체 다이 사이의 짧은 전기 접속을 용이하게 형성한다. 예컨대, 실리콘 반도체 다이와 갈륨 아세나이드 다이, 또는 전력 반도체 다이와 이 전력 반도체를 제어하는데 사용하는 논리 반도체 다이가 그 예이다.
당업자는, 다이(504)가 직사각형 다중-연결된 다이로 예시되었을 지라도, 다이(504)는 도 2 내지 도 10 및 도 23의 기술에서 설명한 임의의 다이일 수 있음을 인식할 것이다. 또한, 리셉터클(506)은, 도 2 내지 도 6의 기술에서 설명한 것과 유사한 다중-연결된 다이의 구멍이나 다이의 주변부의 곡선 형상이나 돌출부중 임의의 것일 수 있다.
도 27은, 디바이스(500 및 550)에 사용할 수 있는 다른 실시예의 일부분의 평면도를 예시한다. 도 27은, 다이(34 또는 35)중 하나가 다이(34 또는 35) 중 다른 하나를 수용하는 리셉터클을 갖는 다이(504)를 나타낼 수 있는 다이(34 및 35)도 2 참조)를 포함한다. 예컨대, 다이(34)는 다이(504)를 나타낼 수 있고 이때 다이(35)는 다이(34)를 수용하는 리셉터클을 형성하는 돌출부를 갖는다. 다이(34 및 35)는, 도 26의 기술에서 설명한 바와 같이 연결(495)에 의해 예시한 것처럼 서로 상호 연결될 수 있거나, 도 25의 기술에서 설명한 바와 같이 리드에 연결될 수 있거나 두 개의 연결 구성의 조합으로 연결될 수 있다.
도 28은, 다이(534)를 관통하는 구멍(535)을 갖는 다중-연결된 다이(534)의 확대한 평면도를 예시한다. 구멍(535)은, 다이(534)의 나머지로부터 다이(534)의 고 빈도 부분(536)을 절연시키도록 위치한다. 구멍(535)으로부터 제거한 실리콘은 도핑된 실리콘과 같은 전도성 실리콘으로부터 진성 실리콘의 경우 대략 11.7인 최소 유전 상수까지의 범위를 가질 수 있다. 구멍(535)으로부터 실리콘을 제거함으로써, 구멍(535)의 반대 측 상에 있는 다이(534)의 부분 사이의 유전 상수와 같은 유전 상수는 공기나 진공인 경우의 1.0의 유전 상수에 더 가까워지도록 극적으로 감소할 수 있다. 다이(534)의 나머지로부터 부분(536)을 분리하는 더 낮은 유전체 소재를, 영역 사이의 용량성 또는 유도성 결합을 최소화하는데 사용할 수 있다.
본 명세서에서의 설명에 비춰볼 때, 당업자는, 반도체 다이의 형성 방법의 한 예가, 제 2 반도체 다이를 수용하기 위한, 예시적인 리셉터클(506)과 같은 리셉터클을 갖는, 다이(504)와 같은 제 1 반도체 다이를 제공하는 단계; 리셉터클 내에서, 다이(510)와 같은 제 2 반도체 다이를 위치시키는 단계; 예시적인 단자(520)와 같은 제 1 연결 단자에 제 1 반도체 다이를 연결하고, 연결 단자(521)와 같은 제 2 연결 단자에 제 2 반도체 다이를 연결하는 단계; 그리고 예컨대 패키지(500)와 같은 반도체 패키지 내에서 제 1 반도체 다이와 제 2 반도체 다이를 캡슐화하는 단계를 포함할 수 있음을 이해할 것이다.
이 예시적인 방법은 또한, 제 1 반도체 다이를 관통하는 구멍, 제 1 반도체 다이의 주변부를 따라서 있는 돌출부, 또는 제 1 반도체 다이의 주변부를 따라서 있는 곡선 형상중 하나로서 리셉터클을 형성하는 단계를 포함할 수 있다.
당업자는 또한, 본 명세서에서의 설명이 반도체 다이의 형성 방법의 한 예를 포함하고, 이 방법이, 예컨대 리셉터클(506)과 같이, 제 2 반도체 다이를 수용하는 리셉터클을 갖는, 예시적인 다이(504)와 같은 제 1 반도체 다이를 제공하는 단계; 리셉터클 내에서, 예시적인 컴포넌트(510/546)와 같은 컴포넌트를 위치시키는 단계; 단자(520)와 같은 제 1 연결 단자에 제 1 반도체 다이를 연결하는 단계; 예시적인 단자(522)와 같은 제 2 연결 단자나 제 1 연결 단자중 하나에 컴포넌트를 연결하는 단계; 및 세라믹 바디 내에 캡슐화하는 것과 같이, 제 1 반도체 다이와 컴포넌트를 캡슐화하는 단계를 포함함을 이해할 것이다.
당업자는, 이 방법이 또한, 제 1 반도체 다이를 관통한 구멍, 제 1 반도체 다이의 주변부를 따라 있는 돌출부, 또는 제 1 반도체 다이의 주변부를 따라 있는 곡선 형상중 하나로서 리셉터클을 형성하는 단계를 포함할 수 있음을 이해할 것이다.
이 방법은 또한, 정렬 키, 히트 싱크, 갈륨 아세나이드 능동 디바이스, 비-반도체 능동 디바이스, 질화갈륨 능동 또는 수동 전기 컴포넌트중 하나를 리셉터클 내에 위치시키는 단계를 포함할 수 있다.
당업자는, 본 명세서의 설명으로부터, 반도체 디바이스가 컴포넌트를 수용하는, 예시적인 리셉터클(506)과 같은 리셉터클을 갖는, 예시적인 다이(504)와 같은 제 1 반도체 다이; 및 리셉터클 내에 위치한, 예컨대 컴포넌트(546)와 같은 컴포넌트를 포함할 수 있음을 이해할 것이다.
다른 실시예에서, 도 3 내지 도 6의 기술에서 설명한 구멍이나 구멍(535)과 같이 다이를 관통하는 구멍은 몰드 록으로 기능할 수 있다.
몰드 록인 경우, 다이를 몰드 혼합물로 캡슐화하는 공정 동안, 몰드 혼합물 중 일부가 구멍 내로 연장하게 되어 몰드 혼합물을 다이에 로킹하는 것을 돕게 될 것이다. 당업자는, 구멍(58(도 3), 104(도 5), 77 및 75(도 6), 및 535)과 같은 다이에서의 구멍이 다이의 싱귤레이션 동안에 형성될 수 있거나 싱귤레이션 이전에 형성될 수 있음을 인식할 것이다. 당업자는, 다른 잘 알려진 캡슐화 기술이나 디바이스가 몰드 혼합물 대신에 사용될 수 있음을 인식할 것이며, 이들 기술이나 디바이스는 글롭-톱(glop-top) 혼합물, 세라믹 반도체 패키지의 부분과 같은 세라믹 바디, 또는 다른 잘 알려진 캡슐화 디바이스를 포함한다.
다이(504)가 네 개의 연결 또는 단자를 갖는 것으로 예시되고 다이(510 및 546)가 두 개의 연결 또는 단자를 갖는 것으로 예시될지라도, 당업자는, 임의의 다이가 임의의 개수의 연결 또는 단자를 가질 수 있음을 인식할 것이다.
상술한 설명 모두에 비춰볼 때, 새로운 형상의 다이 그리고 이 새로운 형상의 다이를 형성하는 새로운 방법을 개시하고 있음이 자명하다. 다른 특성 중에는, 여러 형상을 갖는 다이를 형성하는 특성과, 낭비되는 웨이퍼의 양을 최소화하도록 다이를 위치시키는 것을 포함해서 웨이퍼 상에 형성될 수 있는 다이의 개수를 최대화하는 특성이 포함된다.
본 발명의 요지가 특정한 바람직한 실시예의 다른 실시예의 예로 기술되었을 지라도, 전술한 도면 및 이에 대한 설명은 본 발명 요지의 단지 통상적이고 예시적인 실시예를 묘사하며, 그러므로 본 발명의 범위를 제한하는 것으로 고려되지 않아야 하며, 많은 대안과 변경이 당업자에게 명백하게 될 것임은 자명하다. 당업자는, 영역(49) 모두가 다이를 싱귤레이트하도록 제거되어야 하기보다는, 외부 주변부를 둘러싸는 부분만이 제거되어야 하며, 예컨대 섹션(67)은 제거되지 않을 수 있음을 인식할 것이다. 또한, 섹션(67 또는 68)에 유사한 섹션은 웨이퍼(30) 상의 임의의 다이에 사용할 수 있다. 싱귤레이션 마스크와 같은 보호 층, 또는 유전 층과 같은 선택적 에칭 층, 또는 본 명세서에서 기술한 임의의 층(324)도 강화 영역을 보호하는데 사용할 수 있어서, 이들은 반도체 다이의 동시 싱귤레이션 동안에 에칭되지 않는다. 다이(35-37)와 같이, 도 2 내지 도 10 및 도 23에 기술한 예시적으로 형성한 다이는, 본 명세서에서 설명한 다이 형상을 싱귤레이트하는 여러 방법을 기술하는 수단으로 사용되지만; 당업자는, 본 명세서에서 설명한 임의의 다이를 싱귤레이트하기 위한 설명한 방법이 본 명세서에서 기술한 모든 다이에 적용 가능함을 인식할 것이다. 또한, 도 2 내지 도 10 및 도 23에 예시한 다이의 그룹화는, 다이를 어느 다른 특정한 다이 형상과 연계하여 형성되는 것으로 제한하고자 하기보다는 다이 형상의 어떤 조합이 함께 사용될 수 있다.

Claims (11)

  1. 반도체 다이의 형성 방법에 있어서,
    상부면과 바닥면을 가지며 벌크 반도체 기판을 포함하는 반도체 웨이퍼를 제공하는 단계;
    상기 반도체 웨이퍼의 상기 상부면 상에 복수의 반도체 다이를 형성하는 단계로서, 상기 복수의 반도체 다이 중 적어도 하나의 다이는 4개의 실질적으로 직선의 측면들 및 4개의 코너들을 가지며, 각각의 코너는 상기 4개의 실질적으로 직선의 측면들 중 2개를 상호연결하는 형상을 가지며, 상기 4개의 실질적으로 직선의 측면들 중 제 1 측면 및 제 2 측면을 상호연결하는, 제 1의 실질적으로 직각의, 상기 4개의 코너들 중 제 1 코너를 형성하고, 상기 4개의 실질적으로 직선의 측면들 중 제 3 측면 및 제 4 측면을 상호연결하는, 곡선 형상 또는 대각선 형상 중 하나를 가지도록 상기 4개의 코너들 중 제 2 코너를 형성하는, 복수의 반도체 다이를 형성하는 단계;
    상기 반도체 다이 사이에 있는 상기 반도체 웨이퍼의 영역으로서 싱귤레이션 영역을 형성하는 단계; 및
    상기 복수의 반도체 다이를 동시에 싱귤레이트하기 위해 실리콘 벌크 반도체 기판을 통해 구멍을 형성하고 상기 4개의 코너들을 형성하기 위해 건식 에칭을 사용하는 단계를 포함하는, 반도체 다이의 형성 방법.
  2. 제 1 항에 있어서, 상기 복수의 반도체 다이를 형성하는 단계는 실질적으로 대각선 형상을 가지도록 상기 4개의 코너들 중 상기 제 2 코너 및 제 3 코너를 형성하는 단계를 포함하는, 반도체 다이의 형성 방법.
  3. 제 1 항에 있어서, 실질적으로 곡선 형상을 가지도록 상기 4개의 코너들 중 상기 제 2 코너 및 제 3 코너를 형성하는 단계를 더 포함하는, 반도체 다이의 형성 방법.
  4. 제 1 항에 있어서, 실질적으로 대각선 형상을 가지도록 2개의 대향하는 코너들을 형성하는 단계를 더 포함하는, 반도체 다이의 형성 방법.
  5. 제 1 항에 있어서, 상기 건식 에칭을 사용하는 단계는 상기 복수의 반도체 다이를 동시에 싱귤레이트하기 위해 상기 건식 에칭을 사용하는 단계 동안에, 상기 반도체 다이 중 적어도 하나의 내부를 통해 다른 구멍을 형성하는 단계를 포함하고, 상기 다른 구멍은 상기 반도체 다이를 두 개 이상의 부분들로 분할하지 않는, 반도체 다이의 형성 방법.
  6. 제 1 항에 있어서, 상기 4개의 코너들 중 하나의 코너의 형상을 정렬 키로서 사용하는 단계를 더 포함하는, 반도체 다이의 형성 방법.
  7. 반도체 다이에 있어서,
    상기 반도체 다이는 상기 반도체 다이의 상부면의 주변부를 가지며;
    상기 주변부는 실질적으로 제 1 및 제 2의 실질적으로 직선의 측면들을 상호연결하는 제 1 코너를 가지는 상기 제 1의 실질적으로 직선의 측면 및 상기 제 2의 실질적으로 직선의 측면을 가지며, 상기 제 1 코너는 실질적으로 곡선 형상 또는 대각선 형상 중 하나를 가지며, 상기 주변부는 상기 제 2의 실질적으로 직선의 측면을 제 3의 실질적으로 직선의 측면에 상호연결하는 제 2 코너를 가지며, 상기 제 2 코너는 상기 실질적으로 곡선 형상 또는 상기 실질적으로 대각선 형상 중 상이한 하나를 갖는, 반도체 다이.
  8. 제 7 항에 있어서, 상기 실질적으로 직선의 제 3 측면을 제 4의 실질적으로 직선의 측면에 상호연결하는 제 3 코너를 가지는 상기 실질적으로 직선의 제 3 측면을 더 포함하고, 상기 제 3 코너는 상기 실질적으로 곡선 형상 또는 상기 대각선 형상 중 하나를 갖는, 반도체 다이.
  9. 제 7 항에 있어서, 상기 제 2 코너는 상기 실질적으로 대각선 형상을 갖는, 반도체 다이.
  10. 제 7 항에 있어서, 상기 제 2 코너는 상기 실질적으로 곡선 형상을 갖는, 반도체 다이.
  11. 제 7 항에 있어서, 상기 제 2 코너의 상기 실질적으로 곡선 형상 또는 상기 실질적으로 대각선 형상은 정렬 키로서 사용되는, 반도체 다이.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
JP5960389B2 (ja) 2010-04-19 2016-08-02 東京エレクトロン株式会社 半導体集積回路チップを分離および搬送する方法
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
SG193124A1 (en) * 2012-02-28 2013-09-30 Johnson & Johnson Vision Care Method of arranging ring segments on a wafer for functionalized layers of an ophthalmic lens
JP6060509B2 (ja) * 2012-03-29 2017-01-18 大日本印刷株式会社 半導体素子の製造方法
US8871613B2 (en) 2012-06-18 2014-10-28 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8993414B2 (en) * 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall
KR101935860B1 (ko) * 2012-07-16 2019-01-07 에스케이하이닉스 주식회사 향상된 강도를 갖는 반도체 칩, 이를 이용한 반도체 패키지, 및 그 제조방법
US9034733B2 (en) 2012-08-20 2015-05-19 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8664089B1 (en) 2012-08-20 2014-03-04 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8951915B2 (en) 2012-09-11 2015-02-10 Infineon Technologies Ag Methods for manufacturing a chip arrangement, methods for manufacturing a chip package, a chip package and chip arrangements
JP2014072239A (ja) * 2012-09-27 2014-04-21 Rohm Co Ltd チップ部品
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
CN108447855B (zh) 2012-11-12 2020-11-24 晶元光电股份有限公司 半导体光电元件的制作方法
US20150011073A1 (en) * 2013-07-02 2015-01-08 Wei-Sheng Lei Laser scribing and plasma etch for high die break strength and smooth sidewall
CN103424901A (zh) * 2013-08-19 2013-12-04 京东方科技集团股份有限公司 一种显示面板及显示模组
US9219011B2 (en) * 2013-08-29 2015-12-22 Infineon Technologies Ag Separation of chips on a substrate
US9356092B2 (en) 2013-09-12 2016-05-31 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
US9435025B2 (en) 2013-09-25 2016-09-06 Applied Materials, Inc. Gas apparatus, systems, and methods for chamber ports
US9646951B2 (en) 2013-12-10 2017-05-09 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
US9418894B2 (en) 2014-03-21 2016-08-16 Semiconductor Components Industries, Llc Electronic die singulation method
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
JP5862819B1 (ja) * 2014-09-08 2016-02-16 富士ゼロックス株式会社 半導体片の製造方法およびエッチング条件の設計方法
US9337098B1 (en) 2015-08-14 2016-05-10 Semiconductor Components Industries, Llc Semiconductor die back layer separation method
US10366923B2 (en) 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus
US10056428B2 (en) * 2016-09-07 2018-08-21 Semiconductor Components Industries, Llc Semiconductor device and method of forming curved image sensor region robust against buckling
JP2018110156A (ja) * 2016-12-28 2018-07-12 キヤノン株式会社 半導体装置、その製造方法およびカメラ
JP6524562B2 (ja) * 2017-02-23 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップおよびその製造方法
CN107230703B (zh) * 2017-04-10 2020-04-21 南京中感微电子有限公司 一种晶圆
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
US10230000B2 (en) 2017-08-08 2019-03-12 Globalfoundries Inc. Vertical-transport transistors with self-aligned contacts
CN109791962B (zh) * 2017-08-24 2021-07-09 创光科学株式会社 氮化物半导体紫外线发光元件的制造方法和氮化物半导体紫外线发光元件
US10880991B2 (en) * 2018-04-04 2020-12-29 Marvell Asia Pte, Ltd. Apparatus and methods for enhancing signaling bandwidth in an integrated circuit package
FR3080219B1 (fr) * 2018-04-13 2021-03-05 St Microelectronics Grenoble 2 Dispositif electronique comprenant des puces electroniques
US10916474B2 (en) 2018-06-25 2021-02-09 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
US10957595B2 (en) * 2018-10-16 2021-03-23 Cerebras Systems Inc. Systems and methods for precision fabrication of an orifice within an integrated circuit
US11031343B2 (en) * 2019-06-21 2021-06-08 International Business Machines Corporation Fins for enhanced die communication
US11037933B2 (en) * 2019-07-29 2021-06-15 Nanya Technology Corporation Semiconductor device with selectively formed insulating segments and method for fabricating the same
US11410894B2 (en) 2019-09-06 2022-08-09 International Business Machines Corporation Polygon integrated circuit (IC) packaging

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148358A (ja) * 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
JP2004095952A (ja) 2002-09-02 2004-03-25 Shinko Electric Ind Co Ltd 半導体チップ製造方法及び半導体チップ
JP2004221423A (ja) * 2003-01-16 2004-08-05 Renesas Technology Corp 半導体装置の製造方法
JP2007103595A (ja) * 2005-10-03 2007-04-19 Tokyo Electron Ltd 半導体チップ切出し方法および半導体チップ
JP2009099681A (ja) 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2985484B2 (ja) 1992-03-19 1999-11-29 株式会社日立製作所 半導体装置とその製造方法
US4820377A (en) * 1987-07-16 1989-04-11 Texas Instruments Incorporated Method for cleanup processing chamber and vacuum process module
US5075253A (en) * 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
JPH05267449A (ja) 1992-03-19 1993-10-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5300461A (en) * 1993-01-25 1994-04-05 Intel Corporation Process for fabricating sealed semiconductor chip using silicon nitride passivation film
US6030885A (en) * 1997-04-18 2000-02-29 Vlsi Technology, Inc. Hexagonal semiconductor die, semiconductor substrates, and methods of forming a semiconductor die
US5982018A (en) * 1997-05-23 1999-11-09 Micron Technology, Inc. Thin film capacitor coupons for memory modules and multi-chip modules
JPH11168172A (ja) 1997-12-04 1999-06-22 Toshiba Tec Corp 半導体チップの製造方法及びその半導体チップによる３次元構造体、その製造方法及びその電気的接続方法
US6214703B1 (en) * 1999-04-15 2001-04-10 Taiwan Semiconductor Manufacturing Company Method to increase wafer utility by implementing deep trench in scribe line
WO2001056063A2 (en) 2000-01-26 2001-08-02 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
DE10031252A1 (de) * 2000-06-27 2002-01-10 Bosch Gmbh Robert Verfahren zur Zertrennung eines Substratwafers in eine Anzahl von Substratchips
US6686225B2 (en) * 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
US6642127B2 (en) * 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
GB0130870D0 (en) * 2001-12-21 2002-02-06 Accentus Plc Solid-state antenna
US6849554B2 (en) * 2002-05-01 2005-02-01 Applied Materials, Inc. Method of etching a deep trench having a tapered profile in silicon
JP3923368B2 (ja) * 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
US20040102022A1 (en) * 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
JP4013753B2 (ja) * 2002-12-11 2007-11-28 松下電器産業株式会社 半導体ウェハの切断方法
JP3991872B2 (ja) * 2003-01-23 2007-10-17 松下電器産業株式会社 半導体装置の製造方法
DE112004000395T5 (de) * 2003-03-13 2006-02-02 PDF Solutions, Inc., San Jose Halbleiterwafer mit nichtrechteckig geformten Chips
US7094633B2 (en) * 2003-06-23 2006-08-22 Sandisk Corporation Method for efficiently producing removable peripheral cards
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
KR100627006B1 (ko) 2004-04-01 2006-09-25 삼성전자주식회사 인덴트 칩과, 그를 이용한 반도체 패키지와 멀티 칩 패키지
US7185302B1 (en) * 2004-06-01 2007-02-27 Polar Semiconductor, Inc. Method for generating layouts by chamfering corners of polygons
JP2006041005A (ja) * 2004-07-23 2006-02-09 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法及び装置、半導体素子形成領域の配置決定用プログラム、並びに半導体素子の製造方法
JP2006049403A (ja) * 2004-08-02 2006-02-16 Matsushita Electric Ind Co Ltd 半導体素子形成領域の配置決定方法、半導体素子形成領域の配置決定用プログラム、及び半導体素子の製造方法
JP4018088B2 (ja) * 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7288489B2 (en) * 2004-08-20 2007-10-30 Semitool, Inc. Process for thinning a semiconductor workpiece
JP2006062002A (ja) * 2004-08-25 2006-03-09 Oki Electric Ind Co Ltd 半導体装置の個片化方法
US7335576B2 (en) * 2004-10-08 2008-02-26 Irvine Sensors Corp. Method for precision integrated circuit die singulation using differential etch rates
JP4288229B2 (ja) * 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7253477B2 (en) * 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
JP4275095B2 (ja) * 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
SG126885A1 (en) * 2005-04-27 2006-11-29 Disco Corp Semiconductor wafer and processing method for same
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
US7772038B2 (en) * 2005-09-30 2010-08-10 Retro Reflective Optics, Llc CMOS process for fabrication of ultra small or non standard size or shape semiconductor die
US8153464B2 (en) * 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
US20070132034A1 (en) * 2005-12-14 2007-06-14 Giuseppe Curello Isolation body for semiconductor devices and method to form the same
JP2007294612A (ja) * 2006-04-24 2007-11-08 Oki Data Corp 半導体装置、半導体装置の製造方法、半導体製造装置、ｌｅｄヘッド、および画像形成装置
JP5023614B2 (ja) * 2006-08-24 2012-09-12 パナソニック株式会社 半導体チップの製造方法及び半導体ウエハの処理方法
KR100809704B1 (ko) * 2006-09-22 2008-03-06 삼성전자주식회사 조립 정확도가 개선된 반도체 패키지
JP4544231B2 (ja) * 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP2008159985A (ja) 2006-12-26 2008-07-10 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008192762A (ja) * 2007-02-02 2008-08-21 Olympus Corp 半導体装置の製造方法、及び、半導体装置
JP4840174B2 (ja) * 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7883938B2 (en) * 2007-05-22 2011-02-08 United Test And Assembly Center Ltd. Stacked die semiconductor package and method of assembly
DE102007035423A1 (de) * 2007-07-28 2009-01-29 Dr. Ing. H.C. F. Porsche Aktiengesellschaft Hybridfahrzeug
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
US7705440B2 (en) * 2007-09-07 2010-04-27 Freescale Semiconductor, Inc. Substrate having through-wafer vias and method of forming
TW200935506A (en) * 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP2009164263A (ja) 2007-12-28 2009-07-23 Nec Electronics Corp 配線モジュール及び半導体集積回路装置
US9165833B2 (en) * 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148358A (ja) * 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
JP2004095952A (ja) 2002-09-02 2004-03-25 Shinko Electric Ind Co Ltd 半導体チップ製造方法及び半導体チップ
JP2004221423A (ja) * 2003-01-16 2004-08-05 Renesas Technology Corp 半導体装置の製造方法
JP2007103595A (ja) * 2005-10-03 2007-04-19 Tokyo Electron Ltd 半導体チップ切出し方法および半導体チップ
JP2009099681A (ja) 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法

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