JP6060509B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は、半導体素子の製造方法に関し、特に任意の外形形状を有する半導体素子の製造方法に関する。

従来、半導体素子の製造において、半導体ウェハに複数の素子を格子状に多面付け配置して一括作製した後、半導体ウェハを格子状に切断し、個片化することが行われている。例えば、特許文献１には、ＭＥＭＳ層となる第１の母基板をセンサコントロール層となる第２の母基板とＲＦ層となる第３の母基板とで挟んだ積層デバイスをウェハレベルで作製し、これを格子状のダイシングラインに沿ってダイシングカッターでカットし、多数の半導体検知装置を作製する技術が開示されている。

特開２００７−３１３５９４号公報

しかしながら、従来の半導体素子の個片化手法は、第１の方向と、これに垂直に交わる第２の方向に沿って直線的に切断するので、外形形状が矩形状の半導体素子を多数作製するには適するが、例えば、曲線部等を含む形状の半導体素子を作製することはできなかった。

本発明は、上記実情に鑑みてなされたものであり、矩形を除く任意形状の外形を有する半導体素子を簡便に作製する方法を提供することを主目的とする。

本発明の一実施形態に係る半導体素子の製造方法は、素子が形成された第１領域と前記第１領域の周囲に配置された第２領域とを備えた基板を準備し、前記第１領域の周囲の一部をエッチングして前記基板の厚さ方向に貫通させて、前記第１領域と前記第２領域とを隔てる分離溝と、前記第１領域と前記第２領域を接続する接続部とを形成し、前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離することを含み、前記分離溝は、前記第１領域側が、多角形に一つ以上の切欠き部を有する形状の一部に沿うように形成されることを特徴とする。

前記素子の外形は、前記切欠き部により内側に凹状となる部位を含んでもよい。また、前記素子の外形は、前記切欠き部により曲線状となる部位を含んでもよい。

また、本発明の一実施形態に係る半導体装置の製造方法は、１以上の電子部品が実装される実装基板において前記電子部品が配置されない空き領域を求め、素子が形成された第１領域と前記第１領域を囲む第２領域とを備えた基板を準備し、前記第１領域の周囲の一部に対して前記基板の厚さ方向に貫通するまでエッチングし、前記第１領域と前記第２領域との間を隔てる分離溝と、前記第１領域と前記第２領域とを接続する接続部とを形成し、前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離し、前記素子を前記空き領域に配置することを含み、前記分離溝は、平面視上の前記空き領域の形状の一部に沿うように形成されることを特徴とする。

また、本発明の一実施形態に係る半導体素子は、平面視上の外形が包摂される仮想の多角形を設定した場合に仮想の多角形から一つ以上の切欠き部を有する形状であり、前記切欠き部の側面はスキャロップを有し、前記切欠き部以外の側面はスキャロップがない部位を含むことを特徴とする。

また、本発明の一実施形態に係る半導体装置は、前記半導体素子を複数積層した構造を有し、Ｎを２以上の整数としたとき、第Ｎ−１層目の半導体素子の素子形成面の一部が、第Ｎ層目の半導体素子の切欠き部により外方へ露出していることを特徴とする。

本発明によれば、矩形を除く任意形状の外形を有する半導体素子を簡便に作製する方法を提供することができる。

本発明の一実施形態に係る半導体素子の外形形状例を示す平面図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するための図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するための図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するための図である。 本発明の一実施形態に係る半導体素子の製造方法において基板に分離溝を形成するエッチング工程を示す図である。 本発明の一実施形態に係る半導体素子の製造方法において基板に分離溝を形成するエッチング工程を示す図である。 本発明の一実施形態に係る半導体素子の製造方法において半導体素子を基板から分離するダイシング工程を示す図である。 本発明の一実施形態に係る半導体素子の製造方法を説明するための図である。 本発明の一実施形態に係る半導体素子が実装された基板を示す図である。 本発明の一実施形態に係る半導体素子の構成例を示す図である。 本発明の一実施形態に係る半導体装置の構成例を示す図である。

以下、図面を参照して、本発明の一実施形態を詳細に説明する。なお、本発明は以下の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々なる態様で実施することができる。

本発明の一実施形態に係る半導体素子の製造方法について、図１乃至図４を参照して説明する。図１は、本発明の一実施形態に係る半導体素子の外形形状例を示す図である。図２Ａ乃至図２Ｃは、本発明の一実施形態に係る半導体素子の製造方法を説明するための図である。図３Ａ及び図３Ｂは、本発明の一実施形態に係る半導体素子の製造方法において基板に分離溝を形成するエッチング工程を示す図である。図４は、本発明の一実施形態に係る半導体素子の製造方法において半導体素子を基板から分離するダイシング工程を示す図である。

図１（ａ）〜（ｆ）は、本発明の一実施形態に係る半導体素子の製造方法により作製された半導体素子１００ａ〜１００ｆの外形形状を示す平面図である。半導体素子１００ａ〜１００ｆは、例えば、ＭＥＭＳ素子であってもよく、キャパシタ、インダクタ、抵抗等の受動素子、又はＩＣ等能動素子が内蔵された部品内蔵基板、半導体メモリ、配線基板や貫通電極基板などであってもよい。半導体素子１００ａ〜１００ｆの大きさや厚さに制限はなく、製品仕様に応じて設定するとよい。また、基板の構成もＳｉ、ＳｉＣ、ＧａＡｓ等の半導体基板、ＳＯＩや半導体にガラス等が積層された積層基板であってもよい。図１（ａ）〜（ｆ）に図示したように、半導体素子１００ａ〜１００ｆは、それぞれ平面視上の半導体素子１００ａ〜１００ｆの外形を包摂する仮想の多角形を設定した場合に、仮想の多角形に一つ以上の切欠き部ａ１、ｂ１〜ｂ２、ｃ１〜ｃ５、ｄ１〜ｄ４、ｅ１〜ｅ４、ｆ１を含む形状に形成される。なお、ここで、切欠き部ａ１、ｂ１〜ｂ２、ｃ１〜ｃ５、ｄ１〜ｄ４、ｅ１〜ｅ４、ｆ１とは、半導体素子１００ａ〜１００ｆを包摂する仮想の多角形を設定した場合に、仮想の多角形の縁部から切り取られた部分であり、任意形状を有するものとする。

例えば、図１（ａ）に図示したように、半導体素子１００ａの外形形状は、半導体素子１００ａを包摂する仮想の矩形状から矩形状の切欠き部ａ１を除いた凹形状であってもよい。また、図１（ｂ）に図示したように、半導体素子１００ｂの外形形状は、半導体素子１００ｂを包摂する仮想の矩形状から二つの矩形状の切欠き部ｂ１、ｂ２を除いた凸形状であってもよい。また、図１（ｃ）に図示したように、半導体素子１００ｃの外形形状は、半導体素子１００ｃを包摂する仮想の矩形状から複数の三角形状の切欠き部ｃ１〜ｃ５を除いた鋸刃形状を有していてもよい。このように、図１（ａ）〜（ｃ）に示した例では、矩形を構成するのに必要な直線数よりも多い直線数により半導体素子１００ａ〜１００ｃの外形が規定される。

また、図１（ｄ）に図示したように、半導体素子１００ｄの外形形状は、半導体素子１００ｄを包摂する仮想の矩形状から複数の曲線部を含む切欠き部ｄ１〜ｄ４を除いた楕円形状であってもよい。このように、図１（ｄ）に示した例では、曲線部のみによって半導体素子１００ｄの外形が規定される。また、図１（ｅ）に図示したように、半導体素子１００ｅの外形形状は、半導体素子１００ｅを包摂する仮想の矩形状から複数の曲線部を含む切欠き部ｅ１〜ｅ４を除いた波形状を有していてもよい。また、図１（ｆ）に図示したように、半導体素子１００ｆの外形形状は、半導体素子１００ｆを包摂する仮想の三角形状から曲線部を含む切欠き部ｆ１を除いた形状を有していてもよい。このように、図１（ｅ）及び（ｆ）に示した例では、曲線部と直線部の組合せによって半導体素子１００ｅ、１００ｆの外形が規定される。

このように本発明の一実施形態に係る半導体素子の製造方法により作製された半導体素子１００ａ〜１００ｆは、平面視上の半導体素子１００ａ〜１００ｆの外形を包摂する仮想の多角形を設定した場合に、仮想の多角形よりも内側に窪み凹状となる部位を含む任意の形状に形成される。つまり、半導体素子の外形が、（１）曲線部のみにより構成される場合、（２）曲線部と直線部の組合せにより構成される場合、（３）直線部のみにより構成され、平面視上の半導体素子の外形を包摂する多角形を規定したときに、該多角形の辺の数よりも２本以上多い場合に、本発明の半導体素子の製造方法が好適に用いられる。このような任意形状の外形を備える半導体素子１００ａ〜１００ｆの製造方法について、以下、図２Ａ乃至図４を参照して説明する。

（半導体素子の製造方法）
図２Ａ乃至図２Ｃは、本発明の一実施形態に係る半導体素子１００ａの製造方法を説明するための図である。図２Ａ乃至図２Ｃはいずれも、図１（ａ）に図示した凹形状の半導体素子１００ａの製造工程において、分離溝１１０ｋが形成された基板１１０の平面図を示したものである。基板１１０としては、半導体素子１００ａが形成された半導体基板を用意する。

図２Ａ乃至図２Ｃに図示したように、本発明の一実施形態に係る半導体素子１００ａの製造工程において、まずエッチング工程により基板１１０の表裏を貫通する分離溝１１０ｋを形成する。分離溝１１０ｋの形成により、基板１１０において半導体素子１００ａが形成された領域とそれ以外の領域とが分離され、且つ半導体素子１００ａが形成された領域とそれ以外の領域とを接続する接続部１１０ｅが形成される。接続部１１０ｅを介して半導体素子１００ａが形成された領域がそれ以外の領域に支持されるため、基板１１０から離脱しない。接続部１１０ｅは、後述するダイシング工程において切断される部位であり、所定の幅Ｌを有するように形成される。図２Ａに図示した例では、接続部１１０ｅが１つ存在する場合を示しているが、図２Ｂ及び図２Ｃに図示したように、２つ以上存在していてもよい。

分離溝１１０ｋを形成するエッチング方法としては、ドライエッチングを用いることができ、例えば、異方性の高い加工に適するＤｅｅｐ−ＲＩＥ（以下、ＤＲＩＥ）法などを用いることが好ましい。分離溝１１０ｋは、図１（ａ）に図示した半導体素子１００ａの多角形に一つ以上の切欠き部ａ１を有する外形形状の一部に沿うように形成される。このとき、分離溝１１０ｋの少なくとも一部は、切欠き部ａ１の形状に沿って形成されることが好ましい。切欠き部ａ１の形状が微細なパターンを有することから、分離溝１１０ｋのパターンとしてＤＲＩＥにより形成することにより、半導体素子１００ａを接続部１１０ｅによって基板１１０から飛散させることなく、切欠き部ａ１の形状を形成することができる。

分離溝１１０ｋの形成とともに基板１１０に形成される接続部１１０ｅは、図２Ａに図示したように、図１（ａ）に図示した半導体素子１００ａの外形が包摂される仮想の矩形状の４辺のうち、切欠き部ａ１の形成されていない１辺に対応させて形成してもよい。また、図２Ｂに図示したように、接続部１１０ｅ−１〜１１０ｅ−３を、半導体素子１００ａの外形が包摂される仮想の矩形状の４辺のうち、切欠き部ａ１の形成されていない３辺に対応させて形成してもよい。また、図２Ｃに図示したように、接続部１１０ｅ−１〜１１０ｅ−４を、半導体素子１００ａの外形が包摂される仮想の矩形状の４辺に対応させて形成してもよい。このように、半導体素子１００ａの仮想の多角形状の任意の辺上に接続部１１０ｅ、１１０ｅ−１〜１１０ｅ−４を設定することにより、後述するダイシング工程において、接続部１１０ｅ、１１０ｅ−１〜１１０ｅ−４を通過する切断線に沿って直線状に切断することにより、半導体素子１００ａを容易に基板１１０から分離させることができる。

なお、図２Ｃに図示したように、切欠き部ａ１に対応する基板部分１１０ｍが、分離溝１１０ｋと接続部１１０ｅ−４を通過する切断線とで囲まれる場合、接続部１１０ｅ−４を通過する切断線に沿って切断した際に、切欠き部ａ１に対応する基板部分１１０ｍを飛散させる虞がある。このため、図２Ｃに図示した接続部１１０ｅ−４を切断する際には、切欠き部ａ１に対応する基板部分１１０ｍが飛散しないように、基板１１０との接続部分を一部残して接続部１１０ｅ−４を切断してもよい。一方、図２Ａ及び図２Ｂに図示した構成によれば、切欠き部ａ１の形成されていない仮想の矩形状のいずれかの辺上に対応させて接続部１１０ｅ、１１０ｅ−１〜１１０ｅ−３を設定することから、図２Ｃに図示した切欠き部ａ１に対応する基板部分１１０ｍを飛散させることなく、半導体素子１００ａを基板１１０から分離させることができる。

以下、図３Ａ、図３Ｂ及び図４を参照し、さらに詳細に、本発明の一実施形態に係る半導体素子の製造方法について述べる。なお、以下では、図４（ｄ）に示す半導体素子１００ｇが面内に複数配置されて多面付けで作製される過程を説明する。

（エッチング工程）
図３Ａ及び図３Ｂを参照し、基板１１０に分離溝１１０ｋを形成するエッチング工程について、より詳細に説明する。図３Ａ及び図３Ｂに示した製造工程は、図４（ｄ）に示した半導体素子１００ｇの切欠き部ｇ１の形状に合わせて分離溝１１０ｋを形成する工程を示したものであり、点線Ｆで囲んだ切欠き部ｇ１が二つ形成される工程を拡大して図示したものである。また、図３Ａは、二つの分離溝１１０ｋの間に一つの接続部１１０ｅが形成される工程を図示したものである。なお、図３Ａ（ｂ）及び図３Ｂ（ｂ）は、それぞれ図３Ａ（ａ）及び図３Ｂ（ａ）に示すＡ−Ａ´線の断面図であり、図３Ａ（ｄ）及び図３Ｂ（ｄ）は、それぞれ図３Ａ（ｃ）及び図３Ｂ（ｃ）に示すＢ−Ｂ´線の断面図であり、図３Ａ（ｆ）及び図３Ｂ（ｆ）は、それぞれ図３Ａ（ｅ）及び図３Ｂ（ｅ）に示すＣ−Ｃ´線の断面図である。

図３Ａ（ａ）〜（ｆ）及び図３Ｂ（ａ）〜（ｆ）に示す製造工程は、ＤＲＩＥにより、具体的にはボッシュプロセスにより分離溝１１０ｋを形成する工程を示したものである。まず、図３Ａ（ａ）、（ｂ）及び図３Ｂ（ａ）、（ｂ）に図示したように、例えば、シリコンからなる基板１１０上にレジスト１２０を配置し、分離溝１１０ｋのパターンに対応する開口部１２０ｋをパターニングする。このとき、分離溝１１０ｋのパターンは、所望の形状に合わせて設定するとよく、図示していないが曲線部を含むパターンであってもよい。また、基板１１０は、予め半導体素子１００ｇが形成された、厚さが４００μｍ程度の半導体基板とする。なお、基板１１０の構成は一例に過ぎず、これに限定されるものではない。また、図３Ａ（ｂ）及び図３Ｂ（ｂ）には図示していないが、基板１１０の下には、通常、Ａｌ、Ｃｒ、Ｔｉなどの金属およびＳｉＯ_２、ＳｉＮなどの無機膜から選択されるストッパー層が配置される。ストッパー層を基板１１０下に配置することにより、レジスト１２０のみで基板１１０をエッチングした場合に発生し得るＨｅリークエラーを防止することができる。

パターニングされたレジスト１２０によって露出された基板１１０に対し、エッチングガスとして例えば、ＳＦ_６（六フッ化硫黄）を用いて基板１１０をエッチングしてトレンチ（図示せず）を形成する。ＳＦ_６は等方性エッチングガスであるから、基板１１０の厚さ方向（縦方向ともよぶ）にエッチングが進むとともに、基板１１０の面方向（横方向ともよぶ）にもエッチングが進む。その後、Ｃ_４Ｆ_８（パーフルオロシクロブタン）を用いてエッチング面に保護膜（フルオロカーボン膜）（図示せず）を形成する。次いで、保護膜の形成されたエッチング底面を、ＳＦ_６（六フッ化硫黄）を用いてエッチングすることにより、保護膜を除去してさらにトレンチを形成する。このように、トレンチを形成する工程（エッチングステップ）と保護膜を形成する工程（デポジションステップ）とを交互に繰り返す。これにより、図３Ａ（ｃ）、（ｄ）及び図３Ｂ（ｃ）、（ｄ）に図示したように、基板１１０の厚さ方向に貫通する分離溝１１０ｋが形成される。なお、エッチングステップとデポジションステップとは各々重複しないように設定されてもよいし、一部が重複するように設定されていてもよい。

また、分離溝１１０ｋは、ＤＲＩＥのみにより基板１１０を貫通して形成してもよいし、所定の深さまで基板１１０を掘り込んだ後でエッチング開始側とは反対側から薄化して基板１１０を貫通して形成してもよい。例えば、６２５μｍ程度の厚さの基板１１０を用意し、ＤＲＩＥにより４００μｍ程度の深さまでエッチングした後、バックグラインドにより基板１１０を４００μｍ程度の厚さに薄化して分離溝１１０ｋを形成してもよい。

図３Ａ（ｄ）及び図３Ｂ（ｄ）に図示したように、ボッシュプロセスでは、分離溝１１０ｋの側壁に複数の凹部が生じ、レジスト１２０の開口部１２０ｋの開口側の径よりも横方向に広がったスキャロップと呼ばれる凹凸構造（以下、スキャロップ１１０ｓという）が連続して形成される。スキャロップ１１０ｓは分離溝１１０ｋの深さ方向に連続して形成され、分離溝１１０ｋの側壁に複数の凹部が形成される。このとき、分離溝１１０ｋが切欠き部ｇ１の形状に沿って形成されることから、切欠き部ｇ１の側面はスキャロップ１１０ｓを有するものとなる。スキャロップ１１０ｓは、エッチングと保護膜形成の強度関係や時間比などによりその形状が変化するが、横方向の深さＰ−Ｖ値が０．１μｍ〜４．０μｍ程度であり、縦方向のスキャロップ幅が０．１μｍ〜１２．０μｍ程度の大きさを有していてもよい。

このような分離溝１１０ｋの形成とともに、図３Ａ（ｅ）及び（ｆ）に図示したように、分離溝１１０ｋに囲まれた領域が基板１１０から分離されないようにする接続部１１０ｅが形成されていてもよい。図３Ａ（ｅ）及び（ｆ）は、レジスト１２０を除去した基板１１０を示す図である。図３Ａ（ｅ）に図示したように、半導体素子１００ｇとなる領域とそれ以外の基板１１０の領域とを接続する接続部１１０ｅを残して分離溝１１０ｋを形成する。図３Ａ（ｅ）に図示したように、本実施形態では、二つの分離溝１１０ｋの間に二つの分離溝１１０ｋを接続する一つの接続部１１０ｅが形成されてもよい。接続部１１０ｅがあることにより、ＤＲＩＥ法によって分離溝１１０ｋを形成する際に、半導体素子１００ｇを飛散させないようにすることができる。接続部１１０ｅは、後述するダイシング工程において切断される部位となるため、接続部１１０ｅの中心を通過する切断線１１０ａが設定される。接続部１１０ｅは、複数形成されてもよい。複数の接続部１１０ｅが形成される場合には、全ての接続部１１０ｅを一つの切断線１１０ａ上に設定してもよい。これにより、ダイシング工程を容易なものとすることができる。

また、図３Ｂ（ｅ）及び（ｆ）に図示したように、分離溝１１０ｋに囲まれた領域を、予め基板１１０から分離して除去しておいてもよい。これにより、後述するダイシング工程において分離溝１１０ｋに囲まれた領域を飛散させないようにすることができる。また、図３Ａ（ｅ）に図示した構成と同様に、ＤＲＩＥ法によって分離溝１１０ｋを形成するとともに、半導体素子１００ｇを基板１１０から飛散させないようにする接続部１１０ｅを形成しておく。接続部１１０ｅは後述するダイシング工程において切断される部位となることから、接続部１１０ｅの中心を通過する切断線１１０ａが設定される。

（ダイシング工程）
切断線１１０ａに沿って基板１１０を切断するダイシング工程について、図４を参照して説明する。図４（ａ）〜（ｄ）は、半導体素子１００ｇを基板１１０から分離するダイシング工程を示す図である。図４（ｃ）は、図４（ｂ）に示すＤ−Ｄ´線の断面図である。図４（ａ）は、図３Ａ（ｅ）に図示した基板１１０を切断する工程を図示しているが、図３Ｂ（ｅ）に図示した基板１１０についても同様の工程により切断される。

図４（ａ）に図示した矢印Ｅの方向に、切断線１１０ａに沿ってダイシングすることにより、図４（ｂ）及び（ｃ）に図示したように、二つの半導体素子１００ｇを分離する切断面１１０ｂが形成される。図４（ｂ）及び（ｄ）に図示したように、本実施形態では、二つの半導体素子１００ｇの二つの分離溝１１０ｋの間に一つの切断線１１０ａが設定されるため、一つの切断線１１０ａに沿って切断することにより、二つの半導体素子１００ｇを得ることができる。

ダイシングとしては、例えば、ブレードダイシング、ルーター加工、レーザダイシング、及びステレスダイシングなどの公知の方法を用いることができる。このような方法で切断線１１０ａに沿ってダイシングすることにより、図４（ｃ）に図示したように、切断面１１０ｂはスキャロップのない面として形成される。このように、本発明の一実施形態に係る半導体素子１００ｇの製造方法によって作製された半導体素子１００ｇは、切欠き部ｇ１の側面はスキャロップ１１０ｓを有し、切欠き部ｇ１以外の側面はスキャロップ１１０ｓがない部位を含むものとなる。

図４（ａ）乃至（ｃ）に図示したように、ダイシングによる切断幅Ｌは、図３Ａ（ｅ）及び図３Ｂ（ｅ）に図示した接続部１１０ｅの幅と同じ幅となるように設定されて切断されてもよい。図４（ａ）は、ブレードダイシングにより接続部１１０ｅを切断する工程を示しており、例えばダイシングブレードの幅が１００μｍである場合には、相対する分離溝１１０ｋ間の間隔に相当する接続部１１０ｅの幅も１００μｍ以下に形成されてもよい。

このように、ダイシングによる切断幅Ｌを、接続部１１０ｅの幅と同じ幅として接続部１１０ｅを切断することにより、半導体素子１００ｇの外形形状を損なうことなく、且つ余分な接続部１１０ｅを残さずに正確な形状に、任意形状を備える半導体素子１００ｇを、基板１１０から分離させることが可能となる。従って、本発明の一実施形態に係る半導体素子１００ｇの製造方法によれば、切欠き部ｇ１のように微細なパターンを含む外形形状を備えた半導体素子１００ｇであっても、形状精度を向上させて容易に作製することが可能となる。

以下、本発明の一実施形態に係る半導体素子の製造方法の他の例を、図５を参照して説明する。図５（ａ）〜（ｃ）は、曲線部を含む外形形状を備えた半導体素子１００ｈ−１〜１００ｈ−４の製造方法を図示したものである。図５に図示した半導体素子１００ｈ−１〜１００ｈ−４の製造方法は、図３Ａ乃至図４に図示した製造工程と同様の製造工程を用いる。従って、図３Ａ乃至図４を参照して上述した製造工程と同様の工程については、詳細な説明について省略する。

図５（ａ）に図示したように、基板１１０上に、エッチングにより分離溝１１０ｋ−１〜１１０ｋ−８を形成する。基板１１０は、半導体ウェハであってもよく、半導体素子１００ｈ−１〜１００ｈ−４が、半導体ウェハから切り出される基板１１０よりも小口径のウェハであってもよい。分離溝１１０ｋ−１〜１１０ｋ−８は、曲線部を含むパターンに形成される。このとき、分離溝１１０ｋ−１〜１１０ｋ−８に囲まれた領域が基板１１０から分離されないようにする接続部１１０ｅ−１〜１１０ｅ−６が形成される。

図５（ｂ）に図示したように、接続部１１０ｅ−１〜１１０ｅ−６をダイシングにより切断する。接続部１１０ｅ−１と接続部１１０ｅ−６とを通過する切断線１１０ａ−１、接続部１１０ｅ−２と接続部１１０ｅ−５とを通過する切断線１１０ａ−２、及び接続部１１０ｅ−３と接続部１１０ｅ−４とを通過する切断線１１０ａ−３に沿ってそれぞれダイシングすることにより、図５（ｃ）に図示したように、曲線部を含む外形形状の半導体素子１００ｈ−１〜１００ｈ−４を作製することができる。なお、ダイシング工程として、レーザダイシングやステレスダイシングを用いる場合には、図４（ａ）に図示したブレードダイシングによる切断幅Ｌと比較して、図５（ｂ）に図示したように、削りしろを考慮せずに切断することもできるため、ウェハあたりのチップ収率を向上させることも可能となる。

このように、図５に図示した半導体素子１００ｈ−１〜１００ｈ−４の製造方法によれば、図３Ａ乃至図４に図示した半導体素子１００ｇの製造方法と同様に、曲線部を含む任意形状の半導体素子１００ｈ−１〜１００ｈ−４であっても、形状精度を向上させて容易に作製することが可能となる。

上述した本発明の一実施形態に係る半導体素子の製造方法によれば、例えば、図６に図示したように、部品２００ａ〜２００ｄが実装された実装基板３００において、空き領域が限られている場合に、空き領域に合わせて任意形状の半導体素子１００ｉを形成することが可能となる。例えば、実装基板３００に対して実装すべき部品２００ａ〜２００ｄ、及び半導体素子１００ｉを選択する。部品２００ａ〜２００ｄをその外形的特徴、機能的特徴などに応じて実装基板３００上における配置箇所を決める。部品２００ａ〜２００ｄの配置箇所が決定されると、半導体素子１００ｉを実装できる領域が決まる。図示例のように、実装基板３００の略Ｌ字状の空き領域に、ＭＥＭＳ素子等の半導体素子を実装させる場合であっても、図６に図示したように、略Ｌ字形状の半導体素子１００ｉを正確な形状に容易に作製し、実装することができる。また、既成の実装基板３００の空き領域に、追加的にＭＥＭＳ素子等の半導体素子１００ｉを配置する場合にも適用することができる。

また、本発明の一実施形態に係る半導体素子の製造方法によれば、例えば、ＤＲＩＥ法によるエッチング工程においてエッチングステップとデポジションステップとの割合を調整することにより、図７（ｃ）に図示したように、半導体素子１００ｊの側面においてスキャロップの形成された斜面１１０ｓ−１と垂直な面１１０ｓ−２とを含む半導体素子１００ｊを作製することもできる。また、例えば、ＤＲＩＥ法によるエッチング工程において、フォトリソ工程を２度実施するなどの方法を用いることにより、図７（ｄ）に図示したように、二つの垂直な面１１０ｓ−３、１１０ｓ−４の間に水平な面１１０ｄを有して、段差を有する側面を備えた半導体素子１００ｊを作製することもできる。図７（ａ）〜（ｄ）は、本発明の一実施形態に係る半導体素子１００ｊの構成例を示す図である。図７（ａ）は、切欠き部ｈ１〜ｈ４を含む形状の半導体素子１００ｊを図示した平面図であり、図７（ｂ）は、図７（ａ）に図示した切欠き部ｈ１〜ｈ４の位置にねじ４０１〜４０４をねじ込み半導体素子１００ｊを固定した構成例を示す平面図であり、図７（ｃ）及び（ｄ）は、それぞれ図７（ｂ）に図示したＧ−Ｇ´線の断面構成の第１例及び第２例を示す図である。

図７（ａ）に図示したように、上述した本発明の一実施形態に係る半導体素子の製造方法を用いて、矩形状の基板の４隅から、ＤＲＩＥ法により扇型の切欠き部ｈ１〜ｈ４を除去する。これにより、図７（ｃ）に図示したように、切欠き部ｈ１〜ｈ４の形成された側面において、スキャロップの形成された斜面１１０ｓ−１と垂直な面１１０ｓ−２とを有する半導体素子１００ｊを形成することができる。また、図７（ｄ）に図示したように、切欠き部ｈ１〜ｈ４の形成された側面において、スキャロップの形成された二つの垂直な面１１０ｓ−３、１１０ｓ−４の間に水平な面１１０ｄを有する半導体素子１００ｊを形成することもできる。

このとき、図７（ｂ）に図示したように、切欠き部ｈ１〜ｈ４をねじ穴として半導体素子１００ｊの４隅をねじ４０１〜４０４で固定する場合、図７（ｃ）に図示したように、例えば、ねじ４０１の頭部４０１−１が皿形状である場合、頭部４０１−１の角度に対応させて斜面１１０ｓ−１の角度を設定してもよく、ねじ４０１の軸部４０１−２の長さに対応させて垂直な面１１０ｓ−２を形成してもよい。

また、図７（ｄ）に図示したように、例えば、ねじ４０１の頭部４０１−３がトラス形状である場合、頭部４０１−３及び軸部４０１−４の寸法に合わせて半導体素子１００ｊの側面に形成される垂直な面１１０ｓ−３、１１０ｓ−４及び水平な面１１０ｄを形成することができる。これにより、頭部４０１−３の下部が水平な面１１０ｄに接するまでねじ４０１をねじ込み、ねじ４０１の頭部４０１−３が半導体素子１００ｊの表面から出ないようにねじ止めすることができる。従って、ねじ４０１〜４０４による半導体素子１００ｊの適正な締め付けを実現できる。

このように、図７に図示した半導体素子１００ｊの製造方法によれば、切欠き部ｈ１〜ｈ４の側面においてねじ４０１〜４０４の形状に適合するねじ穴を作製することができるため、このようなねじ穴を備えた半導体素子１００ｊを作製することも容易に可能となる。

また、本発明の一実施形態に係る半導体素子の製造方法によれば、図８に図示したように、任意形状の半導体素子１００ｋ−１〜１００ｋ−５が積層された構造を備える半導体装置５００を形成することも容易に可能となる。図８（ａ）は、本発明の一実施形態に係る半導体装置５００の構成例を示す図である。図８（ｂ）は、図８（ａ）に示した半導体装置５００の平面図である。

図８（ａ）及び（ｂ）に図示したように、上述した本発明の一実施形態に係る半導体素子の製造方法を用いることにより、複数の任意形状の半導体素子１００ｋ−１〜１００ｋ−５を作製することができる。複数の任意形状の半導体素子１００ｋ−１〜１００ｋ−５は、半導体素子１００ｋ−１、１００ｋ−３のように、平面視上の外形が直線部のみにより構成され、半導体素子を包摂する多角形を規定したときに、該多角形の辺の数よりも２本以上多い形状であってもよく、半導体素子１００ｋ−２、１００ｋ−４のように、平面視上の外形が、曲線部と直線部の組合せにより構成されるものであってもよい。

このような複数の任意形状の半導体素子１００ｋ−１〜１００ｋ−５を作製し、接合などの公知の技術を用いて積層し、図８（ｂ）に図示したように、全ての半導体素子１００ｋ−１〜１００ｋ−５の素子形成面の一部である各上面部分が外方へ露出して平面的に並ぶように構成することも可能である。このとき、例えば、半導体素子１００ｋ−１〜１００ｋ−５が半導体メモリである場合には、積層型メモリである半導体装置５００を作製することができる。積層数は２層以上で任意に設定可能である。各層同士はボンディングワイヤ、貫通電極などの手段、又は一の層と隣接しない他の層同士は、ボンディングワイヤなどの手段により電気的に接続される。従って、本発明の一実施形態に係る半導体素子の製造方法によれば、積層型の半導体装置５００を作製することも容易に可能とするため、半導体素子１００ｋ−１〜１００ｋ−５の集積化に寄与することもできる。

以上、本発明の一実施形態に係る半導体素子１００ａ〜１００ｋの製造方法によれば、矩形を除く任意形状の外形を有する半導体素子１００ａ〜１００ｋであっても、半導体素子１００ａ〜１００ｋを基板１１０から飛散させることなく分離させることができ、且つ、正確な形状に容易に形成することができる。従って、本発明の一実施形態に係る半導体素子１００ａ〜１００ｋの製造方法によれば、微細なパターンを含む任意形状の半導体素子１００ａ〜１００ｋを、形状精度を向上させて容易に作製することができる。

１００ａ〜１００ｋ 半導体素子
ａ１〜ｇ１ 切欠き部
１１０ 基板
１１０ｋ 分離溝
１１０ｅ 接続部
１１０ｓ スキャロップ
１１０ａ 切断線
１１０ｂ 切断面
１２０ レジスト
１２０ｋ 開口部
２００ａ〜２００ｄ 部品
３００ 実装基板
５００ 半導体装置

Claims (13)

1. 素子が形成された第１領域と、前記第１領域の周囲に配置された前記素子が形成された前記第１領域とは別の第２領域と、を備えた基板を準備し、
   前記第１領域の周囲の一部をエッチングして前記基板の厚さ方向に貫通させて、前記第１領域と前記第２領域との間の領域で前記第１領域と前記第２領域とを隔てる分離溝と、前記第１領域と前記第２領域との間の領域で前記第１領域と前記第２領域とを接続する接続部とを形成し、
   前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離することを含み、
   前記分離溝は、前記第１領域側が、多角形に一つ以上の切欠き部を有する形状の一部に沿うように形成されることを特徴とする半導体素子の製造方法。
2. 素子が形成された第１領域と前記第１領域の周囲に配置された第２領域とを備えた基板を準備し、
   前記第１領域の周囲の一部をエッチングして前記基板の厚さ方向に貫通させて、前記第１領域と前記第２領域とを隔てると共に前記第１領域の形状に沿って所定幅で延びる分離溝と、前記第１領域と前記第２領域を接続する接続部とを形成し、
   前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離することを含み、
   前記分離溝は、前記第１領域側が、多角形に一つ以上の切欠き部を有する形状の一部に沿うように形成されることを特徴とする半導体素子の製造方法。
3. 前記切欠き部を１つ有する毎に、前記多角形の辺の数が２本以上多くなることを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
4. 前記分離溝は、前記接続部の交点以外に形成されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体素子の製造方法。
5. 前記素子の外形は、前記切欠き部により内側に凹状となる部位、及び、前記切欠き部により曲線状となる部位の少なくともいずれか一方を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
6. 前記接続部を通過する切断線の領域の内側に前記分離溝が配置されることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体素子の製造方法。
7. 前記接続部を通過する切断線の領域の内側で、前記第２領域の一部と前記第１領域とが前記分離溝によって隔てられ、前記第２領域の一部と前記基板との前記接続部の一部を残して切断することを特徴とする請求項６に記載の半導体素子の製造方法。
8. １以上の電子部品が実装される実装基板において前記電子部品が配置されない空き領域を求め、
   素子が形成された第１領域と、前記第１領域を囲む前記素子が形成された前記第１領域とは別の第２領域と、を備えた基板を準備し、
   前記第１領域の周囲の一部に対して前記基板の厚さ方向に貫通するまでエッチングし、前記第１領域と前記第２領域との領域で前記第１領域と前記第２領域との間を隔てる分離溝と、前記第１領域と前記第２領域との間の領域で前記第１領域と前記第２領域とを接続する接続部とを形成し、
   前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離し、
   前記素子を前記空き領域に配置することを含み、
   前記分離溝は、平面視上の前記空き領域の形状の一部に沿うように形成されることを特徴とする半導体装置の製造方法。
9. 前記接続部で囲まれる領域の内側に前記分離溝が配置されることを特徴とする請求項８に記載の半導体素子の製造方法。
10. 平面視上の外形が包摂される仮想の多角形を設定した場合に仮想の多角形から一つ以上の切欠き部を有する形状であり、
    前記切欠き部の側面はスキャロップを有する斜面を含み、前記切欠き部以外の側面はスキャロップがない部位を含むことを特徴とする半導体素子。
11. 平面視上の外形が包摂される仮想の多角形を設定した場合に仮想の多角形から一つ以上の切欠き部を有する形状であり、
    前記切欠き部の側面はスキャロップを有する段差を含み、前記切欠き部以外の側面はスキャロップがない部位を含むことを特徴とする半導体素子。
12. 前記半導体素子の外形は、前記切欠き部により曲線状となる部位を含むことを特徴とする請求項１０又は請求項１１に記載の半導体素子。
13. 請求項１０乃至１２のいずれか一項に記載の半導体素子を複数積層した構造を有し、
    Ｎを２以上の整数としたとき、第Ｎ−１層目の半導体素子の素子形成面の一部が、第Ｎ層目の半導体素子の切欠き部により外方へ露出していることを特徴とする半導体装置。