JP6060509B2 - 半導体素子の製造方法 - Google Patents
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Description
図2A乃至図2Cは、本発明の一実施形態に係る半導体素子100aの製造方法を説明するための図である。図2A乃至図2Cはいずれも、図1(a)に図示した凹形状の半導体素子100aの製造工程において、分離溝110kが形成された基板110の平面図を示したものである。基板110としては、半導体素子100aが形成された半導体基板を用意する。
図3A及び図3Bを参照し、基板110に分離溝110kを形成するエッチング工程について、より詳細に説明する。図3A及び図3Bに示した製造工程は、図4(d)に示した半導体素子100gの切欠き部g1の形状に合わせて分離溝110kを形成する工程を示したものであり、点線Fで囲んだ切欠き部g1が二つ形成される工程を拡大して図示したものである。また、図3Aは、二つの分離溝110kの間に一つの接続部110eが形成される工程を図示したものである。なお、図3A(b)及び図3B(b)は、それぞれ図3A(a)及び図3B(a)に示すA−A´線の断面図であり、図3A(d)及び図3B(d)は、それぞれ図3A(c)及び図3B(c)に示すB−B´線の断面図であり、図3A(f)及び図3B(f)は、それぞれ図3A(e)及び図3B(e)に示すC−C´線の断面図である。
切断線110aに沿って基板110を切断するダイシング工程について、図4を参照して説明する。図4(a)〜(d)は、半導体素子100gを基板110から分離するダイシング工程を示す図である。図4(c)は、図4(b)に示すD−D´線の断面図である。図4(a)は、図3A(e)に図示した基板110を切断する工程を図示しているが、図3B(e)に図示した基板110についても同様の工程により切断される。
a1〜g1 切欠き部
110 基板
110k 分離溝
110e 接続部
110s スキャロップ
110a 切断線
110b 切断面
120 レジスト
120k 開口部
200a〜200d 部品
300 実装基板
500 半導体装置
Claims (13)
- 素子が形成された第1領域と、前記第1領域の周囲に配置された前記素子が形成された前記第1領域とは別の第2領域と、を備えた基板を準備し、
前記第1領域の周囲の一部をエッチングして前記基板の厚さ方向に貫通させて、前記第1領域と前記第2領域との間の領域で前記第1領域と前記第2領域とを隔てる分離溝と、前記第1領域と前記第2領域との間の領域で前記第1領域と前記第2領域とを接続する接続部とを形成し、
前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離することを含み、
前記分離溝は、前記第1領域側が、多角形に一つ以上の切欠き部を有する形状の一部に沿うように形成されることを特徴とする半導体素子の製造方法。 - 素子が形成された第1領域と前記第1領域の周囲に配置された第2領域とを備えた基板を準備し、
前記第1領域の周囲の一部をエッチングして前記基板の厚さ方向に貫通させて、前記第1領域と前記第2領域とを隔てると共に前記第1領域の形状に沿って所定幅で延びる分離溝と、前記第1領域と前記第2領域を接続する接続部とを形成し、
前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離することを含み、
前記分離溝は、前記第1領域側が、多角形に一つ以上の切欠き部を有する形状の一部に沿うように形成されることを特徴とする半導体素子の製造方法。 - 前記切欠き部を1つ有する毎に、前記多角形の辺の数が2本以上多くなることを特徴とする請求項1又は請求項2に記載の半導体素子の製造方法。
- 前記分離溝は、前記接続部の交点以外に形成されることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体素子の製造方法。
- 前記素子の外形は、前記切欠き部により内側に凹状となる部位、及び、前記切欠き部により曲線状となる部位の少なくともいずれか一方を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記接続部を通過する切断線の領域の内側に前記分離溝が配置されることを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体素子の製造方法。
- 前記接続部を通過する切断線の領域の内側で、前記第2領域の一部と前記第1領域とが前記分離溝によって隔てられ、前記第2領域の一部と前記基板との前記接続部の一部を残して切断することを特徴とする請求項6に記載の半導体素子の製造方法。
- 1以上の電子部品が実装される実装基板において前記電子部品が配置されない空き領域を求め、
素子が形成された第1領域と、前記第1領域を囲む前記素子が形成された前記第1領域とは別の第2領域と、を備えた基板を準備し、
前記第1領域の周囲の一部に対して前記基板の厚さ方向に貫通するまでエッチングし、前記第1領域と前記第2領域との領域で前記第1領域と前記第2領域との間を隔てる分離溝と、前記第1領域と前記第2領域との間の領域で前記第1領域と前記第2領域とを接続する接続部とを形成し、
前記接続部を通過する切断線に沿ってダイシングを行い、前記素子を前記基板から分離し、
前記素子を前記空き領域に配置することを含み、
前記分離溝は、平面視上の前記空き領域の形状の一部に沿うように形成されることを特徴とする半導体装置の製造方法。 - 前記接続部で囲まれる領域の内側に前記分離溝が配置されることを特徴とする請求項8に記載の半導体素子の製造方法。
- 平面視上の外形が包摂される仮想の多角形を設定した場合に仮想の多角形から一つ以上の切欠き部を有する形状であり、
前記切欠き部の側面はスキャロップを有する斜面を含み、前記切欠き部以外の側面はスキャロップがない部位を含むことを特徴とする半導体素子。 - 平面視上の外形が包摂される仮想の多角形を設定した場合に仮想の多角形から一つ以上の切欠き部を有する形状であり、
前記切欠き部の側面はスキャロップを有する段差を含み、前記切欠き部以外の側面はスキャロップがない部位を含むことを特徴とする半導体素子。 - 前記半導体素子の外形は、前記切欠き部により曲線状となる部位を含むことを特徴とする請求項10又は請求項11に記載の半導体素子。
- 請求項10乃至12のいずれか一項に記載の半導体素子を複数積層した構造を有し、
Nを2以上の整数としたとき、第N−1層目の半導体素子の素子形成面の一部が、第N層目の半導体素子の切欠き部により外方へ露出していることを特徴とする半導体装置。
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