JP4386086B2 - 電子装置及びその製造方法 - Google Patents

Description

本発明は電子装置及びその製造方法に係り、特に、ＭＥＭＳ（微小電気機械システム）等の機能素子を基板上に構成された空洞部に配置してなる電子装置の構造及び製法に関する。

一般に、ＭＥＭＳ等の機能素子を基板上に構成された空洞部に配置してなる電子装置が知られている。例えば、マイクロ振動子、マイクロセンサ、マイクロアクチュエータ等のＭＥＭＳは、微小な構造体が振動、変形、その他の動作が可能となる状態で配置される必要があるため、空洞内に動作可能な状態で収容される（例えば、以下の特許文献１及び２参照）。

ところで、上記の空洞を形成する方法として、特許文献１に開示されているように、一方の基板の表面上に微小機械素子を形成した後に、真空チャンバ内でＯリングを介して一方の基板と他方の基板を接合し、その後、Ｏリングの外側に密封剤を充填する方法が知られている。

また、他の方法として、特許文献２に開示されているように、基板上にＭＥＭＳ構造体を形成し、その上に犠牲層を形成した後に貫通孔を有する第１封止部材を形成し、この第１封止部材の貫通孔を通して犠牲層を除去してＭＥＭＳ構造体の可動部をリリースさせ、最後に第１封止部材の貫通孔をＣＶＤ膜等の第２封止部材で覆うことで閉鎖するといった方法も知られている。
特開２００５−２９７１８０号公報 特開２００５−１２３５６１号公報

しかしながら、前述の２枚の基板を貼り合わせる方法では、封止用の専用基板が必要になるために資材コストが増加し、また、一般の半導体製造技術を用いて微小機械素子を形成しようとしても、基板同士を貼り合わせるといった特殊なプロセスが必要となることから、半導体製造技術を用いる利点が減殺され、製造コストが増大するという問題点がある。

また、前述の特許文献２において開示された、貫通孔を有する第１封止部材と貫通孔を閉鎖する第２封鎖部材とを用いる方法では、ＭＥＭＳ構造体のリリース工程が第１封止部材の貫通孔を通して行われることからエッチング時間が長時間となるため、第１封止部材をリリース工程のエッチングに充分に耐えうる素材で形成する必要があり、その結果、半導体製造工程と共通の工程で第１封止部材を形成することができず、製造コストが増大するといった問題点がある。

そこで、本発明は上記問題点を解決するものであり、その目的は、基板上の空洞内に配置される機能素子と電子回路からなる電子装置の製造工程を効率的に実施し、製造歩留まりを確保するとともに製造コストを低減することの可能な電子装置の構造及び製法を実現することにある。

斯かる実情に鑑み、本発明の電子装置は、基板と、該基板上に形成された機能素子と、該機能素子が配置された空洞部を画成する被覆構造とを具備する電子装置において、前記被覆構造は、前記空洞部の周囲を取り巻くように前記基板上に形成された層間絶縁膜と配線層の積層構造を含み、前記被覆構造のうち前記空洞部を上方から覆う上方被覆部は、前記空洞部に臨む貫通孔を備えた第１被覆層と、前記貫通孔を閉鎖する第２被覆層とを有し、 前記第１被覆層は３層以上の積層構造を含み、前記積層構造の最上層は、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層であり、前記積層構造の最下層は、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層であり、前記積層構造の少なくとも一つの層は、Ａｌ−Ｃｕ合金層であることを特徴とする。

この発明によれば、機能素子を収容する空洞部を画成する被覆構造に、層間絶縁膜と配線層の積層構造が含まれることで半導体製造プロセスを適用してＭＥＭＳ構造体を容易に構成できる。また、第１被覆層の貫通孔を通して機能素子の周囲を除去して可動部をリリースさせることができるとともに、その後、外側から貫通孔を閉鎖する第２被覆層を形成することで、空洞部を密閉することが可能になる。さらに、このとき、空洞部を上方から被覆する上方被覆部が耐食性層を含むことで、長時間にわたるリリース工程を実施しても耐食性層が高いエッチング耐性を有することにより支障なく残存するので、第２被覆層による閉鎖処理を確実に実施できる。また、耐食性層が上記の導電性材料で構成されることで、機能素子と外部との間の電磁的相互作用を低減できるとともに、配線層の一部で耐食性層を形成することも可能になる。また、上記の耐食性層は配線層の表面層やバリア層としても用いられる素材で構成されるので、配線層の機能向上とリリース工程時の問題解消とを同時に実現できる。また、耐食性層が第１被覆層の最上部に設けられることで、第１被覆層のその他の部分がさらにエッチングされにくくなるため、第１被覆層の剛性も確保しやすくなることから、貫通孔を第２被覆層で閉鎖する工程も支障なく行うことが可能になる。また、耐食性層が第１被覆層の最下層に設けられることでリリース工程においてエッチングが進むことで生ずる下方の空間内にエッチング液が溜まっても、当該エッチング液で第１被覆層のその他の部分がエッチングされにくくなるため、第１被覆層の剛性も確保しやすくなることから、貫通孔を第２被覆層で閉鎖する工程も支障なく行うことが可能になる。特に、配線層の最上層と最下層の双方に耐食性層が形成されることで、第１被覆層の消失や剛性の低下をさらに防止しやすくなる。

なお、上記各発明において、前記被覆構造のうち前記空洞部を取り巻く周囲被覆部は、前記機能素子と同層同材質にて前記空洞部を取り巻く形状に構成された下部包囲壁と、該下部包囲壁の上方に同様に構成され、前記配線層で構成された包囲壁とを有することが好ましい。これによれば、周囲被覆部において下部包囲壁と包囲壁とが上下に配置されることで、上記電磁的相互作用をより低減できるとともに、サイドエッチングの広がりを抑制できるため空洞部の小型化もより容易に達成できる。

この場合において、前記包囲壁は前記下部包囲壁に全周に亘って接続されていることが好ましい。これによれば、下部包囲壁と包囲壁とが上下方向に一体化されるため、上記電磁的相互作用をさらに低減することが可能になるとともに、上記空洞部の小型化をさらに容易に実現できる。

次に、本発明の電子装置の製造方法は、基板と、該基板上に形成された機能素子と、該機能素子が配置された空洞部を画成する被覆構造とを具備する電子装置の製造方法において、前記機能素子を犠牲層とともに形成する構造体形成工程と、前記機能素子上に層間絶縁膜を形成する絶縁膜形成工程と、前記層間絶縁膜上にＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層である最上層と、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層である最下層と、前記最上層と前記最下層の間のＡｌ−Ｃｕ合金層を有する３層以上の積層構造を含み、貫通孔を備えた第１被覆層を設ける第１被覆工程と、前記層間絶縁膜上に少なくとも厚み方向の一部としてＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層を含み、貫通孔を備えた第１被覆層を設ける第１被覆工程と、前記第１被覆層の前記貫通孔を通して前記機能素子上の前記層間絶縁膜（層間絶縁膜における機能素子の上方にある部分）及び前記犠牲層を除去するリリース工程と、前記第１被覆層の前記貫通孔を閉鎖する第２被覆層を形成する第２被覆工程と、を具備することを特徴とする。

本発明において、前記第１被覆工程は、前記層間絶縁膜上に配線層を形成し、該配線層の一部を前記機能素子の上方を覆う前記第１被覆層とする配線形成工程であることが好ましい。また、この場合にはさらに、前記配線層は、前記耐食性層を最上層及び最下層に備えた積層構造で構成されることが望ましい。耐食性層が配線層の一部で構成されていることにより、機能素子を収容する空洞部を画成する被覆構造と電子回路とを構造的に高度に一体化できるとともに、機能素子の製造プロセスと電子回路の製造プロセスとを容易に共通化することができるため、電子装置の小型化を図ることができるとともに製造コストを低減できる。

また、本発明において、前記層間絶縁膜上に配線層を形成し、該配線層の一部が前記機能素子を取り巻く平面形状を有する包囲壁とされる下層配線形成工程をさらに具備することが好ましい。この場合において、前記構造体形成工程では、前記機能素子とともに、前記機能素子を取り巻く形状で前記包囲壁を支持する下部包囲壁が形成されることが望ましい。

次に、添付図面を参照して本発明の実施形態について詳細に説明する。最初に、本発明に係る電子装置の製造方法について説明する。図１乃至図８は本発明に係る電子装置の製造方法を示す概略工程図である。

まず、図１に示す半導体基板等からなる基板１を用意する。基板１としてはシリコン基板等の半導体基板であることが最も好ましいが、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いることができる。半導体基板を用いる場合には、基板１に予め、或いは、適宜の工程途中において、所定の半導体集積回路（図示せず、例えば、ＭＯＳトランジスタ等）を作りこんでおくことができる。本実施形態の製造方法では、基板１の表層部に適宜の不純物領域（図示せず）を備えた半導体基板を用いる。また、この半導体基板上に適宜の配線構造を形成し、全体としてＣＭＯＳプロセスによって電子装置（半導体集積回路）を形成していくように製造方法が設定される。ただし、本発明では半導体回路に限らず、当該半導体回路以外の各種の電子回路（単なる配線パターンをも含む。）を備えた電子装置にも適用できる。

本実施形態では、基板１の表面上に犠牲層２を形成する。この犠牲層２は、例えば、酸化シリコン膜、ＰＳＧ（リンドープガラス）膜等で構成することができ、ＣＶＤ法、スパッタリング法等によって形成される。図示例では、犠牲層２の適所に、後述するＭＥＭＳ構造体の支持部を形成するための開口２ａがフォトリソグラフィ法等によって形成されたパターニングマスクを用いてエッチングを行う方法などの適宜のパターニング処理により形成される。

次に、図２に示すように、上記犠牲層２上に、導電性シリコン膜（ドーピングされた多結晶シリコン）等で構成される機能層３を形成する。この機能層３は、上記のように形成された開口２ａを通して基板１（例えば、基板１に形成された図示しない下部電極など）に接続される。機能層３は、スパッタリング法やＣＶＤ法等によって形成される。そして、この機能層３を適宜のパターニング方法でパターニングすることによって、図３に示すように機能素子であるＭＥＭＳ構造体３Ｘが形成される。ここで、ＭＥＭＳ構造体３Ｘは単層で構成されるように説明したが、実際には２層以上の積層構造によって形成してもよい。

なお、図示例では犠牲層２の開口２ａに対応する支持部を中央下部に備えた振動板形状のＭＥＭＳ構造体３Ｘが設けられているが、対向電極などは図示を省略してある。また、図示例はＭＥＭＳ構造体を模式的に示したものであって実際の構造を正確に表現したものではない。ＭＥＭＳ構造体としては、櫛歯状、梁状、円盤状などの種々の平面パターンを備えた可動部を形成することができる。また、振動子として用いられるもの、アクチュエータとして用いられるもの、センサとして用いられるものなど、任意の機能を有する素子として構成されたものを形成することができる。

また、機能素子は、上記のＭＥＭＳ構造体３ＸのようなＭＥＭＳ素子以外の、水晶振動子、ＳＡＷ（表面弾性波）素子、加速度センサ、ジャイロスコープなどの各種の機能素子を構成するものであってもよい。すなわち、本発明の電子装置は、空洞部に配置されうる任意の機能素子を備えたものであればよい。

本実施形態では、上記ＭＥＭＳ構造体３Ｘと同時に、当該ＭＥＭＳ構造体３Ｘを平面的に取り巻くように構成された下部包囲壁（ガードリング）３Ｙが形成される。下部包囲壁３ＹはＭＥＭＳ構造体３Ｘと同層かつ同材質で構成されたものであり、機能層３をパターニングすることによってＭＥＭＳ構造体３Ｘと同時に形成される。下部包囲壁３Ｙの平面形状は、図示例ではたとえば四角形（正方形）状とされるが、ＭＥＭＳ構造体３Ｘを包囲する閉じた形状であれば円形、多角形などの任意の形状で構わない。下部包囲壁３Ｙは、上記の犠牲層２や後述する層間絶縁膜を除去するリリース工程において実質的に除去されない素材であること（換言すれば、リリース工程の除去方法が除去されるべき素材と下部包囲壁３Ｙとの間でエッチングに対する選択性を有する方法になること）が好ましく、さらに、導電性材料であることがより望ましい。当該導電性材料としては、例えば、導電性半導体（高濃度にドーピングされた半導体）、例えばポリシリコン、或いは、後述する耐食性層に用いられる金属材料等が挙げられる。

次に、図４に示すように、ＭＥＭＳ構造体３Ｘ及び下部包囲壁３Ｙ上に、酸化シリコン（例えば、ＴＥＯＳ；テトラエチルオルトシリケート等を原料ガスとするＣＶＤ膜）等の絶縁体よりなる層間絶縁膜４、アルミニウム等の導電体よりなる配線層５、酸化シリコン等の絶縁体よりなる層間絶縁膜６を順次に形成する。この積層構造は、通常のＣＭＯＳプロセスと同様の方法で形成されていく。この積層構造は、最終的にＭＥＭＳ構造体３Ｘを収容する空洞部を画成するための被覆構造を構成するものである。また、配線層５の一部は、上層構造に導電接続するためのスルーホール６ａによって露出された状態とされている。なお、層間絶縁膜４、配線層５及び層間絶縁膜６といった積層構造の積層数は必要に応じて適宜に構成される。例えば、実際のＣＭＯＳプロセスでは、さらに多くの配線層がそれぞれ層間絶縁膜を介して積層される場合もある。

本実施形態の場合、層間絶縁膜４に上記下部包囲壁３Ｙを露出する開口部４ａを形成し、この開口部４ａ内に配線層５の一部を形成することで、ＭＥＭＳ構造体３Ｘを取り囲む平面形状を有する包囲壁（ガードリング）５Ｙが形成される。図４には包囲壁５Ｙ以外の他の配線層５は図示されていないが、実際には所定の配線パターンが形成されるように配線層５が形成され、その一部が図示の包囲壁５Ｙとなる。ただし、この包囲壁５Ｙは他の配線パターンと導電接続されていないことが望ましい。ここで、包囲壁５Ｙは上記下部包囲壁３Ｙと同様に、円形、多角形などのＭＥＭＳ構造体３Ｘを取り巻く閉じた平面形状を備えたものとされる。この場合、上記開口部４ａ及びその内部を通した包囲壁５Ｙの接続部分がＭＥＭＳ構造体３Ｘを取り巻く閉じた形状とされることで、下部包囲壁３Ｙと包囲壁５Ｙとが一体の側壁として構成される。

なお、図示例では配線層５は単層であるが、図示しない層間絶縁膜を介して複数の配線層５を積層してもよく、この場合には、包囲壁５Ｙも複層となる。ここで、複数の包囲壁５Ｙが層間絶縁膜の開口部を通して接続されていることが好ましい。特に、当該開口部自体及びその内部を通した包囲壁の接続部分がＭＥＭＳ構造体３Ｘを取り巻く閉じた形状に構成されることで、複数の包囲壁５Ｙが一体の側壁として構成される。

その後、図５に示すように層間絶縁膜６上にアルミニウム等からなる導体層７を形成し、この導体層７をパターニングすることにより配線層７が形成され、当該配線層７の一部として、図６に示すように第１被覆層７Ｙが形成される。ここで、第１被覆層７ＹはＭＥＭＳ構造体３Ｘの上方を覆うように配置されている。また、本実施形態の場合、第１被覆層７Ｙには複数の貫通孔７ａが形成される。たとえば、貫通孔７ａは平面上に縦横に配列され、全体として第１被覆層７Ｙの一部が網目状に構成される。貫通孔７ａは導体層７をパターニングして配線層７を形成する際に同時に形成される。したがって、製造プロセスは、第１被覆層７Ｙを形成しない場合（すなわち、配線層７の配線パターンのみを形成する場合）と何ら変わらない。

ここで、第１被覆層７Ｙは、上記開口部６ａを介して上記の包囲壁５Ｙと接続される。特に、上記開口部６ａがＭＥＭＳ構造体３Ｘを取り巻く閉じた形状とされ、この中を通る第１被覆部７Ｙの包囲壁５Ｙに対する接続部分もまたＭＥＭＳ構造体３Ｘを取り巻く閉じた形状とされることが好ましい。

上記のようにして、下部包囲壁３Ｙ、包囲壁５Ｙ及び第１被覆層７Ｙによって一体の側壁１０Ｙ（図８参照）が形成される場合には、ＭＥＭＳ構造体３Ｘが、基板１、側壁１０Ｙ及び第１被覆層７Ｙによって下方、上方及び側方から完全に包囲される。

なお、下部包囲壁３Ｙ、包囲壁５Ｙ及び第１被覆層７Ｙ、或いは、これらが一体化されてなる上記側壁１０Ｙ（図８参照）には、それぞれ、或いは、一体的に所定の電位（例えば、接地電位）が与えられることが好ましい。これによって、ＭＥＭＳ構造体３Ｘを外部に対して電磁的に或る程度遮蔽することができ、ＭＥＭＳ構造体３Ｘに対する遮蔽率が高められるに従って、ＭＥＭＳ構造体３Ｘと外部との間の電磁的相互作用を低減することができる。

上記配線層７は、図９に示すように、最下層のＴｉよりなる第１層７ｂ、ＴｉＮよりなる第２層７ｃ、Ａｌ−Ｃｕ（合金）よりなる第３層７ｄ、最上層のＴｉＮよりなる第４層７ｅまでの４層の積層構造で構成される。第１層は下層の層間絶縁膜６に対する被覆性（カバレッジ性）を向上させるためのものであり、たとえば、蒸着法やスパッタリング法等によって１０〜１００ｎｍ程度、好ましくは２０〜７０ｎｍ程度の厚みで形成される。第２層は下層の構成素材（Ｓｉ原子など）や不純物等が進入することを防止するためのバリア層であり、たとえばスパッタリング法、ＣＶＤ法、イオンプレーティング法などで形成され、５０〜２００ｎｍ、好ましくは８０〜１５０ｎｍ程度の厚みとされる。第３層はＡｌに１ｗｔ％以下のＣｕを添加した合金で構成され、配線層７の導電性を担保する主体層であって、たとえば蒸着法やスパッタリング法で形成され、５００〜１０００ｎｍ程度、好ましくは７００〜９００ｎｍ程度の厚みとされる。第４層はフォトプロセス用の反射防止膜として構成され、たとえば第２層と同様の方法で形成でき、２０〜２００ｎｍ程度、好ましくは５０〜１００ｎｍ程度の厚みとされる。

上記の第１被覆層７Ｙは、上記配線層７と同一の積層構造を有している。ここで、配線層７を構成する各素材は後述するリリース工程時において用いられるエッチングに対する耐性（当該エッチングは基本的に酸化シリコンを主体とする構成部分を除去するために用いられる。）を備えたものであるが、第３層（Ａｌ−Ｃｕ）は酸化シリコンとの間のエッチング選択比が十分に高くないので、長時間の上記エッチングで除去される可能性がある。これに対して、第１層（Ｔｉ）７ｂ、第２層（ＴｉＮ）７ｃ、第４層（ＴｉＮ）７ｅは高いエッチング選択比を有し、長時間のエッチングにも十分に耐えうるものとなっている。

本明細書では、フッ化水素酸を主体としたエッチング液に対する耐性を備えた素材よりなる層を耐食性層と言い、上記第１層、第２層及び第４層が当該耐食性層に相当する。ここで、耐食性層を構成する素材としては樹脂材料などの種々のものが考えられるが、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔなどの金属若しくは金属化合物で構成されるものが好ましい。なお、上記の配線層７の積層構造は、前述の配線層５などの他の配線層にも用いることができる。このようにすると、上記包囲壁５Ｙの構造としてはリリース工程時のエッチング耐性が向上することからより好都合である。

上記の配線層７の積層構造は、半導体プロセスで用いられる配線層として好適に用いることができる構成であるが、当該構成としては図示例の構成以外でも、たとえば、下から、Ｔｉよりなる第１層、Ａｌ−Ｃｕよりなる第２層、ＴｉＮよりなる第３層を順次に有する積層構造、ＴｉＮよりなる第１層、Ａｌ−Ｃｕよりなる第２層、Ｔｉよりなる第３層、ＴｉＮよりなる第４層を順次に有する積層構造、ＴｉＮよりなる第１層、Ａｌ−Ｃｕよりなる第２層、ＴｉＮよりなる第３層を順次に有する積層構造、Ｔｉよりなる第１層、ＴｉＮよりなる第２層、Ａｌ−Ｃｕよりなる第３層、Ｔｉよりなる第４層、ＴｉＮよりなる第５層を順次に有する積層構造などを用いることができる。

次に、図７に示すように、貫通孔７ａを通してＭＥＭＳ構造体３Ｘの周囲にある層間絶縁膜６、層間絶縁膜４及び犠牲層２を除去することで、ＭＥＭＳ構造体３Ｘを収容する空洞部Ｓを形成する（リリース工程）。ここで、貫通孔７ａを通した層間絶縁膜６、層間絶縁膜４及び犠牲層２の除去は、沸酸（ＨＦ）や緩衝沸酸（ＢＨＦ）等によるウエットエッチング、あるいは、沸酸系ガス（蒸気）等によるドライエッチング等によって行うことができる。このようなエッチング方法は等方性エッチングであるので、小さな貫通孔７ａを通してもＭＥＭＳ構造体３Ｘのリリースを容易に達成できる。なお、このエッチングはレジスト等よりなるエッチングマスク（図７に点線で示す。）で第１被覆層７Ｙの表面以外を被覆した状態で実施する。

上記のエッチング方法はＭＥＭＳ構造体３Ｘ、下部包囲壁３Ｙ、包囲壁５Ｙ及び第１被覆層７Ｙに対して実質的に除去性能を発揮しないため、ＭＥＭＳ構造体３Ｘの周囲にある層間絶縁膜６、層間絶縁膜４及び犠牲層２を完全に除去しても、空洞部Ｓが下部包囲壁３Ｙ及び包囲壁５Ｙの外側へ広がることを防止できる。ここで、リリース工程が終了したときには空洞部Ｓを十分に洗浄する。例えば、空洞部Ｓを水洗し、その後、置換法等を用いて水分を完全に除去する。なお、下部包囲壁３Ｙ、包囲壁５Ｙ、並びに、第１被覆層７Ｙの下部（開口部６ａ内の接続部）は上記の周囲被覆部を構成する。

次に、図８に示すように、層間絶縁膜６、第１被覆層７Ｙ及びこれと同時に形成された配線層７の他の部分（図示せず）上に酸化シリコン、窒化シリコン、樹脂材料等で構成される保護膜８を形成する。この保護膜８としては、窒化シリコン、絶縁レジスト等の表面保護膜（パシベーション膜）を用いることができる。そして、ドライエッチング等により保護膜８に開口部８ａを形成することによって上記第１被覆層７Ｙ及び上記配線層の一部を露出させ、導電接続用のパッド部とする。また、保護膜８には上記開口部８ａと同時に開口部８ｂを形成し、この開口部８ｂによって第１被覆層７ＹにおけるＭＥＭＳ構造体３Ｘの上方にある部分（貫通孔７ａが形成されている領域）を露出させる。なお、保護膜８の形成及びパターニングは、保護膜８がリリース工程のエッチングに耐えうる材料であれば、或いは、保護膜８の表面上にレジスト等のマスクが形成されるのであれば、後述するように上記リリース工程の前に行ってもよい。

最後に、第１被覆層７Ｙ上に第２被覆層９を形成することで貫通孔７ａを閉鎖し、上記空洞部Ｓを密閉する。この第２被覆層９は、例えば、ＣＶＤ法、スパッタリング法などの気相成長法で形成することが好ましい。このようにすると、そのまま空洞部Ｓを減圧状態で密閉することができるからである。気相成長法で形成する第２被覆層９としては、例えば、酸化シリコンや窒化シリコン等の絶縁体（ＣＶＤ法）、或いは、Ａｌ、Ｗ、Ｔｉ等の金属その他の導電性材料（スパッタリング法）などが挙げられる。

なお、この工程において、第２被覆層９を金属その他の導電性材料で構成する場合には、開口部８ａ上に成膜された部分を残すことで配線層７に導電接続された接続パッドを形成するようにしてもよい。また、上述の上方被覆部は、本実施形態では第１被覆層７Ｙ及び第２被覆層９により構成される。

さらに、貫通孔７ａはＭＥＭＳ構造体３Ｘの直上位置からオフセットされた位置に形成されていることが好ましい。図示例では、ＭＥＭＳ構造体３Ｘに対して平面方向にずれた位置に貫通孔７ａが存在するように構成されている。このようにすると、第２被覆層９の形成時等においてＭＥＭＳ構造体３Ｘに第２被覆層９等の素材が付着するなどの不具合を回避できる。上記の平面方向のずれ量は第２被覆層９等の形成方法によっても異なるが、上記の気相成長法で形成する場合であれば、最低でも０．５μｍ程度、現実には０．５〜５．０μｍ程度であることが好ましい。

本実施形態の電子装置では、ＭＥＭＳ構造体３Ｘを収容する空洞部Ｓを層間絶縁膜４，６と配線層５、７の積層構造が取り巻く被覆構造を有し、この被覆構造によって上記空洞部Ｓが画成されるとともに、当該空洞部Ｓ上を被覆する第１被覆層７Ｙを上記配線層の一部で構成することにより、上記積層構造を要する電子回路との一体性を高めることができるため、電子装置の小型化を図ることができ、しかも、製造コストを抑制することができる。特に、ＭＥＭＳ構造体３Ｘを上方から覆う第１被覆層７Ｙが配線層の一部よりなる導電性材料で構成されることで外部との電磁的相互作用を低減できる。この場合に、第２被覆層９もまた導電性材料で構成されていればさらに好適であることは言うまでもない。

また、上記の被覆構造において、配線層の一部により、ＭＥＭＳ構造体３Ｘを取り巻く閉じた平面形状を有する包囲壁５Ｙが設けられることで、上記と同様に上記積層構造を要する電子回路との一体性を高めることができるため、電子装置の小型化を図ることができるとともに製造コストを抑制することができる。特に、包囲壁５Ｙが存在することでリリース工程時におけるサイドエッチングの範囲を抑制できるため、ＭＥＭＳ構造体３Ｘを収容する空洞部Ｓの小型化が容易になるとともに、配線層の一部よりなる導電性材料で構成される包囲壁５Ｙの存在により、ＭＥＭＳ構造体３Ｘと外部との電磁的相互作用を低減できる。

また、本実施形態では、ＭＥＭＳ構造体３Ｘの上方にある上記配線層７の一部で構成された第１被覆層７Ｙに上記第１層７ｂ、第２層７ｃ及び第４層７ｅの耐食性層を有することから、上記リリース工程においてエッチング時間が長くなっても第１被覆層７Ｙが消失したり薄くなったりすることを防止できる。通常、貫通孔７ａを通したリリース工程は第１被覆層７Ｙが存在しない場合に比べて大幅に長くなるため、本来的にはフッ化水素酸系のエッチャントではエッチングされにくい素材であっても部分的になくなってしまったり、形状が崩れてしまったりする虞がある。しかしながら、上記のＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔなどの金属若しくは金属化合物で構成される耐食性層であれば、リリース工程後においても何ら問題なく残存し、その結果、第２被覆層９を支障なく形成することが可能になる。

特に、上記のＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの素材は単にフッ化水素酸系のエッチング液に高い耐性を有するだけでなく、導電性を有するので配線層などの導電性材料に用いることができ、特に半導体製造プロセスに対する親和性が高い。また、これらの素材は単なる導電性材料ではなく、たとえば、高度のバリア性（ＴｉＮなど）、オーミックコンタクト性（Ａｕなど）、エッチング液以外の他の物質に対する耐食性や耐酸化性（Ｔｉ、ＴｉＮ、Ｗ．Ｐｔなど）といった導電性材料に対する付加機能をも有する。それとともにこれらの付加機能は特に導電性材料の表面層として有用であるため、電子装置のＭＥＭＳ構造体以外の構造（電子回路の配線など）と兼用できる場面がきわめて広いものと考えられる。

上記第１被覆層７Ｙにおいては、最上層に耐食性層である第４層７ｅが存在し、最下層に耐食性層である第１層７ｂが存在することで、エッチング液に対する第３層７ｄの侵食を有効に回避できる。このような効果は、耐食性層が最上層か最下層のいずれか一方にあるだけでも十分に得られるが、特に最上層に耐食性層が形成されていることが好ましく、また、上記のように最上層と最下層の双方に耐食性層が形成されていることが最も望ましい。なお、通常の半導体製造プロセスとは異なるプロセスを要することとなる場合が考えられるものの、第１被覆層７Ｙ（配線層７）の全体が耐食性層で構成されていてもよい。たとえば、第１被覆層７ＹがＴｉＮの単層で構成されていても構わない。

上記構成においては、さらに一体の側壁１０ＹがＭＥＭＳ構造体３Ｘを取り巻くように形成されることで、リリース工程における除去範囲を平面的に完全に限定できるため、空洞部Ｓのさらなる小型化を図ることができる。また、当該側壁１０Ｙが全て導電性材料で構成されていれば、ＭＥＭＳ構造体３Ｘの導電体による遮蔽度がより高められるため、ＭＥＭＳ構造体３Ｘと外部との間の電磁的相互作用をより低減することができる。特に、側壁１０Ｙと第１被覆層７Ｙとが接続されることでＭＥＭＳ構造体３Ｘの電磁的遮蔽効果をさらに高めることができる。

図１０は上記の保護膜８を第２被覆層として用いた例を示す。この場合、第２被覆層８は絶縁体で構成されることが好ましい。これによれば、保護膜８が第２被覆層を兼ねることでプロセス数が削減される（上記の第２被覆層９の成膜及びパターニングが不要となる）ため、製造コストをさらに低減できる。

図１１は上記の配線層５の一部により、ＭＥＭＳ構造体３Ｘの上方を覆うとともに貫通孔５ａを備えた第３被覆層５Ｚを構成した例を示す。ここで、第３被覆層５Ｚは、第１被覆層７Ｙの貫通孔７ａと平面的に重なり、しかも、貫通孔５ａが第１被覆層７Ｙと平面的に重なるように構成されている。すなわち、貫通孔７ａで露出する平面領域は第３被覆層５Ｚで覆われており、貫通孔５ａで露出する平面領域は第１被覆層７Ｙで覆われているので、例えば、第２被覆層９を気相生長法で成膜した場合でも、第２被覆層９の素材がＭＥＭＳ構造体３Ｘに付着することを防止できる。したがって、先の実施形態にて説明したように、ＭＥＭＳ構造体３Ｘの平面範囲と、貫通孔７ａの開口範囲とを平面的にオフセットさせて設ける必要もなくなる。この場合、上述の上方被覆部は、第１被覆層７Ｙ、第２被覆層９及び第３被覆層５Ｚにより構成され、上記の第１被覆層は第１被覆層７Ｙ及び第３被覆層５Ｚにより構成される。

この場合に、上記のリリース工程では第３被覆層５Ｚもエッチング液に長時間さらされることとなるため、上記第１被覆層７Ｙと同様の積層構造を第３被覆層５Ｚに用いることで、第３被覆層５Ｚに含まれる耐食性層により、支障なく第３被覆層５Ｚを残存させることができる。ここで、上記第１被覆層７Ｙと同様に、第３被覆層５Ｚの最上層又は最下層が耐食性層で構成されていることが好ましく、特に、第３被覆層５Ｚの最上層及び最下層の双方が耐食性層で構成されることが望ましい。

図１２は、上記実施形態とは異なる製造プロセスを示す概略説明図（ａ）乃至（ｄ）である。ここで、図１２には上記配線層７（第１被覆層７Ｙ）及びその上層構造のみを示し、他の構造については省略してある。この製造プロセスでは、図１２（ａ）に示すように、配線層７を形成する配線形成工程において同時に第１被覆層７Ｙを形成し、貫通孔７ａを設ける。次に、図１２（ｂ）に示すように、配線層７及び第１被覆層７Ｙ上に保護膜８を形成する。

その後、図１２（ｃ）に示すように、フォトレジスト等により形成されたエッチングマスク９′を用いてドライエッチング等によって第１被覆層７Ｙ上の保護膜８を除去し、図１２（ｄ）に示すように保護膜８に第１被覆層７Ｙを露出する開口部８ｂを形成する。このとき、開口部８ｂによって開口した第１被覆層７Ｙの表面には上記第４層７ｅの少なくとも一部が残存するように構成する。すなわち、上記保護膜８の部分的除去によって第４層７ｅもまた除去されてしまうと、リリース工程において第３層７ｄが侵食されてしまう虞が高くなるので、耐食性層である第４層７ｅの少なくとも一部が第１被覆層７Ｙ全面に亘って残存するように、上記ドライエッチング等のエッチングの処理時間、処理条件などを最適化する。なお、当該工程の処理内容については先に説明した実施形態でも同様である。

この製造プロセスでは、上記のように保護膜８を形成するとともにその開口部８ｂを形成した後に、第１被覆層７Ｙの貫通孔７ａを通してリリース工程を実施する。この方法であれば、保護膜８をリリース工程時のエッチングマスクとして用いることができるので、上記先の実施形態のエッチングマスク９′の形成のためのレジスト形成工程等を省略できる。

尚、本発明の電子装置及びその製造方法は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

例えば、上記実施形態では半導体基板上にＣＭＯＳプロセスと同様の半導体製造工程を実施しつつ、アクチュエータ、共振子、高周波フィルタ等の機能素子としてのＭＥＭＳ素子（ＭＥＭＳ構造体３Ｘ）を形成しているが、本発明はＭＥＭＳ素子を備えたものに限らず、水晶振動子、ＳＡＷ素子、加速度センサ、ジャイロセンサなどのＭＥＭＳ素子以外の各種の機能素子を備えたものに適用することができる。

また、上記実施形態では機能素子を半導体集積回路と一体化してなる半導体装置を構成しているが、半導体基板以外の基板を用いてもよく、或いは、半導体回路以外の他の電子回路を機能素子と接続したものであっても構わない。

実施形態の製造工程を示す概略工程断面図。 実施形態の製造工程を示す概略工程断面図。 実施形態の製造工程を示す概略工程断面図。 実施形態の製造工程を示す概略工程断面図。 実施形態の製造工程を示す概略工程断面図。 実施形態の製造工程を示す概略工程断面図。 実施形態の製造工程を示す概略工程断面図。 実施形態の完成状態の概略縦断面図。 実施形態の第１被覆層の断面形状を示す拡大部分断面図。 他の電子装置の構造を示す縦断面図。 異なる電子装置の構造を示す縦断面図。 他の製造プロセスを示す概略部分工程説明図（ａ）〜（ｄ）。

符号の説明

１…基板、２…犠牲層、３…機能層、３Ｘ…ＭＥＭＳ構造体（機能素子）、３Ｙ…下部包囲壁、４…層間絶縁膜、４ａ，６ａ…開口部、５…配線層、５Ｙ…包囲壁、６…層間絶縁膜、７…（配線層）、７Ｙ…第１被覆層、７ａ…貫通孔、７ｂ…第１層、７ｃ…第２層、７ｄ…第３層、７ｅ…第４層、８…保護膜、８ａ…開口部、９…第２被覆層、９′…エッチングマスク

Claims (4)

1. 基板と、該基板上に形成された機能素子と、該機能素子が配置された空洞部を画成する被覆構造とを具備する電子装置において、
   前記被覆構造は、前記空洞部の周囲を取り巻くように前記基板上に形成された層間絶縁膜と配線層の積層構造を含み、
   前記被覆構造のうち前記空洞部を上方から覆う上方被覆部は、前記空洞部に臨む貫通孔を備えた第１被覆層と、前記貫通孔を閉鎖する第２被覆層とを有し、
   前記第１被覆層は３層以上の積層構造を含み、
   前記積層構造の最上層は、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層であり、
   前記積層構造の最下層は、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層であり、
   前記積層構造の少なくとも一つの層は、Ａｌ−Ｃｕ合金層であることを特徴とする電子装置。
2. 前記第２被覆層はＡｌ層を含むことを特徴とする請求項１に記載の電子装置。
3. 基板と、該基板上に形成された機能素子と、該機能素子が配置された空洞部を画成する被覆構造とを具備する電子装置の製造方法において、
   前記機能素子を犠牲層とともに形成する構造体形成工程と、
   前記機能素子上に層間絶縁膜を形成する絶縁膜形成工程と、
   前記層間絶縁膜上にＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層である最上層と、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの少なくともいずれか一つ若しくはこれらの合金よりなる耐食性層である最下層と、前記最上層と前記最下層の間のＡｌ−Ｃｕ合金層を有する３層以上の積層構造を含み、貫通孔を備えた第１被覆層を設ける第１被覆工程と、
   前記第１被覆層の前記貫通孔を通して前記機能素子上の前記層間絶縁膜及び前記犠牲層を除去するリリース工程と、
   前記第１被覆層の前記貫通孔を閉鎖する第２被覆層を形成する第２被覆工程と、
   を具備することを特徴とする電子装置の製造方法。
4. 前記第１被覆工程は、前記層間絶縁膜上に配線層を形成し、該配線層の一部を前記機能素子の上方を覆う前記第１被覆層とする配線形成工程であることを特徴とする請求項３に記載の電子装置の製造方法。

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