TWI647172B - 壓電微機電系統 - Google Patents
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Abstract
本揭露為一種在藉由介電層分離之基材上包括壓電堆疊之微機電系統(MEMS)裝置。壓電堆疊包括第一壓電層與第二壓電層，其具有位在第一壓電層與接觸墊下面之第一電極、以及位在第一壓電層與第二壓電層間之第二電極。第一接觸穿過壓電層與接觸墊延展至第一電極，而第二接觸穿過第二壓電層延展至第二電極。接觸墊防止接觸開口中之第一壓電層與第二壓電層間形成介面，從而防止壓電層在接觸形成過程中遭受侵蝕。
Description
本申請案主張2016年4月15日提出申請之美國臨時專利申請案第62/322,815號之優惠，其全文係基於所有目的併入本文作為參考。
本揭露大體上係關於半導體裝置及用於形成半導體裝置之方法。
壓電堆疊諸如氮化鋁(AlN)為主之壓電堆疊等，近年來已隨著趨勢朝向下一代微機電系統(MEMS)而受到歡迎，微機電系統包括壓電微機械超音波換能器(PMUT)、慣性感測器、共振器、射頻(RF)濾波器等。多層氮化鋁(AlN)提供良好的隔板/懸臂平坦度控制，並且提供更多信號輸出。然而，仍需要一種容許在多層壓電堆疊上形成結構但不使壓電層間介面遭受破壞的程序。
本揭露之具體實施例大體上係關於半導體
裝置及用於形成半導體裝置之方法。在一項具體實施例中，揭示一種用於形成裝置之方法。該方法包括提供具有第一主表面與第二主表面之基材(substrate)。在該基材之至少該第一主表面上形成介電層。在該基材上形成壓電堆疊。該壓電堆疊包括在該基材之該第一主表面上具有第一電極之圖案化第一底電極層、位在該圖案化第一電極層上之第一壓電層、位在該第一壓電層上包括電極墊及第二電極之圖案化第二底電極層、以及位在該第一壓電層及該圖案化第二電極層上之第二壓電層。在該壓電堆疊中形成第一接觸(contact)與第二接觸。該第一接觸穿過該第一壓電層延展，並且電耦合至該第一電極。該第一接觸是由介於該第一壓電層與該第二壓電層間的該電極墊所圍繞。該第二接觸穿過該第二壓電層延展，並且電耦合至該第二電極。
在另一具體實施例中，揭示一種微機電系統(MEMS)裝置。該裝置包括具有第一主表面與第二主表面之基材，且該基材之至少該第一主表面上形成有介電層。位在該基材上之壓電堆疊包括在該基材之該第一主表面上具有第一電極之圖案化第一底電極層、位在該圖案化第一電極層上之第一壓電層、位在該第一壓電層上包括電極墊及第二電極之圖案化第二底電極層、以及位在該第一壓電層及該圖案化第二電極層上之第二壓電層。該裝置更包括位在該壓電堆疊中之第一接觸與第二接觸。該第一接觸穿過該第一壓電層延展，並且電耦合至該第一電極。該第一接觸是由介於該第一壓電層與該第二壓電層間的該電極墊
所圍繞。該第二接觸穿過該第二壓電層延展，並且電耦合至該第二電極。
在又一具體實施例中，揭示一種用於形成裝置之方法。該方法包括提供具有第一主表面與第二主表面之基材。在該基材之至少該第一主表面上形成介電層。在該基材上形成壓電堆疊，其包括具有第一電極之圖案化第一底電極層、位在該圖案化第一電極層上之第一壓電層、位在該第一壓電層上包括電極墊及第二電極之圖案化第二底電極層、以及位在該第一壓電層及該圖案化第二電極層上之第二壓電層。在該壓電堆疊中形成第一接觸與第二接觸。該第一接觸穿過該第一壓電層延展，並且電耦合至該第一電極。該第一接觸是由介於該第一壓電層與該第二壓電層間的該電極墊所圍繞。該第二接觸穿過該第二壓電層延展，並且電耦合至該第二電極。本方法更包括在該第二壓電堆疊上形成頂電極層。圖案化該頂電極層以形成耦合至該第一接觸之第一頂電極、及耦合至該第二接觸之第二頂電極。
本文中所揭示之具體實施例的這些及其它優點及特徵，透過參考以下說明及附圖會變為顯而易見。再者，要了解的是，本文中所述之各項具體實施例的特徵並不互斥，並且可用各種組合及排列呈現。
100、200‧‧‧MEMS裝置
101‧‧‧基材
102、103‧‧‧主表面
110‧‧‧介電層
120‧‧‧壓電堆疊
122‧‧‧晶種層
124、126‧‧‧壓電層
130、136‧‧‧底電極層
134‧‧‧電極墊
150‧‧‧硬遮罩層
155‧‧‧頂電極層或頂電極
160、162、174‧‧‧接觸
172‧‧‧導電填充
230、236‧‧‧電極層
250‧‧‧硬遮罩
280、284、285‧‧‧開口
附圖係併入本說明書並形成本說明書之部分，其中相似的元件符號指定相似的零件，此等附圖繪示
本揭露之較佳具體實施例，還連同本說明書，作用在於闡釋本揭露各項具體實施例之原理。
第1圖展示微機電系統(MEMS)裝置之一部分的簡化截面圖；以及第2a圖至第2r圖展示該MEMS裝置形成過程之一具體實施例的截面圖。
具體實施例大體上係關於一種壓電微機電系統(MEMS)結構或裝置。MEMS裝置例如可設計為感測器及共振器。就共振器而言，可在通訊應用中用於射頻濾波。其它類之應用對於MEMS裝置也可以使用。
第1圖展示MEMS裝置100之一部分的簡化截面圖。如圖所示，裝置100包括基材101。此基材例如為諸如矽基材之半導體基材。其它類之基材也可以使用。基材作用為MEMS裝置的基底。半導體基材例如可以是用於形成多個並聯之MEMS裝置的半導體晶圓。處理之後，將晶圓分切以單獨化MEMS裝置。在一項具體實施例中，基材包括第一主表面102與第二主表面103。第一主表面例如可稱為主動面或頂面，而第二主表面可稱為底面或非主動面。
介電層110乃布置於基材之表面上。在一項具體實施例中，介電層布置於基材之第一主表面上。在基材之兩個主表面上都提供介電層也可以使用。介電層可作用為犧牲層。介電層例如可以是氧化矽層。其它類之介電
層也可以使用。介電層的厚度可為約0.5μm至5μm。介電層之其它厚度也可以使用。
在一項具體實施例中，壓電堆疊120乃布置於基材之第一主表面上。如圖所示，壓電堆疊包括第一壓電層124與第二壓電層126。舉例而言，第二壓電層乃布置於第一壓電層上面。布置於壓電層下面的是底電極層。舉例而言，第一底電極層130乃布置於第一壓電層下面，而第二底電極層136乃布置於第二壓電層下面。電極層例如為圖案化導電電極層。壓電晶種層122可布置於第一壓電層下面。舉例而言，晶種層有助於形成第一壓電層。晶種層可為約20nm至100nm厚，電極層可為約20nm至200nm厚，而壓電層可為約100nm至1000nm厚。此等層之其它厚度也可以使用。
在一項具體實施例中，壓電層為氮化鋁(AlN)層，而電極層為鉬(Mo)層。舉例而言，壓電堆疊包括在第一Mo電極層上方具有第一AlN層且在第二Mo電極層上方具有第二AlN層之AlN晶種層。其它類之壓電層與電極層對於形成其它類之壓電堆疊也可以使用。
壓電堆疊包括耦合至第一電極層與第二電極層之接觸。舉例而言，第一接觸160乃電耦合至第一底電極層，而第二接觸162乃電耦合至第二底電極層。此等壓電層對此等電極層作用為貫孔階。舉例而言，第一壓電層作用為第一貫孔階(V1)，而第二壓電層作用為第二貫孔階(V2)。如圖所示，第一接觸穿過V1與V2延展，而第二
接觸穿過V2延展。
接觸包括導電填充(conductive fill)172。如圖所示，此接觸排齊(lines)貫孔開口但未將其填充。提供將貫孔開口填充之接觸也可以使用。貫孔開口可使用圖案化硬遮罩層150在壓電堆疊中形成。舉例而言，圖案化硬遮罩乃是在蝕刻程序中用於形成貫孔開口。在一項具體實施例中，接觸為具有約20nm至2000nm厚度之鋁銅(AlCu)層。其它類之接觸材料或厚度也可以使用。導電填充可以是銅。其它類之導電填充或厚度也可以使用。如圖所示，連同硬遮罩層圖案化此填充。這會移除硬遮罩層，有一部分留在填充下方，其乃位在壓電堆疊將接觸圍繞之表面上。
導電頂電極層155乃布置於壓電堆疊之頂端上方。在一項具體實施例中，頂電極層為具有約20nm至200nm厚度之AlCu層。其它類之電極層或厚度也可以使用。頂電極層為圖案化頂電極層。舉例而言，頂電極層經圖案化後包括分別耦合至第一接觸與第二接觸之第一頂電極與第二頂電極。
如同所述，接觸可穿過堆疊之多個壓電或貫孔階延展。舉例而言，耦合至第一底電極層之第一接觸穿過第一壓電層與第二壓電層或V1與V2延展。在一項具體實施例中，接觸在穿過多個壓電層延展時，通過電極層布置於兩個相鄰壓電層間之一非主動部分。電極層之非主動部分例如可稱為電極墊134。
電極墊有助於就不同壓電階之接觸使用單
一遮罩形成貫孔開口之蝕刻。再者，電極墊使壓電層之介面受保護，免於在形成通過多個壓電層之貫穿開口的蝕刻程序中受到侵蝕。這會使壓電層之介面處不會在貫孔之側壁上形成刻痕。原因在於貫孔開口中使用電極墊而不會在多個壓電層間形成介面。
如同所述，壓電堆疊包括第一壓電層與第二壓電層。提供具有更多壓電層之壓電堆疊也可以使用。進一步了解的是，所示僅為MEMS裝置之一部分。MEMS裝置也可包括其它結構。
此裝置可包括圖中未示的其它元件。舉例而言，裝置可包括位於晶圓背面用以將壓電膜懸掛之凹穴。提供用於此裝置之其它元件也可以使用。
第2a圖至第2r圖展示MEMS裝置200其一部分形成過程之一具體實施例的簡化截面圖。此MEMS裝置與第1圖中所述類似。如此，可以不說明或詳述共通的元件。
請參閱第2a圖，所提供的是基材101。基材作用為MEMS裝置的基底。此基材例如為諸如矽基材之半導體基材。其它類之基材也可以使用。基材包括第一主表面102與第二主表面103。第一主表面例如可稱為主動面或頂面，而第二主表面可稱為底面或非主動面。
在第2b圖中，於基材上形成介電層110。在一項具體實施例中，藉由熱氧化作用形成介電層。熱氧化作用使基材的表面氧化。舉例而言，熱氧化作用在基材
之第一主表面與第二主表面、以及邊緣(圖未示)上形成介電層。在另一具體實施例中，介電層可在基材之表面上藉由電漿增強型化學氣相沉積(PECVD)形成。在PECVD之情形下，可在第一主表面上形成介電層。介電層可以是氧化矽。舉例而言，介電層可以是熱形成或沉積之氧化矽。其它類之介電層也可以使用。介電層例如可為約0.5μm至5μm厚。形成其它厚度之介電層也可以使用。
請參閱第2c圖，開始形成多層壓電堆疊之程序。如圖所示，壓電晶種層122乃是在基材之第一主表面上方的介電層上形成。晶種層例如為有助於形成AlN壓電層之AlN晶種層。晶種層例如可藉由物理氣相沉積(PVD)形成。其它用於形成晶種層之技術也可以使用。晶種層可具有約20nm至100nm之厚度。形成具有其它厚度之晶種層也可以使用。
在第2d圖中，於基材上形成第一電極層230。舉例而言，於晶種層上方形成第一電極層。電極層為導電電極層。在一項具體實施例中，電極層為Mo層。其它類之電極層也可以使用。Mo層可藉由PVD形成。電極層之厚度可為約20nm至200nm。使用其它技術形成其它類之電極層或具有其它厚度也可以使用。
請參閱第2e圖，圖案化電極層以在晶種層122上方形成圖案化第一底電極層130。若要圖案化電極層230，可使用遮罩與蝕刻技術。舉例而言，可在電極層上形成光阻層。可使用光微影技術使光阻遮罩曝露。舉例而言，
曝照源以具有所欲圖案之光罩(reticle)曝照光阻層。此光罩之圖案在顯影後轉移至光阻。舉例而言，遮罩包括用以使部分電極層曝露之開口。蝕刻將電極層之曝露部分移除以形成圖案化第一底電極層130。此蝕刻例如可以是等向性蝕刻，如濕蝕刻。諸如反應性離子蝕刻(RIE)等其它類之蝕刻程序也可以使用。可在圖案化電極層後，藉由例如灰化來移除光阻層。其它用於移除光阻遮罩之技術也可以使用。
如第2f圖所示，此程序接著在基材上形成壓電層124。舉例而言，在晶種層及圖案化底電極層上方形成壓電堆疊之第一壓電層。在一項具體實施例中，壓電層為AlN層。第一AlN層可藉由PVD形成，並且具有約100nm至1000nm的厚度。使用其它技術形成其它類之壓電層或具有其它厚度也可以使用。
在第2g圖中，於基材上形成電極層236。舉例而言，於第一壓電層上方形成第二電極層。電極層例如為Mo層。其它類之電極層也可以使用。此Mo層可藉由PVD形成，並且具有約20nm至200nm的厚度。使用其它技術形成其它類之電極層或具有其它厚度也可以使用。
如第2h圖所示，圖案化第二電極層以在第一壓電層上方形成圖案化第二底電極層136。遮罩及蝕刻技術可用於圖案化電極層。在一項具體實施例中，第二底電極層包括電極墊134。可在圖案化電極層後，藉由例如灰化來移除光阻層。其它用於移除光阻遮罩之技術也可以使用。
請參閱第2i圖，於圖案化第二底電極層上方形成堆疊之第二壓電層126。舉例而言，第二AlN層乃藉由PVD在第一AlN及圖案化第二底電極層上方形成。此AlN層例如可為約100nm至1000nm厚。使用其它技術形成其它類之壓電層或具有其它厚度也可以使用。如圖所示，壓電堆疊包括具有圖案化第一底電極層130與第二底電極層136之第一壓電層124與第二壓電層126。提供具有其它壓電層數之多壓電堆疊也可以使用。
此程序接著在多壓電堆疊中形成接觸。在一項具體實施例中，如第2j圖所示，於堆疊上方形成硬遮罩250。舉例而言，於第二壓電層上形成硬遮罩。此硬遮罩可以是四乙氧基矽烷(TEOS)硬遮罩。其它類之硬遮罩也可以使用。此硬遮罩例如可以是Ti/TiN硬遮罩。諸如化學氣相沉積(CVD)、PVD或濺鍍等各種技術可用於形成硬遮罩。硬遮罩可具有約20nm至100nm之厚度。其它厚度也可以使用。
請參閱第2k圖，於硬遮罩中形成開口284。可使用遮罩及蝕刻技術形成開口。舉例而言，圖案化光阻乃用於蝕刻硬遮罩層250。此蝕刻例如為反應性離子(RIE)蝕刻。此開口對應於待於壓電堆疊中形成接觸貫孔處。在一項具體實施例中，接觸貫孔為延展至壓電堆疊上階(upper level)的貫孔。舉例而言，接觸貫孔為第二接觸之第二貫孔，其伸透至V2或堆疊之第二壓電層。可在形成開口後，藉由例如灰化來移除光阻層。其它用於移除光阻遮
罩之技術也可以使用。
在第21圖中，壓電層乃使用圖案化硬遮罩蝕刻以形成貫孔285。在一項具體實施例中，此蝕刻在堆疊之V2的第二壓電層126中形成部分貫孔。在一項具體實施例中，此蝕刻為乾蝕刻。舉例而言，使用Cl2系化學品之RIE可予以使用。此部分貫孔例如在使圖案化底電極層於第二壓電層下面曝露前剩餘約20nm至200nm。在部分貫孔開口下面留下其它量之壓電層也可以使用。
如第2m圖所示，於硬遮罩層中形成另一開口280。此開口可採類似方式形成為開口285。此開口對應於待於壓電堆疊中形成接觸貫孔處。在一項具體實施例中，接觸貫孔為延展超出第二貫孔之貫孔。舉例而言，接觸貫孔為第一接觸之第一貫孔，其穿過V2與V1延展至第一底電極130。
如第2n圖所示，使用硬遮罩圖案化壓電堆疊120。舉例而言，圖案化壓電堆疊以形成穿過壓電堆疊之V2與V1的部分貫孔。如同所述，一或多個電極墊乃布置於頂電極層中。舉例而言，第二底電極層之電極墊乃布置於堆疊之第一壓電層與第二壓電層之間。此電極墊使兩個壓電層間不存在壓電介面。
此蝕刻將第二壓電層、電極墊及第一壓電層蝕刻以形成第二部分貫孔。在一項具體實施例中，此蝕刻為乾蝕刻。此蝕刻例如與形成第二部分貫孔之蝕刻相同或類似。此第二部分貫孔例如在使第一圖案化底電極層於
第二壓電層下面曝露前剩餘約20nm至200nm。在此部分貫孔開口下面留下其它量之壓電層也可以使用。此剩餘量較佳為與第一部分貫孔之剩餘量一樣。可在形成第二部分貫孔後，藉由例如灰化來移除光阻層。其它用於移除光阻遮罩之技術也可以使用。接觸開口可為約1μm至10μm。其它尺寸的接觸開口也可以使用。
請參閱第2o圖，此蝕刻將壓電層之剩餘部分移除以使電極層曝露。舉例而言，此蝕刻將壓電層在部分第一貫孔與第二貫孔中之剩餘部分移除，使第一底電極層與第二底電極層曝露。在一項具體實施例中，此蝕刻為濕蝕刻。此濕蝕刻例如為使用氫氧化四甲基銨(TMAH)之濕蝕刻。此濕蝕刻已提升壓電層與電極層間的選擇性。此確保剩餘壓電材料在移除時，不會穿透底電極層。再者，由於有電極墊層，壓電介面並不存在，因而沒有壓電介面會遭到破壞。
請參閱第2p圖，於基材上形成導電層(圖未示)。此導電層例如包覆硬遮罩之表面，並且排齊貫孔。在一項具體實施例中，導電層作用為供貫孔用以形成接觸之填充層。如圖所示，導電層排齊貫孔但未將其填充。提供將貫孔填充之填充層也可以使用。在一項具體實施例中，導電層為具有約20nm至200nm厚度之AlCu層。其它類之導電層或厚度也可以使用。導電層可藉由PVD形成。其它技術也可用於形成導電層。
將接觸填充層圖案化。遮罩及蝕刻技術可
用於圖案化接觸填充層。舉例而言，圖案化光阻遮罩可當作蝕刻用之蝕刻遮罩用於圖案化接觸填充層。此蝕刻例如可以是濕蝕刻或乾蝕刻。將接觸填充層圖案化會在圍繞貫孔之硬遮罩上留下一部分以形成接觸174。
請參閱第2q圖，將硬遮罩250之曝露部分移除，使壓電堆疊120之頂端曝露。移除硬遮罩時，例如可將同一蝕刻遮罩用於圖案化接觸填充層。此硬遮罩例如可藉由諸如RIE之蝕刻來移除。使用濕蝕刻也可用的。
如第2r圖所示，於基材上形成導電層。舉例而言，導電層包覆壓電堆疊之表面，並且排齊貫孔中之接觸填充層。在一項具體實施例中，導電層作用為頂電極層。在一項具體實施例中，導電層為具有約20nm至200nm厚度之AlCu層。其它類之導電層或厚度也可以使用。導電層可藉由PVD形成。其它技術也可用於形成導電層。頂電極層乃使用遮罩及蝕刻技術圖案化以形成耦合至接觸之頂電極155。舉例而言，第一頂電極乃耦合至該第一接觸，而第二頂電極乃耦合至該第二接觸。
此程序接著形成裝置的其它元件。舉例而言，此程序可接著在基材之背面上形成凹穴以將壓電膜懸掛。亦可進行其它程序以完成本裝置。
本揭露可體現成其它特定形式而不會脫離其精神或主要特性。因此，前述具體實施例在所有層面都要視為說明性，而不是限制本文中所述之發明。本發明之範疇從而係由隨附申請專利範圍指出，而不是由前述說明
指出，而且均等於申請專利範圍之意義及範圍內的所有變更全都意欲囊括於其中。
Claims (19)
- 一種用於形成微機電系統(MEMS)裝置之方法，其包含：提供具有第一主表面與第二主表面之基材；在該基材之至少該第一主表面上形成介電層；在該基材上形成壓電堆疊，其中，該壓電堆疊至少包含：在該基材之該第一主表面上具有第一電極之圖案化第一底電極層，位在該圖案化第一電極層上之第一壓電層，位在該第一壓電層上之圖案化第二底電極層，其中，該圖案化第二電極層包括電極墊及第二電極，以及位在該第一壓電層及該圖案化第二電極層上之第二壓電層；在該壓電堆疊中形成第一接觸與第二接觸，其中，該第一接觸穿過該第一壓電層延展，並且電耦合至該第一電極，該第一接觸是由介於該第一壓電層與該第二壓電層間的該電極墊所圍繞，以及該第二接觸穿過該第二壓電層延展，並且電耦合至該第二電極；以及在該基材之後側形成凹穴以將該壓電堆疊懸掛。
- 如申請專利範圍第1項所述之方法，其中，該壓電堆疊包含附加圖案化電極層及壓電層。
- 如申請專利範圍第1項所述之方法，更包含：在該第二壓電堆疊上形成頂電極層；以及圖案化該頂電極層以形成耦合至該第一接觸之第一頂電極、及耦合至該第二接觸之第二頂電極。
- 如申請專利範圍第3項所述之方法，其中，該頂電極層包含鋁銅(AlCu)。
- 如申請專利範圍第1項所述之方法，其中，該圖案化第一底電極層與該圖案化第二底電極層包含鉬(Mo)。
- 如申請專利範圍第1項所述之方法，其中，該第一壓電層與該第二壓電層包含氮化鋁(AlN)。
- 如申請專利範圍第1項所述之方法，其中，在該壓電堆疊中形成該第一接觸與該第二接觸包含：在該第二壓電層上方形成硬遮罩；圖案化該硬遮罩以形成使該壓電堆疊對應於該第二接觸之頂端曝露之第二貫孔開口；蝕刻該第二壓電層以形成不使該第二電極曝露之第一部分貫孔；圖案化該硬遮罩以形成使該壓電堆疊對應於該第一接觸之頂端曝露之第一貫孔開口；以及蝕刻藉由該第一貫孔開口所曝露之該壓電堆疊以形成穿過該第二壓電層、該電極墊及該第一壓電層延展但不使該第一電極曝露之第二部分貫孔。
- 如申請專利範圍第7項所述之方法，其中，在該壓電堆疊中形成該第一接觸與該第二接觸更包含形成最終蝕刻以：移除該第一壓電層在該第一部分貫孔中之其餘部分以使該第一電極曝露；以及移除該第二壓電層在該第二部分貫孔中之其餘部分以使該第二電極曝露。
- 如申請專利範圍第8項所述之方法，其中，該最終蝕刻包含濕蝕刻，其中，該電極墊防止該第一壓電層與該第二壓電層間形成介面以避免該濕蝕刻造成侵蝕。
- 如申請專利範圍第9項所述之方法，其中，該濕蝕刻包含氫氧化四甲基銨(TMAH)濕蝕刻。
- 如申請專利範圍第7項所述之方法，更包含：在耦合至該第一電極之該第一貫孔開口中形成該第一接觸；在耦合至該第二電極之該第二貫孔開口中形成該第二接觸；以及其中，該第一接觸與該第二接觸排齊該第一貫孔開口與該第二貫孔開口但未填充該第一貫孔開口與該第二貫孔開口。
- 如申請專利範圍第11項所述之方法，更包含：在該第二壓電堆疊上形成頂電極層；以及圖案化該頂電極層以形成耦合至該第一接觸之該第一電極、及耦合至該第二接觸之第二電極層。
- 一種微機電系統(MEMS)裝置，其包含：具有第一主表面與第二主表面之基材；位在該基材之至少該第一主表面上之介電層；位在該基材上之壓電堆疊，其中，該壓電堆疊至少包含：位在該基材之該第一主表面上具有第一電極之圖案化第一底電極層，位在該圖案化第一電極層上之第一壓電層，位在該第一壓電層上之圖案化第二底電極層，其中，該圖案化第二電極層包括電極墊及第二電極，以及位在該第一壓電層及該圖案化第二電極層上之第二壓電層；位在該壓電堆疊中之第一接觸與第二接觸，其中，該第一接觸穿過該第一壓電層延展，並且電耦合至該第一電極，該第一接觸是由介於該第一壓電層與該第二壓電層間的該電極墊所圍繞，以及該第二接觸穿過該第二壓電層延展，並且電耦合至該第二電極；以及形成在該基材之後側以將該壓電堆疊懸掛之凹穴。
- 如申請專利範圍第13項所述之微機電系統裝置，更包含：位在耦合至該第一接觸之該第一壓電層上之第一頂電極；以及位在耦合至該第二接觸之該第二壓電層上之第二頂電極。
- 如申請專利範圍第14項所述之微機電系統裝置，其中，該頂電極層包含鋁銅(AlCu)。
- 如申請專利範圍第13項所述之微機電系統裝置，其中，該圖案化第一底電極層與該圖案化第二底電極層包含鉬(Mo)。
- 如申請專利範圍第13項所述之微機電系統裝置，其中，該第一壓電層與該第二壓電層包含氮化鋁(AlN)。
- 一種用於形成微機電系統(MEMS)裝置之方法，其包含：提供具有第一主表面與第二主表面之基材；在該基材之至少該第一主表面上形成介電層；在該基材上形成壓電堆疊，其中，該壓電堆疊至少包含：具有第一電極之圖案化第一底電極層，位在該圖案化第一電極層上之第一壓電層，位在該第一壓電層上之圖案化第二底電極層，其中，該圖案化第二電極層包括電極墊及第二電極，以及位在該第一壓電層及該圖案化第二電極層上之第二壓電層；在該壓電堆疊中形成第一接觸與第二接觸，其中，該第一接觸穿過該第一壓電層延展，並且電耦合至該第一電極，該第一接觸是由介於該第一壓電層與該第二壓電層間的該電極墊所圍繞，以及該第二接觸穿過該第二壓電層延展，並且電耦合至該第二電極；在該第二壓電堆疊上形成頂電極層；圖案化該頂電極層以形成耦合至該第一接觸之第一頂電極、及耦合至該第二接觸之第二頂電極；以及在該基材之後側形成凹穴以將該壓電堆疊懸掛。
- 如申請專利範圍第18項所述之方法，其中，在該壓電堆疊中形成該第一接觸與該第二接觸包含：在該第二壓電層上方形成硬遮罩；圖案化該硬遮罩以形成使該壓電堆疊對應於該第二接觸之頂端曝露之第二貫孔開口；蝕刻該第二壓電層以形成不使該第二電極曝露之第一部分貫孔；圖案化該硬遮罩以形成使該壓電堆疊對應於該第一接觸之頂端曝露之第一貫孔開口；蝕刻藉由該第一貫孔開口所曝露之該壓電堆疊以形成穿過該第二壓電層、該電極墊及該第一壓電層延展但不使該第一電極曝露之第二部分貫孔；以及進行最終蝕刻以：移除該第一壓電層在該第一部分貫孔中之其餘部分以使該第一電極曝露，以及移除該第二壓電層在該第二部分貫孔中之其餘部分以使該第二電極曝露。
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