JP2011209015A - 半導体構成体及び半導体構成体の製造方法 - Google Patents

Abstract

【課題】電子回路の周囲に空間を要する半導体構成体の生産性を向上させる。
【解決手段】半導体ウエハ１１と、半導体ウエハ１１上の所定領域を囲むように形成された壁２３と、半導体ウエハ１１上の所定領域の外部に設けられた配線１９と、配線１９のランド上に設けられた外部接続用電極２１Ａ、２１Ｂと、壁２３の外部に充填され、配線１９を封止するとともに外部接続用電極２１Ａ、２１Ｂ及び壁２３と面一に設けられた封止樹脂２２と、壁２３の上部に配置され、所定領域の上部空間を封止する蓋２５Ｃと、を備える半導体構成体１Ｃである。
【選択図】図２

Description

本発明は、半導体構成体及び半導体構成体の製造方法に関する。

半導体ウエハ上に、電子回路に加えて、加速度センサ（例えば、特許文献１参照）、カンチレバー（例えば、特許文献２参照）等の機械素子や、光学素子等のＭＥＭＳ（Micro Electro Mechanical Systems）を有する電子回路が形成されている半導体構成体が提案されている（例えば、特許文献３参照）。

特開２００９−７２８４８号公報 特開２００４−２０９５８５号公報 特開２００５−１０９２２１号公報

ところで、機械素子を有する半導体構成体には、機械素子が動作するために空間が必要である。また、光学素子を有する半導体構成体には、光が入射或いは出射する場所が必要である。

本発明の課題は、このような電子回路の周囲に空間を要する半導体構成体の生産性を向上させることである。

本発明の半導体構成体は、
半導体ウエハと、
前記半導体ウエハ上の所定領域を囲むように形成された壁と、
前記半導体ウエハ上の前記所定領域の外部に設けられた配線と、
前記配線上に設けられた外部接続用電極と、
前記壁の外部に充填され、前記配線を封止する封止樹脂と、
前記壁の上部に配置され、前記所定領域の上部空間を封止する蓋と、
を備えることを特徴とする。
前記蓋は透明であることが好ましい。
前記所定領域には、電子回路が設けられていることが好ましい。
前記壁及び前記外部接続用電極は、同一材料で形成されていることが好ましい。
前記壁及び前記外部接続用電極は、同じ高さに設定されていることが好ましい。
前記壁と前記半導体ウエハとの間には、保護絶縁膜が介在されていることが好ましい。
本発明の半導体構成体の製造方法は、
半導体ウエハ上の所定領域の外部に配置された配線層上に外部接続用電極を形成すると同時に、前記所定領域を囲む壁を形成し、
前記所定領域の上部空間を塞ぐ蓋を前記壁の上部に載置し、
前記配線を封止する封止樹脂を前記壁の外部に充填し、
前記封止樹脂、前記外部接続用電極及び前記壁の上面を切削することを特徴とする。
前記封止樹脂を充填後、前記蓋を除去することが好ましい。
前記蓋は透明であることが好ましい。

本発明によれば、半導体構成体の生産性を向上させることができる。

本発明の実施形態に係る半導体構成体１Ｃを示す平面図である。 図１のII−II矢視断面図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造方法の説明図である。 半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図である。 は図１１のXII−XII矢視断面図である。 半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図である。 図１３のXIV−XIV矢視断面図である。 半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図である。 図１５のXVI−XVI矢視断面図である。 半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図である。 図１７のXVIII−XVIII矢視断面図である。 半導体構成体１Ｃを実装した構造を示す断面図である。

図１は本発明の実施形態に係る半導体構成体１Ｃを示す平面図であり、図２は図１のII−II矢視断面図である。図１、図２に示すように、半導体構成体１Ｃは、半導体デバイスウエハ１０の表面に絶縁膜１４、配線１５、柱状電極２１Ａ、２１Ｂ、封止樹脂２２、壁２３、蓋２５Ｃ等を形成してなる。
半導体デバイスウエハ１０は、図１に示すように、シリコン等からなる半導体基板（半導体ウエハ）１１と、金属等の導電性材料からなる複数の接続パッド１２と、酸化シリコンまたは窒化シリコン等の絶縁性材料からなる保護絶縁膜１３と、等を備える。

半導体基板１１の表面には、ＭＥＭＳを有する電子回路２や接続パッド１２、及びこれらを接続する配線等が形成されている。電子回路２は、例えば、加速度センサ、圧力センサ、マイクロジャイロ、流量センサ、ガスセンサ、赤外線イメージャ、マイクロアクチュエータ、インクジェットプリンタヘッド、共振子フィルタ、マイクロリレー、マイクロプローバ、走査型プローブ顕微鏡、光スイッチ、ＤＭＤ、光スキャナ、等である。

接続パッド１２はシリコン基板１１上の配線と接続されている。保護絶縁膜１３は半導体基板１１の表面に形成され、配線等を被覆する。
また、保護絶縁膜１３には、接続パッド１２を露出させる開口１３ａ、電子回路２を露出させる開口１３ｂが設けられている。図１、図２に示すように、開口１３ａは接続パッド１２よりも小さく、開口１３ｂは電子回路２よりも大きい。

保護絶縁膜１３の上面には、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁膜１４が形成されている。絶縁膜１４には、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、またはこれらの複合材料等を用いることができる。

絶縁膜１４には、接続パッド１２を露出させる開口１４ａ、電子回路２を露出させる開口１４ｂが設けられている。開口１４ａ、１４ｂは絶縁膜１４が感光性樹脂であれば、半導体デバイスウエハ１０上に塗布−露光−現像−硬化することで一括形成することができる。また、開口１４ａ、１４ｂは、例えばレーザーにより形成することができる。図１、図２に示すように、絶縁膜１４の開口１４ａは、保護絶縁膜１３の開口１３ａよりも小さく、開口１４ａの外周部で接続パッド１２と絶縁膜１４とが密着している。また、絶縁膜１４の開口１４ｂは、電子回路２よりも大きく、絶縁膜１４の開口１４ｂ内に電子回路２が露出されている。

絶縁膜１４の上面の一部、及び、開口１４ａから露出した接続パッド１２の上部には、配線１５が形成されている。配線１５は、下層であって、上層を電解メッキするための核となる銅等を有する電解めっき用シード層１６と、上層である銅等の導電性材料を有する配線層１９を含む。電解めっき用シード層１６は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。電解めっき用シード層１６の一部は、開口１３ａ、１４ａを介して接続パッド１２に接続されている。配線１５は、電子回路２や半導体構成体１Ａのシリコン基板１１に設けられたトランジスタ等の他の電子回路を、柱状電極２１に導通するための配線である。

電解めっき用シード層１６の上面には銅等の導電性材料からなる配線層１９及び壁層２４が形成されている。
配線層１９は電解めっき用シード層１６より厚く、例えば１μｍ〜５μｍの厚さが好ましい。配線１５における接続パッド１２とは反対側の端部のランド上面には、銅等の導電性材料からなる柱状電極２１が形成されている。柱状電極２１の直径は５０〜５００μｍである。柱状電極２１の高さは４５〜９９μｍ程度であり、配線１５の厚さと合わせて５０〜１００μｍ程度である。

柱状電極２１Ａの上部には、さらに銅等の導電性材料からなる柱状電極２１Ｂが形成されている。なお、図では柱状電極２１Ｂの径が柱状電極２１Ａよりも大きい方が接続性の観点から好ましいが、等径であってもよいし、柱状電極２１Ｂの径が柱状電極２１Ａより小さくてもよい。

電解めっき用シード層１６及び配線層１９の積層体である配線１５は、対応する１つ又は複数の接続パッド１２と１つ又は複数の柱状電極２１とを接続している。また、配線１５は、それぞれ隣接する他の配線１５と電気的に絶縁されるように配列されている。

壁２３は、開口１３ｂ、１４ｂを囲むように設けられ、上側から平面視して四角形の形状をなしている。壁２３は、下層であって、上層を電解メッキするための核となる銅等を有する電解めっき用シード層１６と、上層である銅等の導電性材料を有する壁層２４を含む。壁２３の幅は７０〜１００μｍである。壁２３の上面は柱状電極２１の上面とほぼ面一であり、高さは５０〜１００μｍ程度である。壁２３と半導体基板１１との間には保護絶縁膜１３が介在されているため、壁２３は、電子回路２や半導体構成体１Ａのシリコン基板１１に設けられたトランジスタ等の他の電子回路と絶縁されている。

なお、接地されている接続パッド１２と接続されている一本の配線１５は、壁２３の下部まで延在しており、いずれか１つの柱状電極２１Ａ、２１Ｂが、この配線１５を介して壁２３と導通している。この柱状電極２１Ｂは接地用の端子であり、壁２３を接地する。

壁２３の上部には、壁２３の内側部分（電子回路２がある領域）を塞ぐ蓋２５Ｃが設けられている。蓋２５Ｃの厚さは柱状電極２１Ｂの高さと等しい。蓋２５Ｃとしては、例えば、銅やステンレス等からなる印刷マスク版を用いることができる。あるいは、電子回路２に光学素子を用いるために、例えばポリカーボネート等の透明な材料を用いてもよい。
なお、蓋２５Ｃは、半導体基板１１のダイシング前に、隣接する他の半導体構成体１Ｃの蓋２５Ｃと一体であったため、壁２３よりも外側の部分に他の蓋２５Ｃとの接続部２５ａを有している。接続部２５ａは製造プロセスにおいて除去してもよい。

配線１５及び絶縁膜１４の表面であって、柱状電極２１の周囲並びに壁２３の外側部分には、封止樹脂２２が充填されている。封止樹脂２２は、例えば、熱硬化性ポリイミド、エポキシ系樹脂やフェノール系樹脂等の熱硬化性樹脂と、シリカ等のフィラーとのコンポジット（複合材料）からなる。ただし、フィラーを含有していない熱硬化性樹脂でもよい。柱状電極２１は上面が封止樹脂２２から露出されている。

次に、半導体構成体１Ｃの製造方法について図３〜図１８を用いて説明する。ここで、図３〜図１０は製造途中におけるダイシング前の半導体基板の断面図である。また、図１１、図１３、図１５、図１７は、半導体構成体１Ｃの製造途中におけるダイシング前の半導体基板を示す平面図であり、図１２は図１１のXII−XII矢視断面図、図１４は図１３のXIV−XIV矢視断面図、図１６は図１５のXVI−XVI矢視断面図、図１８は図１７のXVIII−XVIII矢視断面図である。

まず、図３に示すように、半導体基板（半導体ウエハ）１１上に接続パッド１２及び保護絶縁膜１３を備える、ダイシング前の半導体デバイスウエハ１０の表面に、絶縁膜１４を形成する。なお、保護絶縁膜１３には、電子回路２を露出させる開口１４ｂがまだ設けられておらず、電子回路２は保護絶縁膜１３に被覆されている。

次に、図４に示すように、スパッタ等の気相堆積法により絶縁膜１４の全面及び接続パッド１２を覆う電解めっき用シード層１６を形成する。
次に、図５に示すように、電解めっき用シード層１６上の配線層１９を形成する領域を除き、配線レジスト１７を形成する。
次に、図６に示すように、配線レジスト１７が形成されていない部分に、電解めっき用シード層１６を陰極とする電解めっきにより配線層１９を堆積する。
その後、図７に示すように、配線レジスト１７を除去する。

次に、図８に示すように、電解めっき用シード層１６及び配線層１９の上面にドライフィルムを貼り付け、パターニングすることで柱状電極２１Ａ及び壁層２４用のレジスト２０Ａを形成する。なお、レジスト２０Ａには、複数の柱状電極２１Ａを形成する部分にそれぞれ開口２０ａが、壁層２４を形成する部分に開口２０ｂがそれぞれ設けられている。

次に、図９に示すように、電解めっき用シード層１６を陰極とする電解めっきにより、レジスト２０Ａの開口２０ａ内に柱状電極２１Ａを、開口２０ｂ内に壁層２４を、それぞれ同時に堆積する。柱状電極２１Ａ及び壁層２４は必要に応じて上面をグラインダーで研削してレジスト２０Ａと同じ高さにして上面全体を平滑にすることが好ましい。

次に、図１０に示すように、柱状電極２１Ａ及びレジスト２０Ａの上部に、ドライフィルムを貼り付け、パターニングすることで柱状電極２１Ｂ用のレジスト２０Ｂを形成する。なお、レジスト２０Ｂには、柱状電極２１Ｂを形成する部分に開口２０ｃが設けられている。

次に、図１１に示すように、電解めっき用シード層１６を陰極とする電解めっきにより、レジスト２０Ｂの開口２０ｃ内に柱状電極２１Ｂを形成する。
次に、図１２に示すように、レジスト２０Ａ、２０Ｂを除去する。

次に、図１３、図１４に示すように、ソフトエッチングにより配線層１９、柱状電極２１、壁層２４が形成されていない領域の電解めっき用シード層１６を除去した後に、フォトリソグラフィによって保護絶縁膜１３に電子回路２を露出させる開口１３ｂを形成する。
なお、この時、配線層１９、柱状電極２１、壁２３の表面もエッチングされるが、配線層１９、柱状電極２１、壁２３は電解めっき用シード層１６と比較して充分に厚いため、影響はない。エッチングにより配線１５、柱状電極２１、壁２３が形成されていない領域の電解めっき用シード層１６を除去した後に、フォトリソグラフィによって保護絶縁膜１３に電子回路２を露出させる開口１３ｂを形成する。
なお、この時、配線層１９、柱状電極２１、壁層２４の表面もエッチングされるが、配線層１９、柱状電極２１、壁層２４は電解めっき用シード層１６と比較して充分に厚いため、影響はない。

次に、外観検査により配線１５の断線や半導体デバイスウエハ１０上の異物の有無を確認する。次に、絶縁膜１４の表面を酸素プラズマにより処理することで、表面の炭化物等の異物を除去する。

次に、図１５、図１６に示すように、壁２３の内側部分を塞ぐ蓋２５Ｃを、壁２３の上部に載置する。蓋２５Ｃは、接続部２５ａによって相互に連結されている。

次に、図１７、図１８に示すように、壁２３の外側部分及び蓋２５Ｃの上部に封止樹脂２２を充填する。このとき、壁２３の内側部分は蓋２５Ｃにより塞がれているため、封止樹脂２２は充填されない（壁２３の上面と蓋２５Ｃの下面との隙間に僅かに侵入する）。

次に、グラインダーで封止樹脂２２を上面から切削することで、柱状電極２１Ｂ、封止樹脂２２及び蓋２５Ｃの上面を面一に形成する。その後、ダイシングすることで、図１、図２に示す半導体構成体１Ｃが完成する。

図１９は半導体構成体１Ｃを実装した構造を示す断面図である。基板２００の上面に配線２１９が形成されており、配線２１９は半田端子２２３が設けられた部分を除き、絶縁膜２１４により被覆されている。半田端子２２３を介して半導体構成体１Ｃの柱状電極２１と配線２１９とが接続される。

このように、本発明によれば、半導体デバイスウェハ１０の電子回路２が形成された領域を取り囲む壁２３を形成し、蓋２５Ｃで塞いでから封止樹脂２２を壁２３の外側部分に充填するので、電子回路２が形成された領域を封止樹脂２２により封止せずに露出させることができる。また、壁２３を柱状電極２１と同時に形成するため、工程数を減らすことができ、生産性を向上させることができる。

１Ｃ 半導体構成体
２ 電子回路
１０ 半導体デバイスウエハ
１１ 半導体基板
１２ 接続パッド
１３ 保護絶縁膜
１３ａ、１３ｂ、１４ａ、１４ｂ、２０ａ、２０ｂ、２０ｃ、２０１ 開口
１４、２１４ 絶縁膜
１５ 配線
１６ 電解めっき用シード層
１７ 配線レジスト
１９、２１９ 配線層
２０Ａ、２０Ｂ レジスト
２１Ａ、２１Ｂ 柱状電極
２２ 封止樹脂
２３ 壁
２４ 壁層
２５Ｃ 蓋
２００ 基板
２２３ 半田端子

Claims (9)

1. 半導体ウエハと、
   前記半導体ウエハ上の所定領域を囲むように形成された壁と、
   前記半導体ウエハ上の前記所定領域の外部に設けられた配線と、
   前記配線上に設けられた外部接続用電極と、
   前記壁の外部に充填され、前記配線を封止する封止樹脂と、
   前記壁の上部に配置され、前記所定領域の上部空間を封止する蓋と、
   を備えることを特徴とする半導体構成体。
2. 前記蓋は透明であることを特徴とする請求項１に記載の半導体構成体。
3. 前記所定領域には、電子回路が設けられていることを特徴とする請求項１又は２に記載の半導体構成体。
4. 前記壁及び前記外部接続用電極は、同一材料で形成されていることを特徴とする請求項１〜３のいずれかに記載の半導体構成体。
5. 前記壁及び前記外部接続用電極は、同じ高さに設定されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 前記壁と前記半導体ウエハとの間には、保護絶縁膜が介在されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 半導体ウエハ上の所定領域の外部に配置された配線層上に外部接続用電極を形成すると同時に、前記所定領域を囲む壁を形成し、
   前記所定領域の上部空間を塞ぐ蓋を前記壁の上部に載置し、
   前記配線を封止する封止樹脂を前記壁の外部に充填し、
   前記封止樹脂、前記外部接続用電極及び前記壁の上面を切削することを特徴とする半導体構成体の製造方法。
8. 前記封止樹脂を充填後、前記蓋を除去することを特徴とする請求項７記載の半導体構成体の製造方法。
9. 前記蓋は透明であることを特徴とする請求項７または８に記載の半導体構成体の製造方法。
   

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