JP5408447B2 - 電子装置 - Google Patents

Description

本発明はＭＥＭＳ（微小電気機械システム）等の機能構造体を基板上に構成された空洞部内に配置してなる電子装置、共振子、発振器の構造及び電子装置の製造方法に関する。

一般に、ＭＥＭＳ等の機能構造体を基板上に構成された空洞部に配置してなる電子装置が知られている。例えば、マイクロ振動子、マイクロセンサ、マイクロアクチュエータ等のＭＥＭＳは、微小な構造体が振動、変形、その他の動作が可能となる状態で配置される必要があるため、空洞内に動作可能な状態で収容される（例えば、以下の特許文献１及び２参照）。

ところで、上記の空洞を形成する方法として、特許文献１に開示されているように、一方の基板の表面上に微小機能構造体を形成した後に、真空チャンバ内でＯリングを介して一方の基板と他方の基板を接合し、その後、Ｏリングの外側に密封剤を充填する方法が知られている。

また、他の方法として、特許文献２に開示されているように、基板上にＭＥＭＳ構造体を形成し、その上に犠牲層を形成した後に貫通孔を有する第１封止部材を形成し、この第１封止部材の貫通孔を通して犠牲層を除去してＭＥＭＳ構造体の可動部をリリースさせ、最後に第１封止部材の貫通孔をＣＶＤ膜等の第２封止部材で覆うことで閉鎖するといった方法も知られている。

また、半導体集積回路装置（ＣＭＯＳ）とＭＥＭＳ構造体とをモノリシックに構成した構造において、空洞部をＭＯＳＦＥＴの配線形成技術を用いて同時に形成する上述した特許文献１，２と類似な方法が記載されている（例えば、特許文献３参照）。

特開２００５−２９７１８０号公報 特開２００５−１２３５６１号公報 特開２００６−２６３９０２号公報

しかしながら、前述の特許文献１のように２枚の基板を貼り合わせる方法では、封止用の専用基板が必要になるために資材コストが増加し、また、一般の半導体製造技術を用いて微小機械素子を形成しようとしても、基板同士を貼り合わせるといった特殊なプロセスが必要となることから、半導体製造技術を用いる利点が減殺され、製造コストが増大するという問題点がある。

また、前述の特許文献２において開示された、貫通孔を有する第１封止部材と貫通孔を閉鎖する第２封鎖部材とを用いる方法では、ＭＥＭＳ構造体のリリース工程が第１封止部材の貫通孔を通して行われることからエッチング時間が長時間となるため、第１封止部材をリリース工程のエッチングに充分に耐えうる素材で形成する必要があり、その結果、半導体製造工程と共通の工程で第１封止部材を形成することができず、製造コストが増大するといった課題がある。

また、半導体集積回路装置（ＣＭＯＳ）とＭＥＭＳ構造体とをモノリシックに構成した構造においても、上述と同様な課題を有している。

そこで、本発明は上記問題点を解決するものであり、その目的は、基板上の空洞内に配置される機能構造体と電子回路からなる電子装置の製造工程を効率的に実施し、製造歩留まりを確保するとともに製造コストを低減することが可能な電子装置と共振子と発振器の構造及び電子装置の製造方法を実現することにある。

斯かる実情に鑑み、本発明の電子装置は、基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆構造とが備えられる電子装置であって、前記被覆構造が、前記基板上に設けられ、且つ前記空洞部を囲む層間絶縁層と配線層とからなる側壁と、前記空洞部の上方を覆うと共に、前記空洞部に貫通する開口を有し耐食性層を含む積層構造からなる第１被覆層と、前記開口を閉鎖する第２被覆層と、を備えていることを特徴とする。

このような構成によれば、機能構造体を収容する空洞部を画成する被覆構造に、層間絶縁層と配線層の積層構造が含まれることで半導体製造プロセスを適用してＭＥＭＳ構造体を容易に構成できる。また、第１被覆層の開口を通して機能構造体の周囲を除去して可動部をリリースさせることができるとともに、その後、外側から開口を閉鎖する第２被覆層を形成することで、空洞部を密閉することが可能になる。さらに、このとき、空洞部を上方から被覆する第１被覆層が耐食性層を含むことで、長時間にわたるリリース工程を実施しても耐食性層が高いエッチング耐性を有することにより支障なく残存するので、第２被覆層による閉鎖処理を確実に実施できる。

また、前記耐食性層は、前記第１被覆層の厚み方向の一部で構成されていることが好ましい。

耐食性層が第１被覆層の一部で構成されていることにより、機能構造体を収容する空洞部を画成する被覆構造と電子回路とを構造的に高度に一体化できるとともに、機能構造体の製造プロセスと電子回路の製造プロセスとを容易に共通化することができるため、電子装置の小型化を図ることができるとともに製造コストを低減できる。

また、前記耐食性層が、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔまたはそれぞれの合金よりなることが好ましい。

このような構成によれば、耐食性層が上記の導電性材料で構成されることで、機能構造体と外部との間の電磁的相互作用を低減できるとともに、配線層の一部で耐食性層を形成することも可能になる。また、上記の耐食性層は配線層の表面層やバリア層としても用いられる素材で構成されるので、配線層の機能向上とリリース工程時の問題解消とを同時に実現できる。

また、前記耐食性層が、前記第１被覆層の最上層に設けられた層で構成されることが好ましい。

耐食性層が第１被覆層の最上層に設けられることで、第１被覆層の下層がさらにエッチングされにくくなるため、第１被覆層の剛性も確保しやすくなることから、開口を第２被覆層で閉鎖する工程も支障なく行うことが可能になる。

また、前記耐食性層が、前記第１被覆層の最下層に設けられた層で構成されることが好ましい。

このようにすれば、耐食性層が第１被覆層の最下層に設けられることでリリース工程においてエッチングが進むことで生ずる下方の空間内にエッチング液が溜まっても、当該エッチング液で第１被覆層のその他の部分がエッチングされにくくなるため、第１被覆層の剛性も確保しやすくなることから、開口を第２被覆層で閉鎖する工程も支障なく行うことが可能になる。

また、前記耐食性層が、前記第１被覆層の最上層と最下層とに設けられた層で構成されることがより好ましい。

このような構成によれば、特に、第１被覆層の最上層と最下層の双方に耐食性層が形成されることで、第１被覆層の消失や剛性の低下をさらに防止しやすくなる。

また、前記第１被覆層が、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造であることが望ましい。

また、前記第１被覆層が、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層された積層構造であることが望ましい。

さらに、前記第１被覆層が、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層された積層構造であることが望ましい。

また、前記第１被覆層が、前記空洞部を臨む面からＴｉ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造であることが望ましい。

また、前記第１被覆層が、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造であることが望ましい。

犠牲層及び層間絶縁層をリリース除去するためにフッ化水素酸系の溶液を用いる場合、特にＴｉ、ＴｉＮは溶けにくい材料である。従って、第１被覆層の最上層及び最下層に、Ｔｉ層、ＴｉＮ層を単独で、あるいは複層とすることで第１被覆層の消失や剛性の低下を防止することができる。
なお、耐食性層としては他に、Ｗ、Ａｕ、Ｐｔまたはそれぞれの合金を採用することができる。

また、本発明の電子装置は、基板と、空洞部の内部に配設され機能構造体とＣＭＯＳ回路部とが前記基板上に併設されてなる電子装置であって、前記空洞部を画成する被覆構造が、前記空洞部を囲む層間絶縁層と配線層とからなる側壁と、前記空洞部の上方を覆うと共に、前記空洞部に貫通する開口を有し耐食性層を含む積層構造からなる第１被覆層と、を備え、前記層間絶縁層と前記配線層それぞれの少なくとも一つが、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であることを特徴とする。

このような構成によれば、機能構造体及びＣＭＯＳ回路部それぞれの層間絶縁層及び配線層の一部と共通とすることができることから、薄型化や小型化が可能で、また半導体製造プロセスを用いて効率的に製造することができ、製造コストの低減が図れる。

また、本発明の共振子は、基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆構造とが備えられ、前記被覆構造が、前記基板上に設けられ、且つ前記空洞部を囲む層間絶縁層と配線層とからなる側壁と、前記空洞部の上方を覆うと共に、前記空洞部に貫通する開口を有し耐食性層を含む積層構造からなる第１被覆層と、前記開口を閉鎖する第２被覆層と、を備えていることを特徴とする。
ここで、機能構造体としては、例えば特定の周波数帯で共振するＭＥＭＳ構造体である。

このような構成によれば、空洞部を上方から被覆する第１被覆層が耐食性層を含むことで、長時間にわたるリリース工程を実施しても耐食性層が高いエッチング耐性を有することにより支障なく残存するので、第２被覆層による閉鎖処理を確実に実施でき、信頼性の高い共振子を実現することができる。

また、本発明の発振器は、基板と、空洞部の内部に配設される機能構造体と、発振回路を含むＣＭＯＳ回路部と、が前記基板上に併設されてなり、前記空洞部を画成する被覆構造が、前記空洞部を囲む層間絶縁層と配線層とからなる側壁と、前記空洞部の上方を覆うと共に、前記空洞部に貫通する開口を有し耐食性層を含む積層構造からなる第１被覆層と、を備え、前記層間絶縁層と前記配線層それぞれの少なくとも一つが、前記ＣＭＯＳ回路部の層間絶縁層と配線層の一部であることを特徴とする。
ここで、機能構造体としては、例えば特定の周波数帯で共振するＭＥＭＳ構造体である。

このような構成によれば、基板上に、機能構造体領域とＣＭＯＳ回路部領域とが併設されることから発振器の小型化を実現できる。また、空洞部を上方から被覆する第１被覆層が耐食性層を含むことで、長時間にわたるリリース工程を実施しても耐食性層が高いエッチング耐性を有することにより支障なく残存するので、第２被覆層による閉鎖処理を確実に実施でき、信頼性の高い発振器を提供することができる。

また、本発明の電子装置の製造方法は、基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆構造とが備えられる電子装置の製造方法であって、前記基板上に前記機能構造体を犠牲層とともに形成する機能構造体形成工程と、前記機能構造体の上部を含む周縁に層間絶縁層を形成する層間絶縁層形成工程と、前記層間絶縁層上に耐食性層を含む積層構造からなり開口を有する第１被覆層を形成する第１被覆層形成工程と、前記開口を通して前記機能構造体上の前記層間絶縁層及び前記犠牲層を除去するリリース工程と、前記開口を閉鎖する第２被覆層を形成する第２被覆層形成工程と、を含むことを特徴とする。

このような製造方法によれば、機能構造体が配設される空洞部を上方から被覆する耐食性層を含む第１被覆層形成工程の後に、リリース工程を行うことにより、長時間にわたるリリース工程を実施しても耐食性層が高いエッチング耐性を有することにより支障なく残存するので、第２被覆層による閉鎖処理を確実に実施でき、信頼性の高い電子装置を実現することができる。

さらに、本発明の電子装置の製造方法は、基板と、空洞部の内部に配設され機能構造体と、ＣＭＯＳ回路部と、が前記基板上に併設されてなる電子装置の製造方法であって、前記基板上に前記機能構造体を犠牲層とともに形成する機能構造体形成工程と、ＣＭＯＳトランジスタを形成する工程と、前記機能構造体の上部及び前記ＣＭＯＳトランジスタの上部を含む周縁に層間絶縁層を形成する層間絶縁層形成工程と、前記層間絶縁層の上部に、前記空洞部を覆い開口を有する第１被覆層と、前記機能構造体に接続する配線層と、前記ＣＭＯＳトランジスタと接続する配線層と、を形成する配線層形成工程と、前記第１被覆層と、前記機能構造体に接続する配線層と、前記ＣＭＯＳトランジスタと接続する配線層とを含む周縁に保護膜を形成する保護膜形成工程と、前記開口を通して前記機能構造体上の前記層間絶縁層及び前記犠牲層を除去するリリース工程と、前記開口を閉鎖する第２被覆層を形成する第２被覆層形成工程と、を含むことを特徴とする。

このような製造方法によれば、半導体製造プロセスを用いて、機能構造体とＣＭＯＳ回路部それぞれの層間絶縁層と配線層のいくつかを共通の工程で形成することができ、製造工程の簡素化と短縮化を実現できる。

実施形態１に係る製造工程を示す概略工程断面図。 実施形態１に係る製造工程を示す概略工程断面図。 実施形態１に係る製造工程を示す概略工程断面図。 実施形態１に係る製造工程を示す概略工程断面図。 実施形態１に係る製造工程を示す概略工程断面図。 実施形態１に係る製造工程を示す概略工程断面図。 実施形態１に係る製造工程を示す概略工程断面図。 実施形態１に係る電素装置の概略縦断面図。 実施形態１に係る第１被覆層の断面形状を示す拡大部分断面図。 他の電子装置の構造を示す縦断面図。 異なる電子装置の構造を示す縦断面図。 （ａ）〜（ｄ）は、他の製造プロセスを示す概略部分工程説明図。 実施形態２に係る電子装置の概略構成を示す平面レイアウト図。 実施形態２に係る電子装置の主要部概略構造を示す断面図。 実施形態２に係るＭＥＭＳ構造体領域の概略構造を示す平面レイアウト図。 実施形態２に係る電子装置の製造工程を示す概略工程断面図。 実施形態２に係る電子装置の製造工程を示す概略工程断面図。 実施形態２に係る電子装置の製造工程を示す概略工程断面図。 実施形態２に係る電子装置の製造工程を示す概略工程断面図。

次に、添付図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明で参照する図は、図示の便宜上、部材ないし部分の縦横及び厚さの縮尺は実際のものとは異なる模式図である。
（実施形態１）

最初に、実施形態１に係る電子装置の製造方法について説明する。図１〜図８は本発明に係る電子装置の製造方法を示す概略工程図である。

図１〜図３は、基板１上に機能構造体３Ｘを犠牲層２とともに形成する機能構造体形成工程を示す断面図である。まず、図１に示す半導体基板等からなる基板１を用意する。基板１としてはシリコン基板等の半導体基板であることが最も好ましいが、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いることができる。半導体基板を用いる場合には、基板１に予め、或いは、適宜の工程途中において、所定の半導体集積回路（図示せず、例えば、ＣＭＯＳトランジスタ等）を作りこんでおくことができる。本実施形態の製造方法では、基板１の表層部に適宜の不純物領域（図示せず）を備えた半導体基板を用いる。また、この半導体基板上に適宜の配線構造を形成し、全体としてＣＭＯＳプロセスによって電子装置（半導体集積回路）を形成していくように製造方法が設定される。ただし、本発明では半導体回路に限らず、当該半導体回路以外の各種の電子回路（単なる配線パターンをも含む。）を備えた電子装置にも適用できる。

次に、基板１の表面上に犠牲層２を形成する。この犠牲層２は、例えば、酸化シリコン膜、ＰＳＧ（リンドープガラス）膜等で構成することができ、ＣＶＤ法、スパッタリング法等によって形成される。図示例では、犠牲層２の適所に、後述するＭＥＭＳ構造体の支持部を形成するための開口２ａがフォトリソグラフィ法等によって形成されたパターニングマスクを用いてエッチングを行う方法などの適宜のパターニング処理により形成される。

次に、図２に示すように、犠牲層２上に、導電性シリコン膜（ドーピングされた多結晶シリコン）等で構成される機能層３を形成する。この機能層３は、上記のように形成された開口２ａを通して基板１（例えば、基板１に形成された図示しない下部電極など）に接続される。機能層３は、スパッタリング法やＣＶＤ法等によって形成される。そして、この機能層３を適宜のパターニング方法でパターニングすることによって、図３に示すように機能構造体３Ｘが形成される。ここで、機能構造体３ＸはＭＥＭＳ構造体であり、機能構造体３Ｘは単層で構成されるように図示したが、２層以上の積層構造によって形成してもよい。なお、機能構造体３ＸをＭＥＭＳ構造体３Ｘと表すことがある。

なお、図示例では犠牲層２の開口２ａに対応する支持部を中央下部に備えた振動板形状のＭＥＭＳ構造体３Ｘが設けられている。但し、対向電極などは図示を省略してある。また、図示例はＭＥＭＳ構造体３Ｘを模式的に示したものであって実際の構造を正確に表現したものではない。ＭＥＭＳ構造体３Ｘとしては、櫛歯状、梁状、円盤状などの種々の平面パターンを備えた可動部を形成することができる。また、振動子として用いられるもの、アクチュエータとして用いられるもの、センサとして用いられるものなど、任意の機能を有する素子として構成されたものを形成することができる。

また、機能構造体３Ｘは、上記のＭＥＭＳ構造体以外の、水晶振動子、ＳＡＷ（弾性表面波）素子、加速度センサ、ジャイロスコープなどの各種の機能構造体を構成するものであってもよい。すなわち、本発明の電子装置は、空洞部に配置されうる任意の機能構造体を備えたものであればよい。

本実施形態では図３に示すように、ＭＥＭＳ構造体３Ｘと同時に、ＭＥＭＳ構造体３Ｘを平面的に取り巻くように構成された下部包囲壁（ガードリング）３Ｙが形成される。下部包囲壁３ＹはＭＥＭＳ構造体３Ｘと同層かつ同材質で構成されたものであり、機能層３をパターニングすることによってＭＥＭＳ構造体３Ｘと同時に形成される。下部包囲壁３Ｙの平面形状は、図示例では例えば四角形（正方形）状とされるが、ＭＥＭＳ構造体３Ｘを包囲する閉じた形状であれば円形、多角形などの任意の形状で構わない。下部包囲壁３Ｙは、犠牲層２や後述する層間絶縁層４，６（図４、参照）を除去するリリース工程において実質的に除去されない素材であること（換言すれば、リリース工程の除去方法が除去されるべき素材と下部包囲壁３Ｙとの間でエッチングに対する選択性を有する方法になること）が好ましく、さらに、導電性材料であることがより望ましい。当該導電性材料としては、例えば、導電性半導体（高濃度にドーピングされた半導体）、例えばポリシリコン、或いは、後述する耐食性層に用いられる金属材料等が挙げられる。

図４は、ＭＥＭＳ構造体３Ｘの上部を含む周縁に層間絶縁層を形成する層間絶縁層形成工程を示す断面図である。
図４に示すように、ＭＥＭＳ構造体３Ｘ及び下部包囲壁３Ｙ上に、酸化シリコン（例えば、ＴＥＯＳ；テトラエチルオルトシリケート等を原料ガスとするＣＶＤ膜）等の絶縁体よりなる層間絶縁層４、アルミニウム等の導電体よりなる配線層５、酸化シリコン等の絶縁体よりなる層間絶縁層６を順次に形成する。この積層構造は、通常のＣＭＯＳプロセスと同様の方法で形成されていく。この積層構造は、最終的にＭＥＭＳ構造体３Ｘを収容する空洞部を画成するための被覆構造を構成するものである。また、配線層５の一部は、上層構造に導電接続するためのスルーホール６ａによって露出された状態とされている。なお、層間絶縁層４、配線層５及び層間絶縁層６といった積層構造の積層数は必要に応じて適宜に構成される。例えば、実際のＣＭＯＳプロセスでは、さらに多くの配線層がそれぞれ層間絶縁層を介して積層される場合もある。

本実施形態の場合、層間絶縁層４に上記下部包囲壁３Ｙを露出する開口部４ａを形成し、この開口部４ａ内に配線層５の一部を形成することで、ＭＥＭＳ構造体３Ｘを取り囲む平面形状を有する包囲壁（ガードリング）５Ｙが形成される。図４には包囲壁５Ｙ以外の他の配線層５は図示されていないが、実際には所定の配線パターンが形成されるように配線層５が形成され、その一部が図示の包囲壁５Ｙとなる。ただし、この包囲壁５Ｙは他の配線パターンと導電接続されていないことが望ましい。ここで、包囲壁５Ｙは上記下部包囲壁３Ｙと同様に、円形、多角形などのＭＥＭＳ構造体３Ｘを取り巻く閉じた平面形状を備えたものとされる。この場合、上記開口部４ａ及びその内部を通した包囲壁５Ｙの接続部分がＭＥＭＳ構造体３Ｘを取り巻く閉じた形状とされることで、下部包囲壁３Ｙと包囲壁５Ｙとが一体の側壁として構成される。

なお、図示例では配線層５は単層であるが、図示しない他の層間絶縁層を介して複数の配線層５を積層してもよく、この場合には、包囲壁５Ｙも複層となる。ここで、複数の包囲壁５Ｙが層間絶縁層の開口部を通して接続されていることが好ましい。特に、当該開口部自体及びその内部を通した包囲壁の接続部分がＭＥＭＳ構造体３Ｘを取り巻く閉じた形状に構成されることで、複数の包囲壁５Ｙが一体の側壁として構成される。

その後、図５に示すように層間絶縁層６上に導体層を形成し、この導体層をパターニングすることにより配線層７が形成され、配線層７の一部として、図６に示すように第１被覆層７Ｙが形成される。ここで、第１被覆層７ＹはＭＥＭＳ構造体３Ｘの上方を覆うように配置されている。また、本実施形態の場合、第１被覆層７Ｙには複数の開口７ａが形成される。例えば、開口７ａは平面上に縦横に配列され、全体として第１被覆層７Ｙの一部が網目状に構成される。開口７ａは導体層をパターニングして配線層７を形成する際に同時に形成される。従って、製造プロセスは、第１被覆層７Ｙを形成しない場合（すなわち、配線層７の配線パターンのみを形成する場合）と何ら変わらない。

ここで、第１被覆層７Ｙは、スルーホール６ａを介して上記の配線層５と接続される。特に、スルーホール６ａがＭＥＭＳ構造体３Ｘを取り巻く閉じた形状とされ、この中を通る第１被覆層７Ｙの包囲壁５Ｙに対する接続部分もまたＭＥＭＳ構造体３Ｘを取り巻く閉じた形状とされることが好ましい。

上記のようにして、下部包囲壁３Ｙ、包囲壁５Ｙ及び第１被覆層７Ｙによって一体の側壁１０Ｙ（図８、参照）が形成される場合には、ＭＥＭＳ構造体３Ｘが、基板１、側壁１０Ｙ及び第１被覆層７Ｙによって下方、上方及び側方から完全に包囲される。

なお、下部包囲壁３Ｙ、包囲壁５Ｙ及び第１被覆層７Ｙ、或いは、これらが一体化されてなる側壁１０Ｙ（図８、参照）には、それぞれ、或いは、一体的に所定の電位（例えば、接地電位）が与えられることが好ましい。これによって、ＭＥＭＳ構造体３Ｘを外部に対して電磁的に或る程度遮蔽することができ、ＭＥＭＳ構造体３Ｘに対する遮蔽率が高められるに従って、ＭＥＭＳ構造体３Ｘと外部との間の電磁的相互作用（つまり、ノイズ）を低減することができる。なお、第１被覆層７Ｙの構成については、図９を参照して後述する。

次に、図７に示すように、複数の散在された開口７ａを通してＭＥＭＳ構造体３Ｘの周囲にある層間絶縁層６、層間絶縁層４及び犠牲層２を除去することで、ＭＥＭＳ構造体３Ｘを収容する空洞部Ｓを形成する（リリース工程）。ここで、層間絶縁層６、層間絶縁層４及び犠牲層２の除去は、フッ酸（ＨＦ）や緩衝フッ酸（ＢＨＦ）等のフッ化水素酸系の溶液によるウエットエッチング、あるいは、フッ酸系ガス（蒸気）等によるドライエッチング等によって行うことができる。このようなエッチング方法は等方性エッチングであるので、小さな開口７ａを通してもＭＥＭＳ構造体３Ｘのリリースを容易に達成できる。なお、このエッチングはレジスト等よりなるエッチングマスク（図７に点線で示す。）で第１被覆層７Ｙの表面以外を被覆した状態で実施する。

上記のエッチング方法はＭＥＭＳ構造体３Ｘ、下部包囲壁３Ｙ、包囲壁５Ｙ及び第１被覆層７Ｙに対して実質的に除去性能を発揮しないため、ＭＥＭＳ構造体３Ｘの周囲にある層間絶縁層６、層間絶縁層４及び犠牲層２を完全に除去しても、空洞部Ｓが下部包囲壁３Ｙ及び包囲壁５Ｙの外側へ広がることを防止できる。ここで、リリース工程が終了したときには空洞部Ｓを十分に洗浄する。例えば、空洞部Ｓを水洗し、その後、置換法等を用いて水分を完全に除去する。なお、下部包囲壁３Ｙ、包囲壁５Ｙ、並びに第１被覆層７Ｙの下部（スルーホール６ａ内の接続部）は上記の周囲被覆部を構成する。

次に、図８に示すように、層間絶縁層６、第１被覆層７Ｙ及びこれと同時に形成された配線層７の他の部分（図示せず）上に酸化シリコン、窒化シリコン、樹脂材料等で構成される保護膜８を形成する。この保護膜８としては、窒化シリコン、絶縁レジスト等の表面保護膜（パシベーション膜）を用いることができる。そして、ドライエッチング等により保護膜８に開口部８ａを形成することによって上記第１被覆層７Ｙ及び配線層７の一部を露出させ、導電接続用のパッド部とする。また、保護膜８には上記開口部８ａと同時に開口部８ｂを形成し、この開口部８ｂによって第１被覆層７ＹにおけるＭＥＭＳ構造体３Ｘの上方にある部分（開口７ａが形成されている領域）を露出させる。なお、保護膜８の形成及びパターニングは、保護膜８がリリース工程のエッチングに耐えうる材料であれば、或いは、保護膜８の表面上にレジスト等のマスクが形成されるのであれば、後述するように上記リリース工程の前に行ってもよい。

上記配線層７（第１被覆層７Ｙ）は、図９に示すように、空洞部Ｓを臨む面から最下層のＴｉよりなる第１層７ｂ，ＴｉＮよりなる第２層７ｃ，Ａｌ−Ｃｕ（合金）よりなる第３層７ｄ、最上層のＴｉＮよりなる第４層７ｅまでの４層の積層構造で構成される。第１層７ｂは下層の層間絶縁層６に対する被覆性（カバレッジ性）を向上させるためのものであり、例えば、蒸着法やスパッタリング法等によって１０〜１００ｎｍ程度、好ましくは２０〜７０ｎｍ程度の厚みで形成される。第２層７ｃは下層の構成素材（Ｓｉ原子など）や不純物等が進入することを防止するためのバリア層であり、例えばスパッタリング法、ＣＶＤ法、イオンプレーティング法などで形成され、５０〜２００ｎｍ、好ましくは８０〜１５０ｎｍ程度の厚みとされる。第３層７ｄはＡｌに１ｗｔ％以下のＣｕを添加した合金で構成され、配線層７の導電性を担保する主体層であって、例えば蒸着法やスパッタリング法で形成され、５００〜１０００ｎｍ程度、好ましくは７００〜９００ｎｍ程度の厚みとされる。第４層７ｅはフォトプロセス用の反射防止膜として構成され、例えば第２層７ｃと同様の方法で形成でき、２０〜２００ｎｍ程度、好ましくは５０〜１００ｎｍ程度の厚みとされる。

上述した第１被覆層７Ｙは、配線層７と同一の積層構造を有している。ここで、配線層７を構成する各素材は後述するリリース工程時において用いられるエッチングに対する耐性（当該エッチングは基本的に酸化シリコンを主体とする構成部分を除去するために用いられる。）を備えたものであるが、第３層（Ａｌ−Ｃｕ）７ｄは酸化シリコンとの間のエッチング選択比が十分に高くないので、長時間の上記エッチングで除去される可能性がある。これに対して、第１層（Ｔｉ）７ｂ、第２層（ＴｉＮ）７ｃ、第４層（ＴｉＮ）７ｅは高いエッチング選択比を有し、長時間のエッチングにも十分に耐えうるものとなっている。

本実施形態では、フッ化水素酸を主体としたエッチング液に対する耐性を備えた素材よりなる層を耐食性層と言い、第１層７ｂ、第２層７ｃ及び第４層７ｅが当該耐食性層に相当する。ここで、耐食性層を構成する素材としては樹脂材料などの種々のものが考えられるが、ＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔなどの金属若しくは金属化合物で構成されるものが好ましい。なお、上記の配線層７の積層構造は、前述の配線層５などの他の配線層にも用いることができる。このようにすると、上記包囲壁５Ｙの構造としてはリリース工程時のエッチング耐性が向上することからより好都合である。

なお、上記の配線層７（第１被覆層７Ｙ）の積層構造は、半導体プロセスで用いられる配線層として好適に用いることができる構成であるが、当該構成としては図示例の構成以外の構成でも適合させることができる。

例えば、第１被覆層７Ｙが、空洞部Ｓを臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層された積層構造であってもよく、空洞部Ｓを臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層された積層構造であってもよい。

さらに、第１被覆層７Ｙが、空洞部Ｓを臨む面からＴｉ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造であってもよく、空洞部Ｓを臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造でもよい。

最後に、図８に示すように、第１被覆層７Ｙ上に第２被覆層９を形成することで開口７ａを閉鎖し、上記空洞部Ｓを密閉する。こうして電子装置１００が完成する。この第２被覆層９は、例えば、ＣＶＤ法、スパッタリング法などの気相成長法で形成することが好ましい。このようにすると、そのまま空洞部Ｓを減圧状態で密閉することができるからである。気相成長法で形成する第２被覆層９としては、例えば、酸化シリコンや窒化シリコン等の絶縁体（ＣＶＤ法）、或いは、Ａｌ、Ｗ、Ｔｉ等の金属その他の導電性材料（スパッタリング法）などが挙げられる。

なお、この工程において、第２被覆層９を金属その他の導電性材料で構成する場合には、開口部８ａ上に成膜された部分を残すことで配線層７に導電接続された接続パッドを形成するようにしてもよい。また、上述の上方被覆部は、本実施形態では第１被覆層７Ｙ及び第２被覆層９により構成される。

さらに、開口７ａはＭＥＭＳ構造体３Ｘの直上位置からオフセットされた位置に形成されていることが好ましい。図示例では、ＭＥＭＳ構造体３Ｘに対して平面方向にずれた位置に開口７ａが存在するように構成されている。このようにすると、第２被覆層９の形成時等においてＭＥＭＳ構造体３Ｘに第２被覆層９等の素材が付着するなどの不具合を回避できる。上記の平面方向のずれ量は第２被覆層９等の形成方法によっても異なるが、上記の気相成長法で形成する場合であれば、最低でも０．５μｍ程度、現実には０．５〜５．０μｍ程度であることが好ましい。

本実施形態の電子装置では、ＭＥＭＳ構造体３Ｘを収容する空洞部Ｓを層間絶縁層４，６と配線層５，７の積層構造が取り巻く被覆構造を有し、この被覆構造によって上記空洞部Ｓが画成される。従って、空洞部Ｓ上を被覆する第１被覆層７Ｙを配線層７の一部で構成することにより、上記積層構造を要する電子回路との一体性を高めることができるため、電子装置の小型化を図ることができ、しかも、製造コストを抑制することができる。特に、ＭＥＭＳ構造体３Ｘを上方から覆う第１被覆層７Ｙが配線層７の一部よりなる導電性材料で構成されることで外部との電磁的相互作用を低減できる。この場合に、第２被覆層９もまた導電性材料で構成されていればさらに好適であることは言うまでもない。

また、上記の被覆構造において、配線層の一部により、ＭＥＭＳ構造体３Ｘを取り巻く閉じた平面形状を有する包囲壁５Ｙが設けられることで、上記と同様に上記積層構造を要する電子回路との一体性を高めることができるため、電子装置の小型化を図ることができるとともに製造コストを抑制することができる。特に、包囲壁５Ｙが存在することでリリース工程時におけるサイドエッチングの範囲を抑制できるため、ＭＥＭＳ構造体３Ｘを収容する空洞部Ｓの小型化が容易になるとともに、配線層５の一部よりなる導電性材料で構成される包囲壁５Ｙの存在により、ＭＥＭＳ構造体３Ｘと外部との電磁的相互作用を低減できる。

また、本実施形態では、ＭＥＭＳ構造体３Ｘの上方にある上記配線層７の一部で構成された第１被覆層７Ｙに上記第１層７ｂ、第２層７ｃ及び第４層７ｅの耐食性層を有することから、上記リリース工程においてエッチング時間が長くなっても第１被覆層７Ｙが消失したり薄くなったりすることを防止できる。通常、開口７ａを通したリリース工程は第１被覆層７Ｙが存在しない場合に比べて大幅に長くなるため、本来的にはフッ化水素酸系のエッチャントではエッチングされにくい素材であっても部分的になくなってしまったり、形状が崩れてしまったりする虞がある。しかしながら、上記のＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔなどの金属若しくは金属化合物で構成される耐食性層であれば、リリース工程後においても何ら問題なく残存し、その結果、第２被覆層９を支障なく形成することが可能になる。

特に、上記のＴｉＮ、Ｔｉ、Ｗ、Ａｕ、Ｐｔの素材は単にフッ化水素酸系のエッチング液に高い耐性を有するだけでなく、導電性を有するので配線層などの導電性材料に用いることができ、特に半導体製造プロセスに対する親和性が高い。また、これらの素材は単なる導電性材料ではなく、例えば、高度のバリア性（ＴｉＮなど）、オーミックコンタクト性（Ａｕなど）、エッチング液以外の他の物質に対する耐食性や耐酸化性（Ｔｉ、ＴｉＮ、Ｗ、Ｐｔなど）といった導電性材料に対する付加機能をも有する。それとともにこれらの付加機能は特に導電性材料の表面層として有用であるため、電子装置のＭＥＭＳ構造体以外の構造（電子回路の配線など）と兼用できる場面がきわめて広いものと考えられる。

上記第１被覆層７Ｙにおいては、最上層に耐食性層である第４層７ｅが存在し、最下層に耐食性層である第１層７ｂが存在することで、エッチング液に対する第３層７ｄの侵食を有効に回避できる。このような効果は、耐食性層が最上層か最下層のいずれか一方にあるだけでも十分に得られるが、特に最上層に耐食性層が形成されていることが好ましく、また、上記のように最上層と最下層の双方に耐食性層が形成されていることが最も望ましい。なお、通常の半導体製造プロセスとは異なるプロセスを要することとなる場合が考えられるものの、第１被覆層７Ｙ（配線層７）の全体が耐食性層で構成されていてもよい。例えば、第１被覆層７ＹがＴｉＮの単層で構成されていても構わない。

上記構成においては、さらに一体の側壁１０ＹがＭＥＭＳ構造体３Ｘを取り巻くように形成されることで、リリース工程における除去範囲を平面的に完全に限定できるため、空洞部Ｓのさらなる小型化を図ることができる。また、当該側壁１０Ｙが全て導電性材料で構成されていれば、ＭＥＭＳ構造体３Ｘの導電体による遮蔽度がより高められるため、ＭＥＭＳ構造体３Ｘと外部との間の電磁的相互作用をより低減することができる。特に、側壁１０Ｙと第１被覆層７Ｙとが接続されることでＭＥＭＳ構造体３Ｘの電磁的遮蔽効果をさらに高めることができる。

図１０は上記の保護膜８を第２被覆層として用いた例を示す。この場合、第２被覆層は絶縁体で構成されることが好ましい。これによれば、保護膜８が第２被覆層を兼ねることでプロセス数が削減される（上記の第２被覆層９の成膜及びパターニングが不要となる）ため、製造コストをさらに低減できる。

図１１は上記の配線層５の一部により、ＭＥＭＳ構造体３Ｘの上方を覆うとともに開口５ａを備えた第３被覆層５Ｚを構成した例を示す。ここで、第３被覆層５Ｚは、第１被覆層７Ｙの開口７ａと平面的に重なり、しかも、開口５ａが第１被覆層７Ｙと平面的に重なるように構成されている。すなわち、開口７ａで露出する平面領域は第３被覆層５Ｚで覆われており、開口５ａで露出する平面領域は第１被覆層７Ｙで覆われているので、例えば、第２被覆層９を気相生長法で成膜した場合でも、第２被覆層９の素材がＭＥＭＳ構造体３Ｘに付着することを防止できる。従って、先の実施形態にて説明したように、ＭＥＭＳ構造体３Ｘの平面範囲と、開口７ａの開口範囲とを平面的にオフセットさせて設ける必要もなくなる。この場合、上述の上方被覆部は、第１被覆層７Ｙ、第２被覆層９及び第３被覆層５Ｚにより構成され、上記の第１被覆層は第１被覆層７Ｙ及び第３被覆層５Ｚにより構成される。

この場合に、上記のリリース工程では第３被覆層５Ｚもエッチング液に長時間さらされることとなるため、上記第１被覆層７Ｙと同様の積層構造を第３被覆層５Ｚに用いることで、第３被覆層５Ｚに含まれる耐食性層により、支障なく第３被覆層５Ｚを残存させることができる。ここで、上記第１被覆層７Ｙと同様に、第３被覆層５Ｚの最上層または最下層が耐食性層で構成されていることが好ましく、特に、第３被覆層５Ｚの最上層及び最下層の双方が耐食性層で構成されることが望ましい。

図１２は、上記実施形態とは異なる製造プロセスを示す概略説明図（ａ）乃至（ｄ）である。ここで、図１２には上記配線層７（第１被覆層７Ｙ）及びその上層構造のみを示し、他の構造については省略している。この製造プロセスでは、図１２（ａ）に示すように、配線層７を形成する配線形成工程において同時に第１被覆層７Ｙを形成し、開口７ａを設ける。次に、図１２（ｂ）に示すように、配線層７及び第１被覆層７Ｙ上に保護膜８を形成する。

その後、図１２（ｃ）に示すように、フォトレジスト等により形成されたエッチングマスク９’を用いてドライエッチング等によって第１被覆層７Ｙ上の保護膜８を除去し、図１２（ｄ）に示すように保護膜８に第１被覆層７Ｙを露出する開口部８ｂを形成する。このとき、開口部８ｂによって開口した第１被覆層７Ｙの表面には上記第４層７ｅの少なくとも一部が残存するように構成する。すなわち、上記保護膜８の部分的除去によって第４層７ｅもまた除去されてしまうと、リリース工程において第３層７ｄが侵食されてしまう虞が高くなるので、耐食性層である第４層７ｅの少なくとも一部が第１被覆層７Ｙ全面にわたって残存するように、上記ドライエッチング等のエッチングの処理時間、処理条件などを最適化する。なお、当該工程の処理内容については先に説明した実施形態でも同様である。

この製造プロセスでは、上記のように保護膜８を形成するとともにその開口部８ｂを形成した後に、第１被覆層７Ｙの開口７ａを通してリリース工程を実施する。この方法であれば、保護膜８をリリース工程時のエッチングマスクとして用いることができるので、上記先の実施形態のエッチングマスク９’の形成のためのレジスト形成工程等を省略できる。

上記構成によるＭＥＭＳ構造体３ＸをＳＡＷまたは可動子と固定子とからなる振動体とすれば、本実施形態の電子装置１００（図８、参照）は共振子を構成することができる。

このような構成及び製造方法によれば、空洞部Ｓを上方から被覆する第１被覆層７Ｙが耐食性層を含むことで、長時間にわたるリリース工程を実施しても耐食性層が高いエッチング耐性を有することにより支障なく残存するので、第２被覆層による閉鎖処理を確実に実施でき、信頼性の高い共振子を実現することができる。
（実施形態２）

続いて、実施形態２に係る電子装置について図面を参照して説明する。本実施形態に係る電子装置は、基板を半導体基板とし、空洞部の内部に配設され機能構造体とＣＭＯＳ回路部とが前記基板上に併設されて構成されていることを特徴としている。
図１３は、実施形態２に係る電子装置の概略構成を示す平面レイアウト図である。図１３において、電子装置２００は、基板１１上に機能構造体領域１５０とＣＭＯＳ回路部領域１６０とが併設され構成されている。なお、ＣＭＯＳ回路部領域１６０と機能構造体領域１５０それぞれの一部が断面方向に交差する構造としてもよい。なお、以降、機能構造体領域をＭＥＭＳ構造体領域と表すことがある。

次に、電子装置２００の断面構造について説明する。
図１４は、実施形態２に係る電子装置の主要部概略構造を示す断面図である。図１４において、本実施形態では、シリコンや化合物半導体などの半導体基板等よりなる基板１１が用いられる。ただし、基板１１はガラス、セラミックス、サファイア、ダイヤモンド、合成樹脂等の他の素材で構成される場合も有り得る。

基板１１上には、窒化シリコン等で構成された下地層（素子分離層）１２が形成されている。また、基板１１上のＭＥＭＳ構造体領域１５０には、振動体、フィルタ、アクチュエータ、センサ等のＭＥＭＳ構造体を構成する下部構造部１３Ａ及び上部構造部１５Ａが形成されている。本実施形態では、下部構造部１３Ａを固定子、上部構造部１５Ａを可動子とする共振子を例示している。従って、下部構造部１３Ａと上部構造部１５Ａは離間して対向配置される。

また、基板１１上のＣＭＯＳ回路部領域１６０には、下部電極１３Ｂと上部電極１５Ｂが絶縁膜１４Ｂを介して対向配置されたコンデンサが構成されている。さらに、基板１１の表層部には能動層１１Ａ、不純物領域１１Ｂ，１１Ｃ、ゲート絶縁膜１４Ｃ、及び、ゲート電極１５ＣよりなるＣＭＯＳトランジスタが形成されている。

下部構造部１３Ａ及び上部構造部１５Ａの材料は導電体であれば特に限定されないが、それぞれＣＭＯＳトランジスタを構成するゲート電極１５Ｃと同工程若しくは同種工程で実施することができる点で、例えば、導電性シリコン膜（ドーピングされた多結晶シリコン）で構成されることが望ましい。導電性シリコン膜は半導体製造プロセスにおいて形成される機能層を構成する素材であり、上記ＣＭＯＳトランジスタに限らず、半導体回路中の機能層と同時に形成することで製造工程を共通化できるという利点がある。

基板１１上には、絶縁層である酸化シリコン（ＳｉＯ₂）、より詳細にはＰＳＧ（リンドープガラス）やＴＥＯＳ（テトラエチルオルトシリケートなどを原料ガスとして形成されるＣＶＤ膜）等よりなる層間絶縁層１６，１８、アルミニウム等の導体層よりなる配線層１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ並びに第１被覆層１９Ａ、配線層１９Ｂ，１９Ｃ，１９Ｄ，１９Ｅが形成されている。これら配線層１９Ｂ，１９Ｃ，１９Ｄ，１９Ｅは、基板１１上に所定の回路を形成するための導電パターンとされる。上記の各層の上には酸化シリコン（ＳｉＯ₂）や窒化シリコン（Ｓｉ₃Ｎ₄）などからなる保護膜２１が積層されている。この保護膜２１は層間絶縁層１６，１８や後述する犠牲層とはパターニング（エッチング）選択性を有する素材で構成される。さらに第１被覆層１９Ａの上には第２被覆層２２が形成されている。

層間絶縁層１６，１８には開口部が設けられ、この開口部によって上述したＭＥＭＳ構造体が内部に配置された空洞部Ｃが構成される。空洞部Ｃは第１被覆層１９Ａと第２被覆層２２とから構成される被覆部により上方から被覆されることで密閉されている。第１被覆層１９Ａには空洞部Ｃに連通する複数の開口１９ａが形成され、これらの開口１９ａは、第２被覆層２２が上方から覆われることで閉鎖されている。

第１被覆層１９Ａは、配線層１９Ｂ，１９Ｃ，１９Ｄ，１９Ｅと同時に形成される。例えば、金属層を成膜し、その後、パターニングすることで、第１被覆層１９Ａや各配線層の外形と同時に開口１９ａを備えた第１被覆層１９Ａが形成される。ここで、第１被覆層１９Ａは、他の配線層と同様に複数層の積層構造で構成される場合がある。例えば、第１層（最下層）が厚み１−１０００ｎｍ、好ましくは５０ｎｍ程度のＴｉまたはＴｉＮ、第２層（中間層）が厚み１０−１００００ｎｍ、好ましくは８００ｎｍ程度のＡｌ−Ｃｕ合金層、第３層（最上層）が厚み１−１０００ｎｍ、好ましくは５０ｎｍ程度のＴｉＮで構成される。この場合、空洞部Ｃの直上に配置されるべき第１層を除去しておくことで、リリース工程を容易に行うことが可能になる。

また、第１被覆層１９Ａの構成としては、前述した実施形態１（図９、参照）に記載したように、空洞部Ｃを臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造、空洞部Ｃを臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層された積層構造、空洞部Ｃを臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層された積層構造や、空洞部Ｃを臨む面からＴｉ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造、及び空洞部Ｃを臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層された積層構造が適合できる。

また、第１被覆層１９Ａに設けられる開口１９ａにおいても、前述した実施形態１に記載の配設構成が適用できるので説明を省略する。

なお、実際には層間絶縁層１６，１８を形成した後に第１被覆層１９Ａを形成し、第１被覆層１９Ａの開口１９ａを通してウエットエッチングやドライエッチング等で層間絶縁層１６，１８をエッチング除去し、その後、洗浄するといった処理を行うリリース工程で空洞部Ｃが形成されている。

また、第２被覆層２２は、第１被覆層１９Ａ上に真空蒸着、スパッタリング、ＣＶＤ法等の気相成長法により減圧下で成膜され、これによって、上記空洞部Ｃが開口１９ａを通して減圧された状態で開口１９ａが閉鎖されている。第２被覆層２２は、酸化シリコン、窒化シリコン等の絶縁体やＡｌ、Ｔｉ、Ｗ等の金属により形成される。

次に、ＭＥＭＳ構造体領域１５０の構造について図面を参照して説明する。なお、図１４も参照する。
図１５は、本実施形態に係るＭＥＭＳ構造体領域の概略構造を示す平面レイアウト図である。図１５において、ＭＥＭＳ構造体領域１５０の略中央部には、下部構造部１３Ａと上部構造部１５Ａとが形成されている。下部構造部１３Ａと上部構造部１５Ａそれぞれの一部が、断面的に交差し、且つ離間して配設される（図１４、参照）。

そして、下部構造部１３Ａの端部は、スルーホール１７ｅ，１９ｆ、配線層１７Ｅを介して配線層１９Ｆに接続されている。一方、上部構造部１５Ａの端部は、スルーホール１７ａ，１９ｂ、配線層１７Ａを介して配線層１９Ｂに接続されている。配線層１７Ａ，１９Ｂそれぞれは、図示しないＣＭＯＳ回路部の配線層の一つに接続される。

下部構造部１３Ａと上部構造部１５Ａからなる共振子の上方には、第１被覆層１９Ａが空洞部Ｃを覆うように形成されている。そして、第１被覆層１９Ａの延在された一端は、スルーホール１７ｆを介して層間配線層１７Ｆに接続され、図示しないＣＭＯＳ回路部のＧＮＤ電極に接続される。また、空洞部Ｃの周囲には、下部構造部１３Ａと同工程で形成される下部包囲壁１３ａ，１３ｂが配設される。

本実施形態では、ＣＭＯＳ回路部の内部には少なくとも発振回路が形成されており、その出力部の一方が上部構造部１５Ａ、他方が下部構造部１３Ａに接続され、発振回路から上部構造部１５Ａと下部構造部１３Ａとに発振信号が出力される。また、ＭＥＭＳ構造体は、下部構造部１３Ａと上部構造部１５Ａとからなる共振子であって、上部構造部１５Ａと下部構造部１３Ａとに同極の電位を入力すると互いに反発しあい、異極の電位を入力すると引き合って、上部構造部１５Ａが断面方向に振動する。従って、本実施形態による電子装置２００は、共振子と発振回路とが半導体基板上に併設された発振器が例示されている。

続いて、実施形態２に係る電子装置の製造方法について説明する。以下に説明する製造方法は、ＭＥＭＳ構造体とＣＭＯＳ回路部とが一体化された電子装置を製造する場合の例を示すものであるが、本実施形態はこのような態様に限らず、機能構造体が空洞部内に配置されてなる各種の機能デバイスを包含するものである。

図１６〜図１９は、本実施形態に係る電子装置の製造工程を示す概略工程断面図である。図１６に示すように、基板１１の表層部にまず能動層１１Ａを形成する。また、基板１１上にはスパッタリング法やＣＶＤ法などの成膜技術及び微細パターニング技術により下地層１２を形成し、この下地層１２上にはスパッタリング法やＣＶＤ法などの成膜技術及び微細パターニング技術により下部構造部１３Ａ及び下部電極１３Ｂを同時に同材料で形成する。

続いて、スパッタリング法やＣＶＤ法により犠牲層１４Ａ、絶縁膜１４Ｂ、ゲート絶縁膜１４Ｃを同時に同材料で形成する。その後、スパッタリング法やＣＶＤ法などにより上部構造部１５Ａ、上部電極１５Ｂ、ゲート電極１５Ｃを同時に同材料で形成する。なお、ゲート電極１５Ｃの形成後、ゲート電極１５Ｃをマスクとしてセルフアライメントで不純物領域１１Ｂ，１１Ｃをイオン注入法などにより形成する。
以上が、機能構造体（ＭＥＭＳ構造体）を犠牲層１４Ａとともに形成する機能構造体形成工程と、ＣＭＯＳトランジスタを形成する工程である。

次に、上記構造上にはスパッタリング法やＣＶＤ法などで層間絶縁層１６を形成し、パターニングによりスルーホール１７ａ，１７ｅを含むスルーホール群を形成する。その後、層間絶縁層１６上に蒸着法、スパッタリング法、ＣＶＤ法などにより適宜の配線パターンが形成され、スルーホール１７ｅを介して下部構造部１３Ａと導電接続された配線層１７Ｅ、スルーホール１７ａを介して上部構造部１５Ａと接続された配線層１７Ａを形成する。

さらに、上部電極１５Ｂとスルーホールを介して導電接続された配線層１７Ｂ、不純物領域１１Ｂ，１１Ｃとスルーホールを貸して導電接続された配線層１７Ｃ，１７Ｄなどを形成する。また、図示しない他の配線層を含め、これらの配線層によってＭＥＭＳ構造体、コンデンサ、ＣＭＯＳトランジスタからの引き出し配線構造が形成される。

次に、図１７に示すように、ＭＥＭＳ構造体の上部及びＣＭＯＳトランジスタの上部を含む周縁にスパッタリング法やＣＶＤ法などで層間絶縁層１８を形成する（層間絶縁層形成工程）。この際、パターニングによりスルーホール３１〜３６を形成する。

次に、図１８に示すように、層間絶縁層１８上に蒸着法、スパッタリング法、ＣＶＤ法などにより、第１被覆層１９Ａ、配線層１９Ｂ，１９Ｃ，１９Ｄ，１９Ｅ，１９Ｆを形成する。そして、ＭＥＭＳ構造体のうち、下部構造部１３Ａに接続する配線層１９Ｆと、上部構造部１５Ａに接続する配線層１９Ｂそれぞれと、前述のＣＭＯＳ回路部（ＣＭＯＳトランジスタ）とを接続する配線層を形成する（配線層形成工程）。第１被覆層１９Ａには、その外形パターンや配線パターンとともに微細パターニング技術により開口１９ａを形成する。

その後、図１９に示すように、層間絶縁層１８及び配線層１９Ｂ，１９Ｃ，１９Ｄ，１９Ｅ，１９Ｆ表面上にスパッタリング法やＣＶＤ法などにより窒化シリコン等よりなる保護膜２１を形成し、第１被覆層１９Ａの周縁部を含む領域を被覆する（保護膜形成工程）。

続いて、フッ酸水溶液、緩衝フッ酸水溶液、フッ酸ガス等により上記開口１９ａを通してその下の層間絶縁層１８，１６、犠牲層１４Ａを除去する（リリース工程）。これによって空洞部Ｃが形成される。その後、空洞部Ｃの内面を水洗等により洗浄する。

次に、図１４に示すように、減圧された空間（反応チャンバ）内において蒸着法、スパッタリング法、ＣＶＤ法などにより第２被覆層２２を成膜し、これによって空洞部Ｃ内を減圧した状態として開口１９ａを閉鎖することにより封止する（第２被覆層形成工程）。

従って、上述した実施形態２による電子装置２００は、機能構造体（機能構造体領域１５０）とＣＭＯＳ回路部（ＣＭＯＳ回路部領域１６０）とを基板１１上に併設して構成することから小型化を可能にする。つまり発振器の小型化を実現できる。また、空洞部Ｃを上方から被覆する第１被覆層１９Ａが耐食性層を含むことで、長時間にわたるリリース工程を実施しても耐食性層が高いエッチング耐性を有することにより支障なく残存するので、第２被覆層２２による閉鎖処理を確実に実施でき、信頼性の高い発振器を提供することができる。

さらに、機能構造体とＣＭＯＳ回路部それぞれの層間絶縁層及び配線層の一部を共通にすることができることから、また半導体製造プロセスを用いて効率的に製造することができる。従って、製造歩留まりを確保するとともに製造コストを低減することができる。

なお、本発明の電子装置及びその製造方法は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

例えば、上記実施形態では半導体基板上にＣＭＯＳプロセスと同様の半導体製造工程を実施しつつ、共振子あるいは発振器を構成しているが、アクチュエータ、高周波フィルタ等の機能構造体としてのＭＥＭＳ素子（ＭＥＭＳ構造体３Ｘ）にも適合できる他、水晶振動子、加速度センサ、ジャイロセンサなどのＭＥＭＳ構造体以外の各種の機能構造体を備えたものに適用することができる。

また、上記実施形態では機能構造体を半導体集積回路と一体化してなる半導体装置を構成しているが、半導体基板以外の基板を用いてもよく、或いは、半導体回路以外の他の電子回路を機能構造体と接続したものであっても構わない。

１…基板、３Ｘ…ＭＥＭＳ構造体（機能構造体）、３Ｙ…下部包囲壁、４，６…層間絶縁層、５…配線層、５Ｙ…包囲壁、７Ｙ…第１被覆層、７ａ…開口、９…第２被覆層、１０Ｙ…側壁、１００…電子装置。

Claims (15)

1. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最上層に設けられていることを特徴とする電子装置。
2. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最上層に設けられていることを特徴とする電子装置。
3. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最上層に設けられていることを特徴とする電子装置。
4. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最上層に設けられていることを特徴とする電子装置。
5. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最上層に設けられていることを特徴とする電子装置。
6. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１
   被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最下層に設けられていることを特徴とする電子装置。
7. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最下層に設けられていることを特徴とする電子装置。
8. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最下層に設けられていることを特徴とする電子装置。
9. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
   前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
   前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
   前記第２被覆層は、前記孔部を閉鎖しており、
   前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ
   前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
   前記積層構造の少なくとも一層が、前記第１被覆層の最下層に設けられていることを特徴とする電子装置。
10. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
    前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
    前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
    前記第２被覆層は、前記孔部を閉鎖しており、
    前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
    前記積層構造の少なくとも一層が、前記第１被覆層の最下層に設けられていることを特徴とする電子装置。
11. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
    前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
    前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
    前記第２被覆層は、前記孔部を閉鎖しており、
    前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
    前記積層構造の少なくとも一層が、前記第１被覆層の最上層と最下層とに設けられた層で構成されることを特徴とする電子装置。
12. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
    前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
    前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層されている積層構造で構成され、
    前記第２被覆層は、前記孔部を閉鎖しており、
    前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
    前記積層構造の少なくとも一層が、前記第１被覆層の最上層と最下層とに設けられた層で構成されることを特徴とする電子装置。
13. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成
    する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
    前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
    前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層、ＴｉＮ層の順に積層されている積層構造で構成され、
    前記第２被覆層は、前記孔部を閉鎖しており、
    前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
    前記積層構造の少なくとも一層が、前記第１被覆層の最上層と最下層とに設けられた層で構成されることを特徴とする電子装置。
14. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
    前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
    前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
    前記第２被覆層は、前記孔部を閉鎖しており、
    前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
    前記積層構造の少なくとも一層が、前記第１被覆層の最上層と最下層とに設けられた層で構成されることを特徴とする電子装置。
15. 基板と、該基板上に形成された機能構造体と、該機能構造体が配置された空洞部を画成する被覆部と、前記基板上に形成されるＣＭＯＳ回路部と、が備えられる電子装置であって、
    前記被覆部が、前記空洞部の側壁をなす側壁部と、前記空洞部の上方被覆部をなす第１被覆層及び第２被覆層と、を備え、
    前記第１被覆層は、前記空洞部に貫通する孔部を有するとともに、前記空洞部を臨む面からＴｉＮ層、Ａｌ−Ｃｕ層、ＴｉＮ層の順に積層されている積層構造で構成され、
    前記第２被覆層は、前記孔部を閉鎖しており、
    前記側壁部が、ガードリングと、層間絶縁層及び配線層の少なくとも一方を含み、かつ前記側壁部が含む前記層間絶縁層及び前記配線層の少なくとも一方が、前記ＣＭＯＳ回路部の層間絶縁層または配線層の一部であり、
    前記積層構造の少なくとも一層が、前記第１被覆層の最上層と最下層とに設けられた層で構成されることを特徴とする電子装置。

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