JP6331551B2 - Ｍｅｍｓデバイス - Google Patents

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Description

本発明は、レゾネーター、センサー、アクチュエーター等の機能素子、及び／又は、電子回路を１つの基板に集積化したＭＥＭＳ（Micro Electro Mechanical Systems）デバイス等に関する。
例えば、機能素子として静電容量タイプのレゾネーターを備えるＭＥＭＳデバイスにおいて、レゾネーターは、基板に形成されたキャビティー内に真空状態で密閉される。また、真空密閉を必要としない機能素子であっても、塵埃や水分等の影響を防止するために、キャビティー内に密閉される。
そのようなＭＥＭＳデバイスにおいてキャビティーを形成するためには、例えば、機能素子が設けられたキャビティー内に犠牲膜が形成され、所定の位置に開口（リリースホール）が形成された第１の蓋部でキャビティーを覆った後に、リリースエッチングによって犠牲膜が除去される。さらに、リリースホールを封止するために、第１の蓋部上に、アルミニウム（Ａｌ）等の封止材を用いて、封止部を含む第２の蓋部がスパッターによって形成される。
しかしながら、封止部をスパッターによって形成する際に、封止材の一部がリリースホールを通ってキャビティー内に侵入し、キャビティーの底面に被着してしまう。従って、リリースホール直下のキャビティーの底面において、接続先の異なる複数の電極又は配線が存在すると、それらの電極又は配線がショートするおそれがある。そのような事情から、従来は、リリースホール直下のキャビティーの底面において、接続先の異なる複数の電極又は配線を近接して配置することができなかった。
関連する技術として、特許文献１には、基板上の空洞内に配置される機能素子と電子回路とからなる電子装置の製造工程を効率的に実施し、製造歩留まりを確保すると共に製造コストを低減することを目的とする電子装置が開示されている。この電子装置は、基板と、基板上に形成された機能素子と、機能素子が配置された空洞部を画成する被覆構造とを具備する電子装置において、被覆構造が、空洞部の周囲を取り巻くように基板上に形成された層間絶縁膜と配線層との積層構造を含み、被覆構造の内で空洞部を上方から覆う上方被覆部の少なくとも厚み方向の一部が耐食性層を含み、上方被覆部が、空洞部に臨む貫通孔を備えた第１被覆層と、貫通孔を閉鎖する第２被覆層とを有する。
また、特許文献２には、製造プロセスが容易で小型化可能、かつ、高い信頼性を有する中空封止構造を備えたＭＥＭＳデバイスが開示されている。このＭＥＭＳデバイスは、基板と、基板上に基板と空隙を介して形成され、穴が設けられた可動部と、基板上に形成され、穴の内側を可動部に非接触に貫通する支柱と、支柱によって支持され、可動部上に可動部と空隙を介して形成されたキャップ部とを有する。
特開２００８−２２１４３５号公報（段落０００７−０００８、００４１、図８） 特開２０１０−２２３８５０号公報（段落００１２−００１３、図５）
特許文献１には、貫通孔（リリースホール）がＭＥＭＳ構造体（機能素子）の直上位置からオフセットされた位置に形成されていることが好ましいと記載されている。このようにすると、第２被覆層の形成時においてＭＥＭＳ構造体に第２被覆層の素材が付着する不具合を回避できる。しかしながら、特許文献１には、キャビティーの底面に設けられた複数の電極又は配線に第２被覆層の素材が付着して生ずるショートを防止することは開示されていない。また、特許文献２にも、キャビティーの底面に設けられた複数の電極又は配線のショートを防止することは開示されていない。
そこで、上記の点に鑑み、本発明の第１の目的は、キャビティー内に機能素子が設けられたＭＥＭＳデバイスにおいて、キャビティーの底面に設けられた電極又は配線のショートを防止して、キャビティーを小型化することである。また、本発明の第２の目的は、機能素子を収納するキャビティー構造の強度を向上させることである。さらに、本発明の第３の目的は、リリースホールを封止する封止部を含む第２の蓋部を薄くすることである。また、本発明の第４の目的は、第１の蓋部に形成されるリリースホールの径を大きくして、リリースエッチングを効率的に行うことである。
以上の課題を解決するため、本発明の第１の観点に係るＭＥＭＳデバイスは、基板と、基板の表面に直接又は絶縁膜を介して設けられた機能素子と、基板又は絶縁膜の表面に設けられ、機能素子の周囲にキャビティーを形成する構造体と、基板又は絶縁膜の表面に対向する面における所定の位置に開口が形成され、機能素子との間に間隙を伴ってキャビティーの一部を覆う第１の蓋部と、基板又は絶縁膜の表面において複数の電極又は配線の間に設けられ、第１の蓋部の開口に間隙を介して対向する受け面を有する受け部と、第１の蓋部の開口を封止する導電性の封止部を含む第２の蓋部とを備える。
本発明の第１の観点によれば、第１の蓋部の開口に間隙を介して対向する受け面を有する受け部を複数の電極又は配線の間に設けることにより、リリースホールを封止する封止部をスパッターによって形成する際に、導電性の封止材の一部がリリースホールを通ってキャビティー内に侵入しても、受け部によって複数の電極又は配線のショートを防止することができる。その結果、それらの電極又は配線の間隔を小さくして、キャビティーを小型化することが可能となる。また、受け部は、第１の蓋部の開口に間隙を介して対向しているので、リリースエッチングの妨げとならない。
ここで、封止部が、受け部の受け面に延在しても良い。それにより、封止部を含む第２の蓋部が第１の蓋部と共に受け部に固定されるので、機能素子を収納するキャビティー構造の強度を向上させることができる。
あるいは、受け部の受け面の面積が、第１の蓋部の開口の面積よりも小さくても良い。その場合には、リリースホールを封止する封止部をスパッターによって形成する際に、導電性の封止材の一部がリリースホールを通ってキャビティーの底面に被着するが、受け部がマスクの役割を果たすことにより、複数の電極又は配線のショートを防止することができる。その結果、それらの電極又は配線の間隔を小さくして、キャビティーを小型化することが可能となる。
また、本発明の第２の観点に係るＭＥＭＳデバイスは、基板と、基板の表面に直接又は絶縁膜を介して設けられた機能素子と、基板又は絶縁膜の表面に設けられ、機能素子の周囲にキャビティーを形成する構造体と、基板又は絶縁膜の表面に対向する面における所定の位置に開口が形成され、機能素子との間に間隙を伴ってキャビティーの一部を覆う第１の蓋部と、基板又は絶縁膜の表面に設けられて機能素子に電気的に接続されると共に、第１の蓋部の開口に間隙を介して対向する受け面を有する導電性の受け部と、第１の蓋部の開口を封止して受け部の受け面に延在する導電性の封止部を含む第２の蓋部とを備える。
本発明の第２の観点によれば、リリースホールを封止する封止部をスパッターによって形成する際に、導電性の封止材の一部がリリースホールを通ってキャビティー内に侵入しても、受け部によって電極又は配線のショートを防止することができる。さらに、導電性の受け部を外部接続電極として利用することができるので、機能素子の配線を効率的に行い、キャビティーをさらに小型化することが可能となる。
本発明の第１又は第２の観点において、受け部の受け面が、平面視で第１の蓋部の開口及び該開口の周囲の領域と重なるようにしても良い。それにより、リリースホールを封止する封止部をスパッターによって形成する際に、封止材の一部がリリースホールを通ってキャビティー内に侵入しても、受け部の受け面が封止材を受け止めることができる。従って、封止部を含む第２の蓋部を薄くしても、リリースホールを封止することが可能となる。また、第１の蓋部に形成されるリリースホールの径を大きくして、リリースエッチングを効率的に行うことが可能となる。
以上において、受け部が、不純物がドープされたポリシリコンで形成されても良い。その場合には、不純物がドープされたポリシリコンで機能素子を形成する際に、受け部を同時に形成することができる。また、受け部が導電性を有するので、受け部を外部接続電極として利用することが可能となる。
本発明の第１の実施形態に係るＭＥＭＳデバイスのトレンチ内の平面図。 図１のＡ−Ａ'線におけるＭＥＭＳデバイスの主要部を示す断面図。 スパッター工程における封止部の形成状態を示す断面図。 本発明の第１の実施形態に係るＭＥＭＳデバイスの製造工程における断面図。 本発明の第１の実施形態に係るＭＥＭＳデバイスの製造工程における断面図。 本発明の第２の実施形態に係るＭＥＭＳデバイスのトレンチ内の平面図。 図６のＢ−Ｂ'線におけるＭＥＭＳデバイスの主要部を示す断面図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明の各実施形態に係るＭＥＭＳデバイスは、レゾネーター、センサー、アクチュエーター等の機能素子、及び／又は、電子回路を１つの基板に集積化したデバイスである。
以下においては、一例として、機能素子として静電容量タイプのレゾネーターを備えると共に、半導体回路素子としてＭＯＳ電界効果トランジスターを備えるＭＥＭＳデバイスについて説明する。レゾネーターは、半導体基板のトレンチ（表面凹部）内に形成されたキャビティー内に密閉される。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＭＥＭＳデバイスのトレンチ内の構造を示す平面図である。図１は、キャビティーが蓋部で覆われる前のトレンチ内の構造を示している。また、図２は、図１のＡ−Ａ'線におけるＭＥＭＳデバイスの主要部を示す断面図である。図１及び図２に示すように、このＭＥＭＳデバイスにおいては、主面（図中上面）の第１の領域（図中右側）にトレンチ１０ａが形成されると共に、主面の第２の領域（図中左側）に半導体回路素子の不純物拡散領域が形成された半導体基板１０が用いられる。
半導体基板のトレンチ１０ａの底面には、絶縁膜２０を介して、下部電極３１及び上部電極３２を有するレゾネーターと、外部接続電極４１及び４２と、受け部４３と、壁部４４とが設けられている。また、壁部４４の周囲には、壁部４４を補強する絶縁膜５１が設けられている。なお、受け部４３及び壁部４４は、半導体基板のトレンチ１０ａの底面に直接設けても良い。また、ガラス、セラミックス、又は、樹脂等の絶縁性の高い基板を用いる場合には、下部電極３１、上部電極３２、及び、外部接続電極４１及び４２を、基板上に直接設けても良い。
例えば、絶縁膜２０は、ニ酸化ケイ素（ＳｉＯ２）の絶縁膜２１と、窒化ケイ素（ＳｉＮ）の絶縁膜２２とを含んでいる。下部電極３１、上部電極３２、及び、外部接続電極４１〜壁部４４は、不純物がドープされて導電性を有するポリシリコン等で形成される。また、絶縁膜５１は、ニ酸化ケイ素（ＳｉＯ２）等で形成される。
レゾネーターの上部電極３２は、カンチレバー（片持ち梁）状の構造体を含み、構造体の一端が固定され、構造体の他端が可動となっている。外部接続電極４１及び４２は、例えば、角柱又は円柱の形状を有しており、レゾネーターの下部電極３１及び上部電極３２を電子回路にそれぞれ電気的に接続するために用いられる。外部接続電極４１は、下部電極３１に電気的に接続されており、下部電極３１と一体的に構成されても良い。また、外部接続電極４２は、上部電極３２に電気的に接続されており、上部電極３２と一体的に構成されても良い。
受け部４３は、例えば、角柱又は円柱の形状を有しており、後で説明する封止材のスパッター工程において、接続先の異なる複数の電極又は配線のショートを防止するために、それらの電極又は配線の間に設けられる。例えば、図１及び図２に示す例においては、受け部４３が、外部接続電極４１と外部接続電極４２との間に設けられている。壁部４４は、レゾネーター及び外部接続電極４１〜受け部４３の周囲にキャビティーを形成する構造体である。
半導体基板のトレンチ１０ａ内において、壁部４４によって囲まれた領域がキャビティーとなる。キャビティー内の空間は、高真空領域とされる。キャビティー内に設けられたレゾネーターにおいて、下部電極３１と上部電極３２との間に交流電圧を印加することにより、静電力によって上部電極３２の機械的振動が励起され、この機械的振動に起因する下部電極３１と上部電極３２との間の静電容量の変化が検出される。
図２に示すように、キャビティーは、レゾネーターとの間に間隙を伴って、第１の蓋部６０と第２の蓋部７０とを含む蓋部によって覆われている。第１の蓋部６０は、例えば、窒化ケイ素（ＳｉＮ）等の絶縁膜６１と、導電性を有するポリシリコン膜６２とを含んでいる。なお、ポリシリコン膜６２の表面に、窒化チタン（ＴｉＮ）又はサリサイド等の膜が設けられても良い。
ポリシリコン膜６２の一部は、外部接続電極４１の主面（図中上面）における所定の領域に設けられ、外部接続電極４１に電気的に接続される。また、ポリシリコン膜６２の該一部から絶縁されている他の一部は、外部接続電極４２の主面（図中上面）における所定の領域に設けられ、外部接続電極４２に電気的に接続される。
第１の蓋部６０は、基板又は絶縁膜２０の表面に対向する面における所定の位置に開口（リリースホール）６０ａが形成されており、リリースホール６０ａ以外の部分でキャビティーを覆っている。リリースホール６０ａは、キャビティー内に形成された犠牲膜をリリースエッチングによって除去する際に使用される。その後、キャビティー内を減圧状態（真空状態）として、第１の蓋部６０の表面に、アルミニウム（Ａｌ）等の導電性の封止材を用いて第２の蓋部７０がスパッター（高真空成膜法）によって形成される。
第２の蓋部７０は、ポリシリコン膜６２を介して外部接続電極４１に電気的に接続されると共に、第２の蓋部７０の他の部分から絶縁された中間導電体７１と、ポリシリコン膜６２を介して外部接続電極４２に電気的に接続されると共に、第２の蓋部７０の他の部分から絶縁された中間導電体７２と、第１の蓋部のリリースホール６０ａを封止する封止部７３とを含んでいる。
第２の蓋部７０を形成するスパッター工程において、導電性の封止材の一部が、リリースホール６０ａを通ってキャビティー内に侵入する。そこで、本実施形態においては、キャビティー内に侵入した封止材によって複数の電極又は配線がショートすることを防止するために、リリースホール６０ａの下方に受け部４３が設けられている。
図３は、スパッター工程における封止部の形成状態を示す断面図である。図３（ａ）は、比較例のＭＥＭＳデバイスにおける封止部の形成状態を示している。図３（ａ）に示すように、比較例のＭＥＭＳデバイスにおいては、第１の蓋部６０の表面にスパッターによって封止部７３を形成する際に、導電性の封止材の一部がリリースホール６０ａを通ってキャビティー内に侵入してキャビティーの底面に被着する。従って、リリースホール６０ａ直下のキャビティーの底面において、接続先の異なる複数の電極又は配線を近接して配置することができなかった。
また、比較例のＭＥＭＳデバイスにおいては、リリースホール６０ａ上の封止部７３にオーバーハングを形成してリリースホール６０ａを封止するために、リリースホール６０ａの径に比例して封止部７３の膜厚を増加させなければならない。従って、封止部７３を薄くするためには、リリースホール６０ａの径を小さくしてリリースホール６０ａを微細化する必要があった。
一方、図３（ｂ）は、本発明の第１の実施形態に係るＭＥＭＳデバイスにおける封止部の形成状態を示している。図３（ｂ）に示すように、本発明の第１の実施形態に係るＭＥＭＳデバイスにおいては、リリースホール６０ａに間隙を介して対向する受け面４３ａを有する受け部４３が、接続先の異なる複数の電極又は配線の間に設けられている。
それにより、リリースホール６０ａを封止する封止部７３をスパッターによって形成する際に、導電性の封止材の一部がリリースホール６０ａを通ってキャビティー内に侵入しても、受け部４３によって複数の電極又は配線のショートを防止することができる。その結果、それらの電極又は配線の間隔を小さくして、キャビティーを小型化することが可能となる。また、受け部４３の受け面４３ａは、リリースホール６０ａに間隙を介して対向しているので、リリースエッチングの妨げとならない。
図３（ｂ）に示すように、封止部７３は、受け部４３の受け面４３ａに延在している。それにより、封止部７３を含む第２の蓋部が第１の蓋部６０と共に受け部４３に固定されるので、機能素子を収納するキャビティー構造の強度を向上させることができる。
また、受け部４３の受け面４３ａは、平面視でリリースホール６０ａ及びその周囲の領域と重なっている。それにより、リリースホール６０ａを封止する封止部７３をスパッターによって形成する際に、導電性の封止材の一部がリリースホール６０ａを通ってキャビティー内に侵入しても、受け部４３の受け面４３ａが封止材を受け止めることができる。
その場合には、受け面４３ａにおける封止部７３の膜厚が、第１の蓋部６０の基板又は絶縁膜２０の表面に対向する面と受け面４３ａとの間の距離よりも大きければ、リリースホール６０ａを封止することができる。従って、封止部７３を含む第２の蓋部を薄くしても、リリースホール６０ａを封止することが可能となる。従って、第２の蓋部を薄くすることにより、半導体基板のトレンチを浅く形成することができる。
さらに、リリースホール６０ａの径が封止部７３の膜厚に依存しなくなるので、第１の蓋部６０に形成されるリリースホール６０ａの径を大きくして、リリースエッチングを効率的に行うことが可能となる。
また、図３（ｃ）は、本発明の第１の実施形態の変形例に係るＭＥＭＳデバイスにおける封止部の形成状態を示している。図３（ｃ）に示すように、本発明の第１の実施形態の変形例に係るＭＥＭＳデバイスにおいては、受け部４３の受け面４３ａの面積が、リリースホール６０ａの面積よりも小さい。
その場合には、リリースホール６０ａを封止する封止部７３をスパッターによって形成する際に、導電性の封止材の一部がリリースホール６０ａを通ってキャビティーの底面に被着するが、受け部４３がマスクの役割を果たすことにより、複数の電極又は配線のショートを防止することができる。その結果、それらの電極又は配線の間隔を小さくして、キャビティーを小型化することが可能となる。
再び図２を参照すると、半導体基板１０の主面の第２の領域には、半導体回路素子が設けられている。例えば、半導体基板１０内に、ＭＯＳ電界効果トランジスター（ＭＯＳＦＥＴ）のソース及びドレインとなる不純物拡散領域８１及び８２が設けられ、半導体基板１０上に、ゲート絶縁膜を介してゲート電極８３が設けられている。
蓋部及び半導体回路素子が設けられた半導体基板１０には、ニ酸化ケイ素（ＳｉＯ２）又はＢＰＳＧ（Boron Phosphorus Silicon Glass）等で、半導体基板１０の主面を覆う第１の絶縁層（層間絶縁膜）９１が設けられている。第１の絶縁層９１は、絶縁膜６１に接して、第２の蓋部７０の中間導電体７１及び７２を封止部７３から絶縁する。
第１の絶縁層９１の第１の領域において、第１の絶縁層９１を貫通して中間導電体７１及び７２にそれぞれ電気的に接続されたタングステン（Ｗ）等のコンタクトプラグ（電極）１０１及び１０２が設けられている。また、第１の絶縁層９１の第２の領域において、第１の絶縁層９１を貫通して不純物拡散領域８１及び８２及びゲート電極８３にそれぞれ電気的に接続されたタングステン（Ｗ）等のコンタクトプラグ（電極）１０３〜１０５が設けられている。
第１の絶縁層９１の表面に設けられたアルミニウム（Ａｌ）等の第１の配線層において、コンタクトプラグ１０１〜１０５に対する電気的な接続が行われる。さらに、必要に応じて、第２の絶縁層９２を介して第２の配線層が設けられ、以下同様に、所望の数の配線層が配置される。また、最上層の配線層の表面には、保護膜（図示せず）が設けられる。
例えば、第１の配線層に設けられた配線１１１によって、コンタクトプラグ１０１とコンタクトプラグ１０３とが電気的に接続される。また、第２の配線層に設けられた配線１１２によって、第１の配線層を介して、コンタクトプラグ１０２とコンタクトプラグ１０４とが電気的に接続される。これにより、レゾネーターを半導体回路素子に電気的に接続することができる。
次に、図１及び図２に示すＭＥＭＳデバイスの製造方法について説明する。
図４及び図５は、本発明の第１の実施形態に係るＭＥＭＳデバイスの製造工程における断面図である。まず、図４（ａ）に示すように、例えば、シリコン単結晶等で構成された半導体基板１０の主面の一部に、フォトリソグラフィー法によってレジスト１１を設けてドライエッチングを行うことにより、半導体基板１０の主面の第１の領域に深いトレンチ（ディープトレンチ）１０ａが形成される。その後、レジスト１１が除去される。
次に、図４（ｂ）に示すように、半導体基板のトレンチ１０ａの底面に絶縁膜２０が形成される。例えば、絶縁膜２０は、ニ酸化ケイ素（ＳｉＯ２）の絶縁膜２１と、窒化ケイ素（ＳｉＮ）の絶縁膜２２とを含んでいる。窒化ケイ素（ＳｉＮ）の絶縁膜２２は、後述するキャビティー内の犠牲膜を除去するためのウエットエッチング（リリースエッチング）に耐えることができる。
また、半導体基板のトレンチ１０ａの底面に絶縁膜２０を介して、不純物がドープされて導電性を有するポリシリコン等を形成し、レジストを用いたドライエッチングよってパターニングすることにより、レゾネーターの下部電極３１が形成される。さらに、下部電極３１上にギャップ犠牲膜２３を形成した後、導電性を有するポリシリコン等を形成し、レジストを用いたドライエッチングによってパターニングすることにより、レゾネーターの上部電極３２、外部接続電極４１及び４２、受け部４３、及び、壁部４４が形成される。その後、ギャップ犠牲膜２３が、ウエットエッチングによって除去される。
これにより、半導体基板のトレンチ１０ａの底面に絶縁膜２０を介して、下部電極３１及び上部電極３２を有するレゾネーターと、下部電極３１及び上部電極３２にそれぞれ電気的に接続された外部接続電極４１及び４２と、受け部４３と、壁部４４とが形成される。壁部４４は、レゾネーター、外部接続電極４１及び４２、及び、受け部４３の周囲にキャビティーを形成する。
次に、レゾネーター等が形成された半導体基板１０の表面に、プラズマＣＶＤ法によってニ酸化ケイ素（ＳｉＯ２）等の絶縁膜が堆積された後、ニ酸化ケイ素（ＳｉＯ２）等の絶縁膜が、ＣＭＰ（化学機械研磨）によって研磨され、さらに、エッチングされる。その結果、図５（ａ）に示すように、半導体基板１０のトレンチ内において、壁部４４の周囲にニ酸化ケイ素（ＳｉＯ２）等の絶縁膜５１が形成されると共に、キャビティー内に犠牲膜としてニ酸化ケイ素（ＳｉＯ２）等の絶縁膜５２が形成される。
次に、絶縁膜５１及び５２等が形成された半導体基板１０の表面に、窒化ケイ素（ＳｉＮ）等の絶縁膜が形成された後、窒化ケイ素（ＳｉＮ）等の絶縁膜が、レジストを用いたドライエッチングによってパターニングされる。その結果、外部接続電極４１及び４２の主面の一部及び絶縁膜５１及び５２の一部を覆う窒化ケイ素（ＳｉＮ）等の絶縁膜６１が形成される。
また、絶縁膜６１等が形成された半導体基板１０の表面に、導電性を有するポリシリコン膜が形成された後、ポリシリコン膜が、レジストを用いたドライエッチングによってパターニングされる。その結果、絶縁膜６１及びポリシリコン膜６２を含む第１の蓋部６０が形成される。第１の蓋部６０は、リリースホール６０ａが形成されており、リリースホール６０ａ以外の部分でキャビティーを覆っている。
ここで、ポリシリコン膜６２の一部は、外部接続電極４１の主面における所定の領域に設けられ、外部接続電極４１に電気的に接続される。また、ポリシリコン膜６２の該一部から絶縁されている他の一部は、外部接続電極４２の主面における所定の領域に設けられ、外部接続電極４２に電気的に接続される。
次に、第１の蓋部６０等が形成された半導体基板１０の表面に対して、絶縁膜の平坦化等が行われる。その後、図５（ｂ）に示すように、半導体基板１０の主面の第２の領域に、半導体回路素子として、例えば、ＭＯＳ電界効果トランジスター（ＭＯＳＦＥＴ）が形成される。
即ち、半導体基板１０上に、ゲート絶縁膜を介してゲート電極８３が形成され、ゲート電極８３の両側の半導体基板１０内に、ソース及びドレインとなる不純物拡散領域８１及び８２が形成される。また、ゲート絶縁膜及びゲート電極８３の側壁に、絶縁性を有するサイドウォールを形成しても良い。さらに、サイドウォールの周囲の領域に、所定の厚さを有する絶縁膜を形成しても良い。
次に、ＭＯＳ電界効果トランジスター等が形成された半導体基板１０の表面に、フォトリソグラフィー法によって、第１の蓋部のリリースホール６０ａに対応する位置に開口２４ａを有するレジスト２４が設けられる。さらに、キャビティー内の犠牲膜であるニ酸化ケイ素（ＳｉＯ２）等の絶縁膜が、エッチング液としてフッ酸等を用いたウエットエッチング（リリースエッチング）によって除去される。その後、レジスト２４が、アッシング等によって除去される。
次に、真空チャンバー内において、スパッター（高真空成膜法）によってアルミニウム（Ａｌ）等の導電性の封止材を第１の蓋部６０の表面に堆積させ、堆積した封止材が、レジストを用いたドライエッチングによってパターニングされる。それにより、図２に示すように、第１の蓋部６０の表面に、封止材で第２の蓋部７０が形成される。
第２の蓋部７０は、ポリシリコン膜６２を介して外部接続電極４１の所定の領域に電気的に接続される中間導電体７１と、ポリシリコン膜６２を介して外部接続電極４２の所定の領域に電気的に接続される中間導電体７２と、第１の蓋部のリリースホール６０ａを封止する封止部７３とを含んでいる。
次に、ニ酸化ケイ素（ＳｉＯ２）又はＢＰＳＧ等で、第１の蓋部６０と第２の蓋部７０と半導体回路素子とが形成された半導体基板１０の主面を覆う第１の絶縁層９１が形成される。第１の絶縁層９１は、絶縁膜６１に接して、第２の蓋部７０の中間導電体７１及び７２を封止部７３から絶縁する。
次に、第１の絶縁層９１を貫通して中間導電体７１及び７２にそれぞれ電気的に接続されるタングステン（Ｗ）等のコンタクトプラグ１０１及び１０２と、第１の絶縁層９１を貫通して半導体回路素子に電気的に接続されるタングステン（Ｗ）等のコンタクトプラグ１０３〜１０５とが、同時に形成される。
次に、第１の絶縁層９１の表面に、アルミニウム（Ａｌ）等で、第１の配線層が形成される。第１の配線層において、コンタクトプラグ１０１〜１０５に対する電気的な接続が行われる。例えば、第１の配線層に設けられた配線１１１によって、コンタクトプラグ１０１とコンタクトプラグ１０３とが電気的に接続される。
さらに、必要に応じて、第２の絶縁層９２を介して第２の配線層が形成され、以下同様に、所望の数の配線層が形成される。例えば、第２の配線層に設けられた配線１１２によって、第１の配線層を介して、コンタクトプラグ１０２とコンタクトプラグ１０４とが電気的に接続される。
それにより、外部接続電極４１及び４２を、半導体回路素子に電気的に接続することができる。このように、レゾネーターを収容するキャビティーの上層にも、半導体回路素子の上層と同様に、標準的な半導体ウエハープロセスを用いて、必要に応じた数の配線層を配置することができる。その後、最上層の配線層の表面に、保護膜（図示せず）が形成される。
＜第２の実施形態＞
図６は、本発明の第２の実施形態に係るＭＥＭＳデバイスのトレンチ内の構造を示す平面図である。図６は、キャビティーが蓋部で覆われる前のトレンチ内の構造を示している。また、図７は、図６のＢ−Ｂ'線におけるＭＥＭＳデバイスの主要部を示す断面図である。第２の実施形態においては、導電性の受け部４３が、機能素子に電気的に接続されて外部接続電極を構成している。その他の点に関しては、第２の実施形態は、第１の実施形態と同様である。
半導体基板のトレンチ１０ａの底面には、絶縁膜２０を介して、下部電極３１及び上部電極３２を有するレゾネーターと、外部接続電極４２と、受け部４３と、壁部４４とが設けられている。また、壁部４４の周囲には、壁部４４を補強する絶縁膜５１が設けられている。なお、壁部４４は、半導体基板のトレンチ１０ａの底面に直接設けても良い。また、ガラス、セラミックス、又は、樹脂等の絶縁性の高い基板を用いる場合には、下部電極３１、上部電極３２、外部接続電極４２、及び、受け部４３を、基板上に直接設けても良い。
例えば、絶縁膜２０は、ニ酸化ケイ素（ＳｉＯ２）の絶縁膜２１と、窒化ケイ素（ＳｉＮ）の絶縁膜２２とを含んでいる。下部電極３１、上部電極３２、及び、外部接続電極４２〜壁部４４は、不純物がドープされて導電性を有するポリシリコンで形成されても良い。その場合には、レゾネーターの下部電極３１及び上部電極３２等を形成する際に、受け部４３を同時に形成することができる。また、受け部４３が導電性を有するので、受け部４３を外部接続電極として利用することが可能となる。また、絶縁膜５１は、ニ酸化ケイ素（ＳｉＯ２）等で形成される。
受け部４３及び外部接続電極４２は、例えば、角柱又は円柱の形状を有しており、レゾネーターの下部電極３１及び上部電極３２を電子回路にそれぞれ電気的に接続するために用いられる。受け部４３は、下部電極３１に電気的に接続されており、下部電極３１と一体的に構成されても良い。また、外部接続電極４２は、上部電極３２に電気的に接続されており、上部電極３２と一体的に構成されても良い。
図７に示すように、キャビティーは、レゾネーターとの間に間隙を伴って、第１の蓋部６０と第２の蓋部７０とを含む蓋部によって覆われている。第１の蓋部６０は、例えば、窒化ケイ素（ＳｉＮ）等の絶縁膜６１と、導電性を有するポリシリコン膜６２とを含んでいる。なお、ポリシリコン膜６２の表面に、窒化チタン（ＴｉＮ）又はサリサイド等の膜が設けられても良い。ポリシリコン膜６２の一部は、外部接続電極４２の主面（図中上面）における所定の領域に設けられ、外部接続電極４２に電気的に接続される。
第１の蓋部６０は、開口（リリースホール）６０ａが形成されており、リリースホール６０ａ以外の部分でキャビティーを覆っている。リリースホール６０ａは、キャビティー内に形成された犠牲膜をリリースエッチングによって除去する際に使用される。その後、キャビティー内を減圧状態（真空状態）として、第１の蓋部６０の表面に、アルミニウム（Ａｌ）等の導電性の封止材を用いて第２の蓋部７０がスパッター（高真空成膜法）によって形成される。
第２の蓋部７０を形成するスパッター工程において、導電性の封止材の一部が、リリースホール６０ａを通ってキャビティー内に侵入する。そこで、本実施形態においては、キャビティー内に侵入した封止材を受け止めるために、リリースホール６０ａの下方に受け部４３が設けられている。
受け部４３は、リリースホール６０ａに間隙を介して対向する受け面４３ａを有している。受け部４３の受け面４３ａは、平面視でリリースホール６０ａ及びその周囲の領域と重なっている。それにより、リリースホール６０ａを封止する封止部７３をスパッターによって形成する際に、導電性の封止材の一部がリリースホール６０ａを通ってキャビティー内に侵入しても、受け部４３の受け面４３ａが封止材を受け止めることができる。
第２の蓋部７０は、ポリシリコン膜６２を介して外部接続電極４２に電気的に接続されると共に、第２の蓋部７０の他の部分から絶縁された中間導電体７２と、第１の蓋部のリリースホール６０ａを封止して受け部４３の受け面４３ａに延在する導電性の封止部７３とを含んでいる。それにより、封止部７３は、レゾネーターの下部電極３１に電気的に接続されて外部接続電極を構成する受け部４３に電気的に接続される。
蓋部及び半導体回路素子が設けられた半導体基板１０には、ニ酸化ケイ素（ＳｉＯ２）又はＢＰＳＧ（Boron Phosphorus Silicon Glass）等で、半導体基板１０の主面を覆う第１の絶縁層（層間絶縁膜）９１が設けられている。第１の絶縁層９１は、絶縁膜６１に接して、第２の蓋部７０の中間導電体７２を封止部７３から絶縁する。
第１の絶縁層９１の第１の領域において、第１の絶縁層９１を貫通して封止部７３及び中間導電体７２にそれぞれ電気的に接続されたタングステン（Ｗ）等のコンタクトプラグ（電極）１０１及び１０２が設けられている。また、第１の絶縁層９１の第２の領域において、第１の絶縁層９１を貫通して不純物拡散領域８１及び８２及びゲート電極８３にそれぞれ電気的に接続されたタングステン（Ｗ）等のコンタクトプラグ（電極）１０３〜１０５が設けられている。
第１の絶縁層９１の表面に設けられたアルミニウム（Ａｌ）等の第１の配線層において、コンタクトプラグ１０１〜１０５に対する電気的な接続が行われる。さらに、必要に応じて、第２の絶縁層９２を介して第２の配線層が設けられ、以下同様に、所望の数の配線層が配置される。また、最上層の配線層の表面には、保護膜（図示せず）が設けられる。
例えば、第１の配線層に設けられた配線１１１によって、コンタクトプラグ１０１とコンタクトプラグ１０３とが電気的に接続される。また、第２の配線層に設けられた配線１１２によって、第１の配線層を介して、コンタクトプラグ１０２とコンタクトプラグ１０４とが電気的に接続される。これにより、レゾネーターを半導体回路素子に電気的に接続することができる。
本発明の第２の実施形態によれば、リリースホール６０ａを封止する封止部７３をスパッターによって形成する際に、導電性の封止材の一部がリリースホール６０ａを通ってキャビティー内に侵入しても、受け部４３によって電極又は配線のショートを防止することができる。さらに、導電性の受け部４３を外部接続電極として利用することができるので、機能素子の配線を効率的に行い、キャビティーをさらに小型化することが可能となる。
上記の実施形態においては、キャビティーが半導体基板の深いトレンチ内に形成されるＭＥＭＳデバイスについて説明したが、本発明は、以上説明した実施形態に限定されるものではない。例えば、本発明は、キャビティーが基板の浅いトレンチ内や基板上に形成されるＭＥＭＳデバイスにおいても利用可能であり、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０…半導体基板、１０ａ…トレンチ、１１…レジスト、２０…絶縁膜、２１…ニ酸化ケイ素（ＳｉＯ２）の絶縁膜、２２…窒化ケイ素（ＳｉＮ）の絶縁膜、２３…ギャップ犠牲膜、２４…レジスト、３１…下部電極、３２…上部電極、４１、４２…外部接続電極、４３…受け部、４４…壁部、５１、５２…絶縁膜、６０…第１の蓋部、６１…絶縁膜、６２…ポリシリコン膜、７０…第２の蓋部、７１、７２…中間導電体、７３…封止部、８１、８２…不純物拡散領域、８３…ゲート電極、９１、９２…絶縁層、１０１〜１０５…コンタクトプラグ、１１１、１１２…配線

Claims (6)

  1. 基板と、
    前記基板の表面に直接又は絶縁膜を介して設けられた機能素子と、
    前記基板又は前記絶縁膜の表面に設けられ、前記機能素子の周囲にキャビティーを形成する構造体と、
    前記基板又は前記絶縁膜の表面に対向する面における所定の位置に開口が形成され、前記機能素子との間に間隙を伴って前記キャビティーの一部を覆う第１の蓋部と、
    前記基板又は前記絶縁膜の表面において複数の電極又は配線の間に設けられ、前記第１の蓋部の開口に間隙を介して対向する受け面を有する受け部と、
    前記第１の蓋部の開口を封止する導電性の封止部を含む第２の蓋部と、
    を備えるＭＥＭＳデバイス。
  2. 前記受け部は導電性を有し、前記機能素子に電気的に接続され、
    前記第２の蓋部は前記受け部の受け面に延在する導電性の封止部を含む、請求項１記載のＭＥＭＳデバイス。
  3. 前記受け部の受け面が、平面視で前記第１の蓋部の開口及び該開口の周囲の領域と重なる、請求項１又は２記載のＭＥＭＳデバイス。
  4. 前記封止部が、前記受け部の受け面に延在する、請求項１記載のＭＥＭＳデバイス。
  5. 前記受け部の受け面の面積が、前記第１の蓋部の開口の面積よりも小さい、請求項１記載のＭＥＭＳデバイス。
  6. 前記受け部が、不純物がドープされたポリシリコンで形成されている、請求項１〜５のいずれか１項記載のＭＥＭＳデバイス。
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