JP6314568B2 - Ｍｅｍｓデバイス及びその製造方法 - Google Patents

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Description

本発明は、レゾネーター、センサー、アクチュエーター等の機能素子、及び／又は、電子回路を１つの基板に集積化したＭＥＭＳ（Micro Electro Mechanical Systems）デバイス、及び、そのようなＭＥＭＳデバイスの製造方法等に関する。
例えば、機能素子として静電容量タイプのレゾネーターを備えるＭＥＭＳデバイスにおいて、レゾネーターは、基板に形成されたキャビティー内に真空状態で密閉される。また、真空密閉を必要としない機能素子であっても、塵埃や水分等の影響を防止するために、キャビティー内に密閉される。
そのような機能素子と半導体回路素子とを１つの半導体基板に集積化する場合に、従来は、半導体基板上に機能素子を設けて、機能素子の周囲を絶縁膜等で囲むことにより、キャビティーが形成されていた。従って、キャビティーは、半導体基板上に絶縁層を介して配線を形成する際の障害となっていた。
そのようなＭＥＭＳデバイスにおいては、機能素子を半導体回路素子に電気的に接続するために、ワイアボンディング、又は、ＴＳＶ（Through Silicon Via：シリコン貫通電極）等の特殊なプロセスが用いられる。あるいは、標準的な半導体ウエハープロセスを用いて接続が可能な場合においても、機能素子を半導体回路素子に電気的に接続する配線の引き回しには、大きな制約が課せられる。その結果、機能素子と半導体回路素子との間の電気的な接続が複雑となり、ＭＥＭＳデバイスの設計自由度の低下やコストの上昇を招いてしまう。
関連する技術として、特許文献１には、半導体基板上に設けられる層構造を平坦化し易く、半導体素子部の素子構造とＭＥＭＳ構造体の相互間の影響を受け難い構造を実現するＭＥＭＳ・半導体複合回路が開示されている。このＭＥＭＳ・半導体複合回路においては、半導体基板の表層部に、ＭＥＭＳ構造体の半導体基板に対する素子分離を行うための表面凹部及びその内部に配置された絶縁体よりなるＭＥＭＳトレンチ構造と、半導体素子部の素子分離を行うための素子境界部に設けられた表面溝及びその内部に配置された絶縁体よりなる境界トレンチ構造とが形成され、ＭＥＭＳトレンチ構造内の絶縁体の表面が、半導体基板の基板表面より低く構成され、絶縁体の表面上にＭＥＭＳ構造体が形成されている。
また、特許文献２には、キャビティー内にＭＥＭＳ素子を有する電子デバイスが開示されている。この電子デバイスは、第１の面とその反対側の第２の面とを有する半導体材料から成る基板、及び、固定電極と可動電極とを備えたＭＥＭＳ素子を有し、可動電極は、閉じられたキャビティー内に形成され、第１の間隙位置と第２の位置との間で固定電極に対して近付いたり離れたりする方向に移動可能である。キャビティーは、基板の第２の面側で露出された基板内のエッチング開口によって開かれ、電極は、第１の面側でコンタクトパッドに結合されており、ＭＥＭＳ素子の電極とコンタクトパッドとの間に樹脂層が存在する。基板は、エッチング開口が延在するパッケージング部を第２の面側に備え、キャビティーは、少なくとも部分的に、可動電極とパッケージング部との間に存在する。
特開２００８−１００３２５号公報（段落０００４−０００６、図８） 特表２００９−５１６３４６号公報（要約書、請求項９、図１）
特許文献１及び特許文献２には、半導体基板にＭＥＭＳトレンチ構造やキャビティーを形成し、キャビティー内にＭＥＭＳ素子を設けることが開示されている。しかしながら、ＭＥＭＳ素子が基板の主面よりも高い領域に延在しているので、ＭＥＭＳ素子を囲むキャビティーの一部が、基板の主面よりも高い領域に形成されており、基板上に絶縁層を介して配線を形成する際の障害となってしまう。
そこで、上記の点に鑑み、本発明の目的の１つは、機能素子と半導体回路素子とを１つの半導体基板に集積化したＭＥＭＳデバイスにおいて、機能素子を収容するキャビティーの上層にも、半導体回路素子の上層と同様に、標準的な半導体ウエハープロセスを用いて配線層を配置できるようにして、ＭＥＭＳデバイスの設計自由度を向上させることである。
以上の課題を解決するため、本発明の１つの観点に係るＭＥＭＳデバイスは、主面の第１の領域にトレンチが形成されると共に、主面の第２の領域に半導体回路素子の不純物拡散領域が形成された半導体基板と、半導体基板のトレンチ内に設けられ、外部接続電極を有する機能素子と、半導体基板のトレンチ内に設けられ、機能素子の周囲にキャビティーを形成する構造体と、外部接続電極に電気的に接続された中間導電体を含み、キャビティーを覆う蓋部であって、中間導電体が当該蓋部の他の部分から絶縁されてなる当該蓋部と、蓋部及び半導体回路素子が設けられた半導体基板の主面を覆う絶縁層と、絶縁層を貫通して中間導電体に電気的に接続された第１の電極と、絶縁層を貫通して半導体回路素子に電気的に接続された第２の電極と、絶縁層の表面に設けられ、第１の電極と第２の電極とを電気的に接続する配線とを備える。
また、本発明の１つの観点に係るＭＥＭＳデバイスの製造方法は、半導体基板の主面の第１の領域にトレンチを形成する工程（ａ）と、半導体基板のトレンチ内に、外部接続電極を有する機能素子、及び、機能素子の周囲にキャビティーを形成する構造体を形成する工程（ｂ）と、キャビティー内に犠牲膜を形成する工程（ｃ）と、開口が形成されてキャビティーの一部を覆う第１の蓋部を形成する工程（ｄ）と、半導体基板の主面の第２の領域に半導体回路素子を形成する工程（ｅ）と、キャビティー内の犠牲膜をリリースエッチングによって除去する工程（ｆ）と、第１の蓋部の表面に、外部接続電極に電気的に接続される中間導電体を含む第２の蓋部であって、中間導電体が当該第２の蓋部の他の部分から絶縁されてなる当該第２の蓋部を形成する工程（ｇ）と、第１及び第２の蓋部及び半導体回路素子が形成された半導体基板の主面を覆う絶縁層を形成する工程（ｈ）と、絶縁層を貫通して中間導電体に電気的に接続される第１の電極、及び、絶縁層を貫通して半導体回路素子に電気的に接続される第２の電極を形成する工程（ｉ）と、絶縁層の表面に、第１の電極と第２の電極とを電気的に接続する配線を形成する工程（ｊ）とを備える。
本発明の１つの観点によれば、主面の第１の領域にトレンチが形成されると共に、主面の第２の領域に半導体回路素子の不純物拡散領域が形成された半導体基板のトレンチ内にキャビティーが形成され、キャビティー内に機能素子が設けられると共に、キャビティーを覆う蓋部に、機能素子の外部接続電極に電気的に接続される中間導電体が設けられる。それにより、中間導電体に電気的に接続される第１の電極の上端の高さを、半導体回路素子に電気的に接続される第２の電極の上端の高さに揃えることができる。従って、機能素子を収容するキャビティーの上層にも、半導体回路素子の上層と同様に、標準的な半導体ウエハープロセスを用いて配線層を配置できるようになり、ＭＥＭＳデバイスの設計自由度が向上する。
ここで、絶縁層の表面が、ＣＭＰ（化学機械研磨）によって加工されていることが望ましい。それにより、絶縁層の表面が平坦化されて、絶縁層上に配線を形成することが容易になる。また、機能素子及び構造体が、半導体基板のトレンチ内において、半導体基板の主面よりも低い領域に設けられていることが望ましい。それにより、キャビティーが半導体基板の主面よりも低い領域に形成されるので、蓋部の厚さを、キャビティー内を高真空に保つために十分な厚さとすることができる。
本発明の一実施形態に係るＭＥＭＳデバイスの主要部を示す断面図。 本発明の一実施形態に係るＭＥＭＳデバイスの製造工程における断面図。 本発明の一実施形態に係るＭＥＭＳデバイスの製造工程における断面図。 本発明の一実施形態に係るＭＥＭＳデバイスの製造工程における断面図。 本発明の一実施形態に係るＭＥＭＳデバイスの製造工程における断面図。 本発明の一実施形態に係るＭＥＭＳデバイスの製造工程における断面図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明の一実施形態に係るＭＥＭＳデバイスは、レゾネーター、センサー、アクチュエーター等の機能素子、及び、電子回路を１つの基板に集積化したデバイスである。
以下においては、一例として、機能素子として静電容量タイプのレゾネーターを備えると共に、半導体回路素子としてＭＯＳ電界効果トランジスターを備えるＭＥＭＳデバイスについて説明する。レゾネーターは、半導体基板のトレンチ（表面凹部）内に形成されたキャビティー内に密閉される。
図１は、本発明の一実施形態に係るＭＥＭＳデバイスの主要部を示す断面図である。図１に示すように、このＭＥＭＳデバイスにおいては、主面（図中上面）の第１の領域（図中右側）にトレンチが形成されると共に、主面の第２の領域（図中左側）に半導体回路素子の不純物拡散領域が形成された半導体基板１０が用いられる。
半導体基板１０のトレンチ内には、外部接続電極を有するレゾネーターと、レゾネーターの周囲にキャビティーを形成する構造体とが設けられている。例えば、レゾネーターは、半導体基板１０のトレンチの底面に絶縁膜２０を介して設けられた下部電極３１と、上部電極３２と、外部接続電極３３及び３４とを含んでいる。それらの周囲には、キャビティーを形成する構造体である壁部３５と、壁部３５を補強する絶縁膜４１とが設けられている。
例えば、絶縁膜２０は、ニ酸化ケイ素（ＳｉＯ２）の絶縁膜２１と、窒化ケイ素（ＳｉＮ）の絶縁膜２２とを含んでいる。下部電極３１〜壁部３５は、不純物がドープされて導電性を有するポリシリコン等で形成される。また、絶縁膜４１は、ニ酸化ケイ素（ＳｉＯ２）等で形成される。
レゾネーターの上部電極３２は、カンチレバー（片持ち梁）状の構造体を含み、構造体の一端が固定され、構造体の他端が可動となっている。外部接続電極３３及び３４は、例えば、角柱又は円柱の形状を有している。外部接続電極３３は、下部電極３１に電気的に接続されており、下部電極３１と一体的に構成されても良い。外部接続電極３４は、上部電極３２に電気的に接続されており、上部電極３２と一体的に構成されても良い。
半導体基板１０のトレンチ内において、壁部３５によって囲まれた領域がキャビティーとなる。キャビティー内の空間は、高真空領域とされる。キャビティー内に設けられたレゾネーターにおいて、下部電極３１と上部電極３２との間に交流電圧を印加することにより、静電力によって上部電極３２の機械的振動が励起され、この機械的振動に起因する下部電極３１と上部電極３２との間の静電容量の変化が検出される。
キャビティーは、第１の蓋部５０と第２の蓋部６０とを含む蓋部によって覆われている。第１の蓋部５０は、例えば、窒化ケイ素（ＳｉＮ）等の絶縁膜５１と、導電性を有するポリシリコン膜５２とを含んでいる。なお、ポリシリコン膜５２の表面に、窒化チタン（ＴｉＮ）又はサリサイド等の膜が設けられても良い。
ポリシリコン膜５２の一部は、外部接続電極３３の主面（図中上面）における所定の領域に設けられ、外部接続電極３３に電気的に接続されている。また、ポリシリコン膜５２の他の一部は、外部接続電極３４の主面（図中上面）における所定の領域に設けられ、外部接続電極３４に電気的に接続されている。
第１の蓋部５０は、開口（リリースホール）５０ａが形成されており、開口５０ａ以外の部分でキャビティーを覆っている。キャビティー内を減圧状態（真空状態）として、第１の蓋部５０の表面に、アルミニウム（Ａｌ）等で、第２の蓋部６０が形成される。
第２の蓋部６０は、ポリシリコン膜５２を介して外部接続電極３３に電気的に接続されると共に第２の蓋部６０の他の部分から絶縁された中間導電体６１と、ポリシリコン膜５２を介して外部接続電極３４に電気的に接続されると共に第２の蓋部６０の他の部分から絶縁された中間導電体６２と、第１の蓋部の開口５０ａを封止する封止部６３とを含んでいる。
ここで、レゾネーターの下部電極３１〜外部接続電極３４、及び、レゾネーターの周囲にキャビティーを形成する構造体である壁部３５は、半導体基板１０のトレンチ内において、半導体基板１０の主面よりも低い領域に設けられていることが望ましい。それにより、キャビティーが半導体基板１０の主面よりも低い領域に形成されるので、蓋部の厚さを、キャビティー内を高真空に保つために十分な厚さとすることができる。
一方、半導体基板１０の主面の第２の領域には、半導体回路素子が設けられている。例えば、半導体基板１０内に、ＭＯＳ電界効果トランジスター（ＭＯＳＦＥＴ）のソース及びドレインとなる不純物拡散領域７１及び７２が設けられ、半導体基板１０上に、ゲート絶縁膜を介してゲート電極７３が設けられている。
蓋部及び半導体回路素子が設けられた半導体基板１０には、ニ酸化ケイ素（ＳｉＯ２）又はＢＰＳＧ（Boron Phosphorus Silicon Glass）等で、半導体基板１０の主面を覆う第１の絶縁層（層間絶縁膜）８１が設けられている。第１の絶縁層８１は、絶縁膜５１に接して、第２の蓋部６０の中間導電体６１及び６２を封止部６３から絶縁する。
ここで、第１の絶縁層８１の表面が、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）によって加工されていることが望ましい。それにより、第１の絶縁層８１の表面が平坦化されて、第１の絶縁層８１上に配線を形成することが容易になる。
第１の絶縁層８１の第１の領域において、第１の絶縁層８１を貫通して中間導電体６１及び６２にそれぞれ電気的に接続されたタングステン（Ｗ）等のコンタクトプラグ（電極）９１及び９２が設けられている。また、第１の絶縁層８１の第２の領域において、第１の絶縁層８１を貫通して不純物拡散領域７１及び７２及びゲート電極７３にそれぞれ電気的に接続されたタングステン（Ｗ）等のコンタクトプラグ（電極）９３〜９５が設けられている。
第１の絶縁層８１の表面に設けられたアルミニウム（Ａｌ）等の第１の配線層において、コンタクトプラグ９１〜９５に対する電気的な接続が行われる。さらに、必要に応じて、第２の絶縁層８２を介して第２の配線層が設けられ、第３の絶縁層８３を介して第３の配線層が設けられる。また、最上層の配線層の表面には、保護膜８４が設けられる。
例えば、第１の配線層に設けられた配線１０１によって、コンタクトプラグ９１とコンタクトプラグ９３とが電気的に接続される。また、第２の配線層に設けられた配線１０２によって、第１の配線層を介して、コンタクトプラグ９２とコンタクトプラグ９４とが電気的に接続される。これにより、レゾネーターの外部接続電極３３及び３４を、半導体回路素子に電気的に接続することができる。
本発明の一実施形態によれば、主面の第１の領域にトレンチが形成されると共に、主面の第２の領域に半導体回路素子の不純物拡散領域が形成された半導体基板１０のトレンチ内にキャビティーが形成され、キャビティー内に機能素子が設けられると共に、キャビティーを覆う蓋部に、機能素子の外部接続電極３３及び３４にそれぞれ電気的に接続される中間導電体６１及び６２が設けられる。
それにより、中間導電体６１及び６２にそれぞれ電気的に接続されるコンタクトプラグ９１及び９２の上端の高さを、半導体回路素子に電気的に接続されるコンタクトプラグ９３〜９５の上端の高さに揃えることができる。従って、機能素子を収容するキャビティーの上層にも、半導体回路素子の上層と同様に、標準的な半導体ウエハープロセスを用いて配線層を配置できるようになり、ＭＥＭＳデバイスの設計自由度が向上する。
次に、図１に示すＭＥＭＳデバイスの製造方法について説明する。
図２〜図６は、本発明の一実施形態に係るＭＥＭＳデバイスの製造工程における断面図である。まず、図２（ａ）に示すように、例えば、シリコン単結晶等で構成された半導体基板１０の主面の一部に、フォトリソグラフィー法によってレジスト１１を設けてドライエッチングを行うことにより、半導体基板１０の主面の第１の領域に深いトレンチ（ディープトレンチ）１０ａが形成される。その後、レジスト１１が除去される。
次に、図２（ｂ）に示すように、半導体基板１０のトレンチの底面に絶縁膜２０が形成される。例えば、絶縁膜２０は、ニ酸化ケイ素（ＳｉＯ２）の絶縁膜２１と、窒化ケイ素（ＳｉＮ）の絶縁膜２２とを含んでいる。窒化ケイ素（ＳｉＮ）の絶縁膜２２は、後述するキャビティー内の犠牲膜を除去するためのウエットエッチング（リリースエッチング）に耐えることができる。
また、半導体基板１０のトレンチの底面に絶縁膜２０を介して、不純物がドープされて導電性を有するポリシリコン等を形成し、レジストを用いたドライエッチングよってパターニングすることにより、レゾネーターの下部電極３１が形成される。さらに、下部電極３１上にギャップ犠牲膜２３を形成した後、導電性を有するポリシリコン等を形成し、レジストを用いたドライエッチングによってパターニングすることにより、レゾネーターの上部電極３２及び外部接続電極３３及び３４と、壁部３５とが形成される。その後、ギャップ犠牲膜２３が、ウエットエッチングによって除去される。
これにより、半導体基板１０のトレンチ内に、下部電極３１、上部電極３２、外部接続電極３３及び３４を有するレゾネーターと、レゾネーターの周囲にキャビティーを形成する構造体である壁部３５とが形成される。
次に、レゾネーター等が形成された半導体基板１０の表面に、プラズマＣＶＤ法によってニ酸化ケイ素（ＳｉＯ２）等の絶縁膜が堆積された後、ニ酸化ケイ素（ＳｉＯ２）等の絶縁膜が、ＣＭＰ（化学機械研磨）によって研磨され、さらに、エッチングされる。その結果、図３（ａ）に示すように、半導体基板１０のトレンチ内において、壁部３５の周囲にニ酸化ケイ素（ＳｉＯ２）等の絶縁膜４１が形成されると共に、キャビティー内に犠牲膜としてニ酸化ケイ素（ＳｉＯ２）等の絶縁膜４２が形成される。
次に、絶縁膜４１及び４２等が形成された半導体基板１０の表面に、窒化ケイ素（ＳｉＮ）等の絶縁膜が形成された後、窒化ケイ素（ＳｉＮ）等の絶縁膜が、レジストを用いたドライエッチングによってパターニングされる。その結果、図３（ｂ）に示すように、外部接続電極３３及び３４の主面の一部及び絶縁膜４１及び４２の一部を覆う窒化ケイ素（ＳｉＮ）等の絶縁膜５１が形成される。
また、絶縁膜５１等が形成された半導体基板１０の表面に、導電性を有するポリシリコン膜が形成された後、ポリシリコン膜が、レジストを用いたドライエッチングによってパターニングされる。その結果、図３（ｂ）に示すように、絶縁膜５１及びポリシリコン膜５２を含む第１の蓋部５０が形成される。第１の蓋部５０は、開口５０ａが形成されており、開口５０ａ以外の部分でキャビティーを覆っている。
ここで、ポリシリコン膜５２の一部は、外部接続電極３３の主面における所定の領域に設けられ、外部接続電極３３に電気的に接続される。また、ポリシリコン膜５２の他の一部は、外部接続電極３４の主面における所定の領域に設けられ、外部接続電極３４に電気的に接続される。
次に、第１の蓋部５０等が形成された半導体基板１０の表面に対して、絶縁膜の平坦化等が行われる。その後、図４（ａ）に示すように、半導体基板１０の主面の第２の領域に、半導体回路素子として、例えば、ＭＯＳ電界効果トランジスター（ＭＯＳＦＥＴ）が形成される。
即ち、半導体基板１０上に、ゲート絶縁膜を介してゲート電極７３が形成され、ゲート電極７３の両側の半導体基板１０内に、ソース及びドレインとなる不純物拡散領域７１及び７２が形成される。また、ゲート絶縁膜及びゲート電極７３の側壁に、絶縁性を有するサイドウォールを形成しても良い。さらに、サイドウォールの周囲の領域に、所定の厚さを有する絶縁膜を形成しても良い。
次に、図４（ｂ）に示すように、ＭＯＳ電界効果トランジスター等が形成された半導体基板１０の表面に、フォトリソグラフィー法によって、第１の蓋部の開口５０ａに対応する位置に開口２４ａを有するレジスト２４が設けられる。さらに、キャビティー内の犠牲膜であるニ酸化ケイ素（ＳｉＯ２）等の絶縁膜が、エッチング液としてフッ酸等を用いたウエットエッチング（リリースエッチング）によって除去される。その後、レジスト２４が、アッシング等によって除去される。
次に、真空チャンバー内において、スパッター（高真空成膜法）によってアルミニウム（Ａｌ）等の封止材を第１の蓋部５０の表面に堆積させ、堆積した封止材が、レジストを用いたドライエッチングによってパターニングされる。それにより、図５（ａ）に示すように、第１の蓋部５０の表面に、アルミニウム（Ａｌ）等の封止材で第２の蓋部６０が形成される。
第２の蓋部６０は、ポリシリコン膜５２を介して外部接続電極３３の所定の領域に電気的に接続されると共に第２の蓋部６０の他の部分から絶縁された中間導電体６１と、ポリシリコン膜５２を介して外部接続電極３４の所定の領域に電気的に接続されると共に第２の蓋部６０の他の部分から絶縁された中間導電体６２と、第１の蓋部の開口５０ａを封止する封止部６３とを含んでいる。
次に、図５（ｂ）に示すように、ニ酸化ケイ素（ＳｉＯ２）又はＢＰＳＧ等で、第１の蓋部５０と第２の蓋部６０と半導体回路素子とが形成された半導体基板１０の主面を覆う第１の絶縁層８１が形成される。第１の絶縁層８１は、絶縁膜５１に接して、第２の蓋部６０の中間導電体６１及び６２を封止部６３から絶縁する。さらに、第１の絶縁層８１の表面を、ＣＭＰ（化学機械研磨）によって加工することが望ましい。それにより、第１の絶縁層８１の表面が平坦化されて、第１の絶縁層８１上に配線を形成することが容易になる。
次に、図６（ａ）に示すように、第１の絶縁層８１を貫通して中間導電体６１及び６２にそれぞれ電気的に接続されるタングステン（Ｗ）等のコンタクトプラグ９１及び９２と、第１の絶縁層８１を貫通して半導体回路素子に電気的に接続されるタングステン（Ｗ）等のコンタクトプラグ９３〜９５とが、同時に形成される。
次に、図６（ｂ）に示すように、第１の絶縁層８１の表面に、アルミニウム（Ａｌ）等で、第１の配線層が形成される。第１の配線層において、コンタクトプラグ９１〜９５に対する電気的な接続が行われる。例えば、第１の配線層に設けられた配線１０１によって、コンタクトプラグ９１とコンタクトプラグ９３とが電気的に接続される。
さらに、必要に応じて、図１に示すように、第２の絶縁層８２を介して第２の配線層が形成され、第３の絶縁層８３を介して第３の配線層が形成される。例えば、第２の配線層に設けられた配線１０２によって、第１の配線層を介して、コンタクトプラグ９２とコンタクトプラグ９４とが電気的に接続される。
それにより、レゾネーターの外部接続電極３３及び３４を、半導体回路素子に電気的に接続することができる。このように、レゾネーターを収容するキャビティーの上層にも、半導体回路素子の上層と同様に、標準的な半導体ウエハープロセスを用いて、必要に応じた数の配線層を配置することができる。その後、最上層の配線層の表面に、保護膜８４が形成される。
上記の実施形態においては、機能素子としてレゾネーターを備えるＭＥＭＳデバイスについて説明したが、本発明は、以上説明した実施形態に限定されるものではない。例えば、本発明は、センサーやアクチュエーター等の機能素子を備えるＭＥＭＳデバイスにおいても利用可能であり、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０…半導体基板、１１…レジスト、２０…絶縁膜、２１…ニ酸化ケイ素（ＳｉＯ２）の絶縁膜、２２…窒化ケイ素（ＳｉＮ）の絶縁膜、２３…ギャップ犠牲膜、２４…レジスト、３１…下部電極、３２…上部電極、３３、３４…外部接続電極、３５…壁部、４１、４２…絶縁膜、５０…第１の蓋部、５１…絶縁膜、５２…ポリシリコン膜、６０…第２の蓋部、６１、６２…中間導電体、６３…封止部、７１、７２…不純物拡散領域、７３…ゲート電極、８１〜８３…絶縁層、９１〜９５…コンタクトプラグ、１０１、１０２…配線

Claims (4)

  1. 主面の第１の領域にトレンチが形成されると共に、主面の第２の領域に半導体回路素子の不純物拡散領域が形成された半導体基板と、
    前記半導体基板のトレンチ内に設けられ、外部接続電極を有する機能素子と、
    前記半導体基板のトレンチ内に設けられ、前記機能素子の周囲にキャビティーを形成する構造体と、
    前記外部接続電極に電気的に接続された中間導電体を含み、前記キャビティーを覆う蓋部であって、前記中間導電体が当該蓋部の他の部分から絶縁されてなる当該蓋部と、
    前記蓋部及び前記半導体回路素子が設けられた前記半導体基板の主面を覆う絶縁層と、
    前記絶縁層を貫通して前記中間導電体に電気的に接続された第１の電極と、
    前記絶縁層を貫通して前記半導体回路素子に電気的に接続された第２の電極と、
    前記絶縁層の表面に設けられ、前記第１の電極と前記第２の電極とを電気的に接続する配線と、
    を備えるＭＥＭＳデバイス。
  2. 前記絶縁層の表面が、ＣＭＰ（化学機械研磨）によって加工されている、請求項１記載のＭＥＭＳデバイス。
  3. 前記機能素子及び前記構造体が、前記半導体基板のトレンチ内において、前記半導体基板の主面よりも低い領域に設けられている、請求項１又は２記載のＭＥＭＳデバイス。
  4. 半導体基板の主面の第１の領域にトレンチを形成する工程（ａ）と、
    前記半導体基板のトレンチ内に、外部接続電極を有する機能素子、及び、前記機能素子の周囲にキャビティーを形成する構造体を形成する工程（ｂ）と、
    前記キャビティー内に犠牲膜を形成する工程（ｃ）と、
    開口が形成されて前記キャビティーの一部を覆う第１の蓋部を形成する工程（ｄ）と、
    前記半導体基板の主面の第２の領域に半導体回路素子を形成する工程（ｅ）と、
    前記キャビティー内の前記犠牲膜をリリースエッチングによって除去する工程（ｆ）と、
    前記第１の蓋部の表面に、前記外部接続電極に電気的に接続される中間導電体を含む第２の蓋部であって、前記中間導電体が当該第２の蓋部の他の部分から絶縁されてなる当該第２の蓋部を形成する工程（ｇ）と、
    前記第１及び第２の蓋部及び前記半導体回路素子が形成された前記半導体基板の主面を覆う絶縁層を形成する工程（ｈ）と、
    前記絶縁層を貫通して前記中間導電体に電気的に接続される第１の電極、及び、前記絶縁層を貫通して前記半導体回路素子に電気的に接続される第２の電極を形成する工程（ｉ）と、
    前記絶縁層の表面に、前記第１の電極と前記第２の電極とを電気的に接続する配線を形成する工程（ｊ）と、
    を備えるＭＥＭＳデバイスの製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9776856B2 (en) 2013-12-20 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vacuum sealed MEMS and CMOS package
JP2015182158A (ja) * 2014-03-24 2015-10-22 セイコーエプソン株式会社 Ｍｅｍｓデバイス

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798283A (en) * 1995-09-06 1998-08-25 Sandia Corporation Method for integrating microelectromechanical devices with electronic circuitry
US5929497A (en) * 1998-06-11 1999-07-27 Delco Electronics Corporation Batch processed multi-lead vacuum packaging for integrated sensors and circuits
DE10017976A1 (de) * 2000-04-11 2001-10-18 Bosch Gmbh Robert Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
US7943412B2 (en) * 2001-12-10 2011-05-17 International Business Machines Corporation Low temperature Bi-CMOS compatible process for MEMS RF resonators and filters
KR20040098069A (ko) * 2002-04-11 2004-11-18 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 장치 및 전자 장치 제조 방법
US6936491B2 (en) * 2003-06-04 2005-08-30 Robert Bosch Gmbh Method of fabricating microelectromechanical systems and devices having trench isolated contacts
JP2009516346A (ja) 2005-11-17 2009-04-16 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Ｍｅｍｓ素子を有する電子デバイス
US7518229B2 (en) * 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
JP2008100325A (ja) * 2006-10-20 2008-05-01 Seiko Epson Corp Ｍｅｍｓ・半導体複合回路及びその製造方法
JP5233302B2 (ja) * 2008-02-07 2013-07-10 セイコーエプソン株式会社 電子装置、共振子、及び電子装置の製造方法
FR2924421B1 (fr) * 2007-12-04 2010-02-19 Commissariat Energie Atomique Dispositif a circuit integre et n/mems encapsule et procede de realisation.
JP4581011B2 (ja) * 2008-01-25 2010-11-17 株式会社東芝 電気部品とその製造方法
JP2009272477A (ja) * 2008-05-08 2009-11-19 Rohm Co Ltd Ｍｅｍｓセンサおよびその製造方法
DE102008040970A1 (de) * 2008-08-04 2010-02-11 Robert Bosch Gmbh Mikromechanische Vorrichtung mit Kavernen mit unterschiedlichem atmosphärischen Innendruck
EP2327658B1 (en) * 2009-11-30 2018-07-04 IMEC vzw Method for manufacturing microelectronic devices and devices according to such method
JP2012096316A (ja) * 2010-11-02 2012-05-24 Seiko Epson Corp 電子装置および電子装置の製造方法
CN103248994A (zh) * 2012-02-06 2013-08-14 苏州敏芯微电子技术有限公司 集成电路与电容式微硅麦克风单片集成的制作方法及芯片
JP2015171740A (ja) * 2014-03-12 2015-10-01 セイコーエプソン株式会社 Ｍｅｍｓデバイス及びその製造方法

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