CN113161324A - 半导体装置及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 title claims description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 241
- 238000005530 etching Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000000203 mixture Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims 2
- 238000003475 lamination Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- General Physics & Mathematics (AREA)
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Abstract
一种半导体装置，包括基底、设置于基底上的电容结构以及互连结构，电容结构设置于基底上且位于电容结构区，其包括下电极板、上电极板、堆叠介电层以及中间介电层。上电极板设置于下电极板之上，且堆叠介电层设置于下电极板及上电极板之间。中间介电层设置于下电极板与上电极板之间，且中间介电层仅位于电容结构区。中间介电层的介电常数高于堆叠介电层的介电常数。互连结构包括至少一插塞与一金属叠层，互连结构位于与电容结构区相邻的连线区，且设置于中间介电层的至少一侧。
Description
技术领域
本发明是关于一种半导体装置，特别是关于一种具有高压电容结构的半导体装置。
背景技术
对于具有高压部件(high-voltage component)的半导体装置，其中的高压部件一般会被电连接至高电压源，例如1kV至15kV的直流或交流电压源。对于高压部件为电容结构，且电容结构是被整合于互连结构制程的情况，电容结构中的介电层通常是由半导体装置的金属层间介电层(inter-metal dielectric,IMD)所构成。由于电容结构或半导体装置的耐压能力与电容结构中的介电层的厚度有关，为了增加电容结构或半导体装置的耐压能力，一般的做法是增加电容结构中的介电层的厚度。
然而，上述的做法即便能增加电容结构或半导体装置的耐压能力，却也衍生出了其他的技术问题。举例而言，由于电容结构中的介电层是由半导体装置的金属层间介电层所构成，所以当增加电容结构中的介电层的厚度时，也必然会连带增加金属层间介电层的厚度，而造成半导体装置的基底产生不必要的翘曲。此外，由于金属层间介电层的厚度的改变，也连带影响了金属层间介电层的制程，因而负面影响了半导体装置的原有制程。
因此，有必要提供一种改良的半导体装置及其制作方法，以解决现有技术中存在的缺陷。
发明内容
因此，本发明提供一种半导体装置及其制作方法，以解决现有技术所面临的技术问题。
根据本发明的一实施例，提供一种半导体装置，包括基底、设置于基底上的电容结构以及互连结构，电容结构设置于基底上且位于电容结构区，其包括下电极板、上电极板、堆叠介电层以及中间介电层。上电极板设置于下电极板之上，且堆叠介电层设置于下电极板及上电极板之间。中间介电层设置于下电极板与上电极板之间，且中间介电层仅位于电容结构区。中间介电层的介电常数高于堆叠介电层的介电常数。互连结构包括至少一插塞与一金属叠层，互连结构位于与电容结构区相邻的连线区，且设置于中间介电层的至少一侧。
根据本发明的另一实施例，提供一种半导体装置的制作方法，制作方法包括：提供基底；形成下电极板于基底上；形成至少一子介电层于下电极板上；形成介电层于至少一子介电层上；图案化介电层，以形成中间介电层，其中中间介电层会暴露出部分至少一子介电层；蚀刻未被中间介电层覆盖的部分至少一子介电层，以形成孔洞；填入至少一插塞至孔洞内；以及形成上电极板于中间介电层上。
根据本发明的实施例，通过在堆叠介电层和上电极板之间设置介电常数较高的中间介电层，可以在不增加电容结构中的上电极板和下电极板间的距离的情况下，增加电容结构及半导体装置的崩溃电压，进而提升相应半导体装置的耐压能力。
附图说明
图1是本发明一实施例的半导体装置的剖面示意图。
图2是本发明一实施例的半导体装置的剖面示意图。
图3是本发明一实施例在形成中间介电层后的半导体装置的剖面示意图。
图4是本发明一实施例在图案化中间介电层后的半导体装置的剖面示意图。
图5是本发明一实施例在形成插塞后的半导体装置的剖面示意图。
图6是本发明一实施例在形成电容结构的上电极板后的半导体装置的剖面示意图。
图7是本发明一实施例的半导体装置的制作方法流程图。
附图标记说明如下：
100：半导体装置；102：基底；104：电容结构区；106：连线区；108：互连结构；110：晶体管；112：绝缘结构；114：前金属介电层；116：子介电层；118：子介电层；120：子介电层；122：子介电层；130：堆叠介电层；132：介电层；134：中间介电层；136：外侧面；138：中间介电层；140：外侧面；148：导电层；150：下电极板；152：上电极板；154：外侧面；156：电容介电层；160：顶层介电层；162：保护遮罩；200：半导体装置；300：半导体装置；700：制作方法；702：步骤；704：步骤；706：步骤；708：步骤；710：步骤；712：步骤；D1：深度；M1、M2～Mn-1：中间金属层；Mn：顶金属层；P1：导电接触结构；T0：厚度；T1：厚度；T2：厚度；V1、V2～Vn-1：插塞；W1：宽度；W2：宽度W3：宽度
具体实施方式
本发明提供了多个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。
本发明中针对“第一部件形成在第二部件上或上方”的叙述，其可以是指“第一部件与第二部件直接接触”，也可以是指“第一部件与第二部件之间还存在有其他部件”，以使第一部件与第二部件并不直接接触。此外，本发明中的各种实施例可能使用重复的元件符号和/或文字注记。使用这些重复的元件符号与文字标记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：“在...之下”、“在...之上”、“低”、“高”、“下方”、“上方”、“之下”、“之上”、“底”、“顶”和类似词汇时，为便于叙述，其用法均在于描述图式中一个部件或特征与另一个(或多个)部件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在制作过程中、使用中以及操作时的可能摆向。举例而言，当半导体装置被旋转180度时，原先设置于其他部件“上方”的某部件便会变成设置于其他部件“下方”。因此，随着半导体装置的摆向的改变(旋转90度或其它角度)，用以描述其摆向的空间相关叙述也应通过对应的方式予以解释。
虽然本发明使用第一、第二、第三等等用词，以叙述种种元件、部件、区域、层、及/或区块(section)，但应了解此等元件、部件、区域、层、及/或区块不应被这样的用词所限制。这样的用词仅是用以区分某一元件、部件、区域、层、及/或区块与另一个元件、部件、区域、层、及/或区块，其本身并不意含及代表所述元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一元件、部件、区域、层、或区块也可以以第二元件、部件、区域、层、或区块的词来称呼。
本发明中所提及的“约”或“实质上”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，也即在没有特定说明“约”或“实质上”的情况下，仍可隐含“约”或“实质上”的含义。
本发明中所提及的“耦接”、“耦合”、“电连接”一词包含任何直接及间接的电气连接手段。举例而言，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或通过其他装置或连接手段间接地电气连接至所述第二部件。
需注意的是，本发明中所称的“介电常数(εr)”是指“相对介电常数(relativepermittivity)”，其数值是在常温(25℃)及1kHz的电场条件下测得的。
虽然下文是通过具体实施例以描述本发明，然而本发明的原理也可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，这些被省略的细节是属于所属技术领域中具有通常知识者的知识范围。
图1是本发明一实施例的半导体装置的剖面示意图。如图1所示，半导体装置100包括基底102，且包括高压元件区，例如电容结构区104，以及连线区106，例如互连结构(interconnection structure)108，且连线区106还可包括晶体管110。其中，对于高压元件是电容结构的情况，电容结构104可以包括下电极板150、上电极板152、设置于下电极板150和上电极板152之间的电容介电层156(由堆叠介电层130的部分区域所构成)、以及设置于上电极板152和下电极板150之间的中间介电层134。根据本发明的一实施例，中间介电层134较佳为直接接触上电极板152和堆叠介电层130的单层结构，且中间介电层134的介电常数(relative permittivity)高于堆叠介电层130的介电常数。通过在上电极板152和电容介电层156之间额外设置中间介电层134，可以提升电容结构区104内的电容结构及半导体装置100的崩溃电压。举例而言，当施加直流或交流高电压至电极板152时，电容结构区104内的电容结构及半导体装置100仍可以维持高的崩溃电压。在另一实施例中，中间介电层134可设置于任两层相邻的子介电层116、118、120之间，且中间介电层134仅位于电容结构区104。仍参照图1，半导体装置100设置于基底102，例如硅基底、陶瓷基底或绝缘层上覆硅(silicon-on-insulator,SOI)基底。基底102中可以包括绝缘结构112，例如浅沟渠绝缘(shallow trench isolation,STI)，使得基底102可以被隔离成不同的区域。基底102的表面可以设置有不同的半导体部件，例如晶体管110，但不限定于此。基底102的表面上可设置有前金属介电层(pre-metal dielectric,PMD)114，前金属介电层114可以覆盖住晶体管110，且其中可以设置有电连接至基底102或晶体管110的导电接触结构P1。前金属介电层114之上可以设置堆叠介电层130，且堆叠介电层130可包括多个子介电层，例如子介电层116、118、120、122。而子介电层116、118、120、122中则可以设置有互连结构108，其中互连结构108可至少包括金属叠层和至少一插塞。举例来说，金属叠层可以是包括中间金属层M1、M2～Mn-1及顶金属层Mn的导线叠层，而至少一个插塞可包括多个插塞V1、V2～Vn-1，且n值可以是任何大于或等于7的正整数，例如等于7。互连结构108中的中间金属层M1、M2～Mn-1及顶金属层Mn可以电连接至对应的插塞V1、V2～Vn-1，且互连结构108可以当作半导体装置100的电讯号的传输路径。对于半导体装置100中包括电容结构等高压元件的情况，互连结构108也可构成法拉第笼(Faraday cage)，以屏蔽来自于高压部件的电场。
对于电容结构区104内的电容结构而言，根据本发明的一实施例，下电极板150和上电极板152可以分别包括成对的子电极，然而根据本发明的另一实施例，下电极板150和上电极板152可以分别是单一的电极，而不包括任何的子电极。设置于下电极板150和上电极板152之间的电容介电层156和中间介电层134会影响电容结构区104内的电容结构的崩溃电压，其中，电容介电层156可以是由堆叠介电层130的部分区域所构成，且堆叠介电层130和中间介电层134之间的厚度的比例可以介于约10：1至30：1，但不限定于此。根据本发明的一实施例，通过将中间介电层134的至少一外侧面136延伸超过上电极板152的至少一外侧面154，使得中间介电层134的整体宽度W2大于上电极板152的宽度W1的总和，并通过将上电极板152所覆盖的中间介电层134的厚度T1大于未被上电极板152所覆盖的中间介电层134的厚度T2，可以进一步提升电容结构区104内的电容结构以及半导体装置100的崩溃电压。
此外，根据本发明一实施例，中间介电层134只会被设置于电容结构区104中，而不会向外沿伸至互连结构108。在一实施例中，顶金属层Mn不会直接接触中间介电层134，而会直接接触堆叠介电层130。因此，来自于上电极板152的高电压便不会经由堆叠介电层130而被传输至顶金属层Mn，这也提升了半导体装置100的崩溃电压，且降低连线区106的电阻电容延迟(RC-Delay)，以及简化制程。
堆叠介电层130的上方可以还设置顶层介电层160，顶层介电层160可环绕上电极板152和顶金属层Mn，且直接接触上电极板152和堆叠介电层130，使得上电极板152和顶金属层Mn可以被埋设于顶层介电层160之中。顶层介电层160的上方可以还设置保护遮罩162。其中，保护遮罩162以及顶层介电层160中可以具有开口，以容纳电连接至上电极板152的焊接垫(图未示)。
图2是本发明一实施例的半导体装置的剖面示意图。图2所示的半导体装置200类似如图1所示的半导体装置100，半导体装置200同样包括高压元件，例如电容结构区104。然而，半导体装置200除了包括中间介电层134，还包括另一中间介电层138。其中，中间介电层138会被埋设于堆叠介电层130中，例如被埋设于子介电层118中，且中间介电层138的介电常数高于堆叠介电层130整体的平均介电常数，或是高于堆叠介电层130任一子介电层116、118、120的介电常数。其中，设置于下电极板150和上电极板152之间的堆叠介电层130的厚度和中间介电层138间的厚度的比例可以介于10：1至30：1，但不限定于此。此外，中间介电层138的至少一外侧面140会延伸超过上电极板152的至少一外侧面154，使得中间介电层138的整体宽度W3大于上电极板152的宽度W1的总和。通过在下电极板150和上电极板152之间设置至少两个中间介电层134、138，可以进一步提升电容结构104的崩溃电压。
为了使所属技术领域中的通常知识者可据以实现本发明中所述的发明，以下进一步具体描述本发明的半导体装置的制作方法。
图3是本发明一实施例在形成中间介电层后的半导体装置的剖面示意图，图7是本发明一实施例的半导体装置的制作方法流程图。参照图3，施行制作方法700中的步骤702，提供半导体装置300，半导体装置300至少包括前金属介电层114、堆叠介电层130、互连结构108、以及下电极板150。可选择地，半导体装置300中还可包括晶体管110、导电接触结构P1、中间金属层M1、M2～Mn-1以及插塞V1、V2等部件。前金属介电层114以及堆叠介电层130中的各子介电层116、118、120，举例而言，可以通过化学气相沉积而形成子介电层116、118、120于基底102之上。其中，子介电层116、118、120的组成可以相同或不同，例如均可以是氧化硅(SiO2)。此外，设置于前金属介电层114表面的下电极板150和中间金属层M1可以经由同一道制程而形成，因此下电极板150和中间金属层M1可以具有相同的组成。
接着，施行步骤704，在堆叠介电层130上形成介电层132。举例而言，可以利用化学气相沉积，以在堆叠介电层130的表面形成顺向性的介电层132，其厚度T0可为约0.5～1.0微米(μm)，例如是0.7μm，但不限于此。介电层132可以是直接接触堆叠介电层130的单层结构，且介电层132的介电常数高于堆叠介电层130整体的平均介电常数，或高于堆叠介电层130中各子介电层116、118、120的介电常数。举例来说，介电层132可以是氮化硅(Si3N4)、氮氧化硅(SiON)或碳化硅(SiC)，而各子介电层116、118、120可以是氧化硅(SiO2)，但不限于此。根据本发明的一实施例，堆叠介电层130的特定区域可作为电容介电层156，因此对于堆叠介电层130中包括子介电层116、118、120的情形而言，电容介电层156中同样也会包括子介电层116、118、120。
图4是本发明一实施例在图案化中间介电层后的半导体装置的剖面示意图。参照图4，施行步骤706，蚀刻介电层132，以形成图案化的中间介电层134。可以通过适当的光微影及蚀刻制程，以去除连线区106内的介电层132。其中，在形成中间介电层134的过程中，部分的子介电层120亦会被蚀除，使得子介电层120的表面会形成凹陷，而具有深度D1。接着，可以进一步施行沉积制程以及平坦化制程，以形成填满凹陷并环绕住中间介电层134的另一子介电层122。在一实施例中，中间介电层134厚度T1、T2可为约0.3～0.8微米(μm)。举例而言，中间介电层134厚度T1、T2较佳为大于0.35微米(μm)以避免后续蚀刻导电层148时造成损伤。其中，中间介电层134的介电常数会高于子介电层122的介电常数。
图5是本发明一实施例在形成插塞后的半导体装置的剖面示意图。参照图5，施行步骤708，在堆叠介电层130中形成电连接至互连结构108的插塞。可以施行光微影及蚀刻等制程，以在未被中间介电层134覆盖的子介电层120、122内形成孔洞，其中该孔洞可穿透子介电层120、122并暴露出中间金属层Mn-1。接着施行金属沉积及金属平坦化等制程，以在孔洞内形成插塞Vn-1。其中，插塞Vn-1的顶面大致会和中间介电层134的顶面切齐。在中间介电层134和子介电层122上，全面性地沉积导电层148，例如导电金属层。
图6是本发明一实施例在形成电容结构的上电极板后的半导体装置的剖面示意图。在制得如图5所示的结构后，参照图6，可接着施行步骤710，在图案化的中间介电层134上形成上电极板152，并同时形成电连接至插塞Vn-1的顶金属层Mn，以制得如图6所示的结构。可通过施行光微影及蚀刻等制程，以蚀刻导电层148，以同时制得上电极板152以及顶金属层Mn。由于上电极板152和顶金属层Mn可以经由同一道制程而形成，因此上电极板152和顶金属层Mn可以具有相同的组成。在蚀刻的过程中，未被上电极板152以及顶金属层Mn所覆盖的中间介电层134和子介电层122也会被部分蚀除。因此，中间介电层134内可以具有不等的厚度，例如厚度T1和厚度T2。
在完成图6所示的结构后，参照图1，可接着施行步骤712，形成顶层介电层160，以覆盖住图案化的中间介电层134、上电极板152及顶金属层Mn。可通过施行沉积和平坦化制程，以形成顶层介电层160。然后可施行另一沉积和平坦化制程，以形成覆盖住顶层介电层160的保护遮罩162。其中，顶层介电层160的组成可以是氧化硅，而保护遮罩162的组成可以是氮化硅，但不限定于此。
根据本发明的上述实施例，通过在下电极板150和上电极板152之间设置介电常数(relative permittivity)较高的中间介电层134，可以在不增加电容结构中的上电极板152和下电极板150之间的距离，而且在不影响原有互连结构108制程的情况下，增加电容结构及半导体装置100、200的崩溃电压，进而提升相应半导体装置100、200的耐压能力。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (19)
1.一种半导体装置，其特征在于，包括：
一基底；以及
一电容结构，设置于所述基底上且位于一电容结构区，其中所述电容结构包括：
一下电极板；
一上电极板，设置于所述下电极板之上；
一堆叠介电层，设置于所述下电极板及所述上电极板之间；
一中间介电层，设置于所述下电极板与所述上电极板之间，且所述中间介电层仅位于所述电容结构区且所述中间介电层的介电常数高于所述堆叠介电层的介电常数；以及
一互连结构，包括至少一插塞与一金属叠层，所述互连结构位于与所述电容结构区相邻的一连线区，其中所述互连结构设置于所述中间介电层的至少一侧。
2.如权利要求1所述的半导体装置，其特征在于，所述堆叠介电层和所述中间介电层间的厚度比为10：1至30：1。
3.如权利要求1所述的半导体装置，其特征在于，所述堆叠介电层的组成包括氧化硅，所述中间介电层的组成包括氮化硅、氮氧化硅或碳化硅。
4.如权利要求1所述的半导体装置，其特征在于，所述中间介电层的外侧面会延伸超过所述上电极板的外侧面。
5.如权利要求1所述的半导体装置，其特征在于，所述上电极板会覆盖部分所述中间介电层，且被所述上电极板覆盖的所述中间介电层的所述部分的厚度会大于所述中间介电层其他部分的厚度。
6.如权利要求1所述的半导体装置，其特征在于，所述中间介电层设置于所述堆叠介电层与所述上电极板之间。
7.如权利要求1所述的半导体装置，其特征在于，所述中间介电层是一单层结构，且所述中间介电层直接接触所述堆叠介电层和所述上电极板。
8.如权利要求1所述的半导体装置，其特征在于，所述堆叠介电层包括复数个子介电层，且所述中间介电层设置于相邻的其中两个子介电层之间。
9.如权利要求1所述的半导体装置，其特征在于，所述堆叠介电层包括复数个子介电层，且所述电容结构还包括设置于相邻的其中两个子介电层之间的另一中间介电层，且所述另一中间介电层的介电常数高于所述堆叠介电层的介电常数。
10.如权利要求9所述的半导体装置，其特征在于，所述堆叠介电层和所述另一中间介电层之间的厚度比为10：1至30：1。
11.如权利要求1所述的半导体装置，其特征在于，所述半导体装置进一步包括一顶层介电层，所述顶层介电层环绕所述上电极板，且直接接触所述上电极板、所述中间介电层和所述堆叠介电层。
12.如权利要求11所述的半导体装置，其特征在于，所述金属叠层包括一顶金属层以及至少一中间金属层，所述顶金属层设置于所述顶层介电层中，且所述顶金属层以及所述至少一中间金属层直接接触所述堆叠介电层。
13.如权利要求12所述的半导体装置，其特征在于，所述至少一插塞设置于所述堆叠介电层中，且电连接至所述金属叠层。
14.一种半导体装置的制作方法，其特征在于，所述制作方法包括：
提供一基底；
形成一下电极板于所述基底上；
形成至少一子介电层于所述下电极板上；
形成一介电层于所述至少一子介电层上；
图案化所述介电层，以形成一中间介电层，其中所述中间介电层会暴露出部分所述至少一子介电层；
蚀刻未被所述中间介电层覆盖的部分所述至少一子介电层，以形成一孔洞；
填入至少一插塞至所述孔洞内；以及
形成一上电极板于所述中间介电层上。
15.如权利要求14所述的半导体装置的制作方法，其特征在于，所述至少一子介电层的组成包括氧化硅，所述中间介电层的组成包括氮化硅、氮氧化硅或碳化硅。
16.如权利要求14所述的半导体装置的制作方法，其特征在于，在形成所述插塞前，还包括在所述中间介电层之上形成另一子介电层，其中所述另一子介电层会环绕所述中间介电层。
17.如权利要求16所述的半导体装置的制作方法，其特征在于，蚀刻未被所述中间介电层覆盖的部分所述至少一子介电层，以形成所述孔洞的步骤包括：蚀穿所述另一子介电层以及所述子介电层。
18.如权利要求16所述的半导体装置的制作方法，其特征在于，在形成所述上电极板后，所述制作方法还包括形成一顶层介电层，且所述顶层介电层直接接触所述上电极板和所述另一子介电层。
19.如权利要求14所述的半导体装置的制作方法，其特征在于，所述制作方法还包括形成直接接触所述插塞的一顶金属层，且所述顶金属层和所述上电极板同时形成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109102345 | 2020-01-22 | ||
| TW109102345A TWI726591B (zh) | 2020-01-22 | 2020-01-22 | 半導體裝置及其製作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113161324A true CN113161324A (zh) | 2021-07-23 |
Family
ID=76857217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010106310.7A Pending CN113161324A (zh) | 2020-01-22 | 2020-02-21 | 半导体装置及其制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11189559B2 (zh) |
| CN (1) | CN113161324A (zh) |
| TW (1) | TWI726591B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023241070A1 (zh) * | 2022-06-17 | 2023-12-21 | 无锡华润上华科技有限公司 | 半导体器件及其制备方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022144836A (ja) * | 2021-03-19 | 2022-10-03 | 株式会社東芝 | アイソレータ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710425B2 (en) * | 2001-04-26 | 2004-03-23 | Zeevo, Inc. | Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit |
| US6459562B1 (en) * | 2001-05-22 | 2002-10-01 | Conexant Systems, Inc. | High density metal insulator metal capacitors |
| JP2003115576A (ja) * | 2001-10-03 | 2003-04-18 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
| US7820506B2 (en) * | 2008-10-15 | 2010-10-26 | Micron Technology, Inc. | Capacitors, dielectric structures, and methods of forming dielectric structures |
| US10643936B2 (en) * | 2017-05-31 | 2020-05-05 | Dyi-chung Hu | Package substrate and package structure |
| KR20200123922A (ko) * | 2019-04-23 | 2020-11-02 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 소자 |
-
2020
- 2020-01-22 TW TW109102345A patent/TWI726591B/zh active
- 2020-02-21 CN CN202010106310.7A patent/CN113161324A/zh active Pending
- 2020-04-28 US US16/861,176 patent/US11189559B2/en active Active
-
2021
- 2021-10-25 US US17/510,337 patent/US11610836B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023241070A1 (zh) * | 2022-06-17 | 2023-12-21 | 无锡华润上华科技有限公司 | 半导体器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI726591B (zh) | 2021-05-01 |
| US20220044997A1 (en) | 2022-02-10 |
| US20210225756A1 (en) | 2021-07-22 |
| TW202129984A (zh) | 2021-08-01 |
| US11189559B2 (en) | 2021-11-30 |
| US11610836B2 (en) | 2023-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |