JP2015532790A - 突起を有する接点パッドを利用した電子デバイス及び組み立て方法 - Google Patents

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ヴィック，エリック
カニンガム，ギャリー，ブライアン
テンプル，ドロタ
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Research Triangle Institute
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Abstract

電子デバイスが、正面と、背面と、正面と背面との間の厚さと、正面から厚さの途中まで延びる１つ以上の正面ビアと、背面から正面に向かって延びる相互接続ビアと、を含む基板と、正面上にあって、それぞれ対応する正面ビアを貫通して相互接続ビア内に延びる１つ以上の突起を含む接点パッドと、相互接続ビアを貫通して突起と接触するまで延びる相互接続と、を含む。

Description

関連出願の相互参照
本出願は、２０１２年９月５日に出願された米国特許仮出願第６１／６９７，１２０号、件名「突起を有する接点パッドを利用した電子デバイス及び組み立て方法（ＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ ＵＴＩＬＩＺＩＮＧ ＣＯＮＴＡＣＴ ＰＡＤＳ ＷＩＴＨ ＰＲＯＴＲＵＳＩＯＮＳ ＡＮＤ ＭＥＴＨＯＤＳ ＦＯＲ ＦＡＢＲＩＣＡＴＩＯＮ）」の利益を主張するものであり、参照によりその内容全体が本明細書に組み込まれている。
本発明は、主に、信号伝達に三次元（３Ｄ）、即ち垂直方向の相互接続を利用する電子機器組み立てに関し、より具体的には、そのような相互接続と、接点パッドによって与えられる突起との間に低抵抗の接触を形成することに関する。
従来の超小型電子デバイスは、平面、即ち二次元（２Ｄ）の表面実装構成のパッケージングがなされている。この構成では、パッケージサイズ（具体的にはフットプリント）は、パッケージに含まれる集積回路（ＩＣ）チップ又は他のディスクリートデバイスの個数及び物理寸法の両方、並びに、利用されるディスクリート表面実装受動部品の占有面積によって決定される。電子製品は常に、小型化と高機能化とが同時に求められている。従って、それに伴い、そのような製品において使用される為の、より高性能であって、より小さなフットプリントでパッケージングされた超小型電子デバイスが求められる。これに応えるべく、研究者らは、従来の２Ｄ形式に代わるものとして、三次元（３Ｄ）集積技術、即ちチップスタック技術の開発を続けている。３Ｄ集積を実現することにより、単一パッケージの電子デバイス内で複数のダイが「垂直方向に」（三次元）配列されてよく、隣接ダイ間の通信は、ダイ基板の厚さを貫通して延びる３Ｄ（即ち「垂直方向の」）金属相互接続によって行われる。３Ｄ集積は、ウエハレベル（ウエハ同士の接着）、又はダイレベル（ダイ同士の接着）、又は混成形式（ダイとウエハの接着）で行われてよい。３Ｄパッケージは、様々な利点を提供することが可能であり、例えば、信号伝搬遅延が短くなる（従って、信号処理が高速になる）、消費電力が少なくなる、クロストークが減る、パッケージフットプリントが小さくなる、デバイスサイズが小さくなる、入出力（Ｉ／Ｏ）の数が増え、密度が高まる、などの利点を提供することが可能である。更に、様々な機能を提供する為に、様々なダイを３Ｄパッケージ内にスタックしたものが構成されてよい。 例えば、１つのダイが能動電子デバイスを含んでよい一方で、別のダイが、受動部品（抵抗、キャパシタ、インダクタ等）の配列、又はメモリモジュールの配列、又は幾つかの相互接続と連通するグラウンド層を含んでよい。
３Ｄ金属相互接続の形成は、主に、「ビアファースト」方式又は「ビアラスト」方式により行われてきた。「ビアファースト」方式では、相互接続が形成されてから、回路組み立て、基板薄化、及び基板（ダイ又はウエハ）接着が行われる。「ビアラスト」方式では、相互接続の形成は、回路組み立て、基板薄化、及び基板接着の後に行われる。特に「ビアラスト」方式の場合には、相互接続金属が接点パッドの表面に到達して接点パッドとの低抵抗の電気結合を形成するようにする為に、複数の材料層にわたって相互接続金属を堆積させることが必要な場合がある。例えば、接点パッドに到達させる為に、相互接続金属を、１つの基板の全体厚さにわたって延び、更に場合によっては、接点パッドがある隣接基板の厚さの途中まで延びる深いビアにわたって、且つ、これら２つの基板の間の１つ以上の介在層（例えば、接着層、絶縁層、パッシベーション層など）にわたって、堆積させることが必要な場合がある。更に、材料追加ステップに先行したことの結果として、典型的には、相互接続メタライゼーションステップの前に接点パッドを露出させる為に、典型的には、深堀り反応性イオンエッチング（ＤＲＩＥ）などのエッチングステップ（即ち、「底部清浄化」エッチング）が必要とされる。ビアのアスペクト比（即ち、直径に対する深さの比）が大きくなるほど、エッチング及び相互接続メタライゼーションのステップを効果的にすることが困難になる。
従って、引き続き、相互接続と接点パッドとの間に高品質且つ低抵抗の接触を与える、改良された電子デバイス組み立て方法が必要とされている。
本発明は、背景技術の課題を解決するためのものである。
上述の問題に、全体的又は部分的に対処する為に、且つ／又は、当業者によって注視されてきたであろう他の問題に対処する為に、本開示は、以下に示される実施態様において例示的に説明されるような方法、工程、システム、装置、器具、及び／又はデバイスを提供する。
一実施形態によれば、電子デバイスの組み立て方法が、基板内に正面ビアを形成するステップであって、基板は、正面と、背面と、正面と背面との間の厚さと、を含み、正面ビアは正面から厚さの途中まで延びる、上記ステップと、正面上に接点パッド材料を堆積させて、正面ビアを接点パッド材料で埋めることにより、突起を含む接点パッドを形成するステップと、基板を背面からエッチングすることにより、相互接続ビアを形成するステップであって、エッチングは、突起が相互接続ビア内で露出するまで行われる、上記ステップと、相互接続材料を堆積させることにより、接点パッドと接触する相互接続を形成するステップであって、相互接続材料は、相互接続ビアを取り囲む背面をコーティングし、相互接続ビアの断面を貫通して延び、正面突起と接触する、上記ステップと、を含む。
別の実施形態によれば、電子パッケージの組み立て方法が、本明細書に開示のいずれかの方法に従って第１の電子デバイスを組み立てるステップと、第１の電子デバイスを第２の電子デバイスと集積するステップと、を含み、第１の電子デバイスの相互接続は、第２の電子デバイスの電流通過素子と信号連通する。
別の実施形態によれば、本明細書に開示のいずれかの方法に従って組み立てられる電子デバイスが与えられる。
別の実施形態によれば、本明細書に開示のいずれかの方法に従って組み立てられる電子パッケージが与えられる。
別の実施形態によれば、電子デバイスが、正面と、背面と、正面と背面との間の厚さと、正面から厚さの途中まで延びる正面ビアと、背面から正面に向かって延びる相互接続ビアと、を含む基板と、正面上に配置された基層と、基層から、正面ビアを貫通して、相互接続ビア内に延びる突起と、を含む接点パッドと、相互接続ビアを貫通して突起と接触するまで延びる相互接続であって、背面のうちの、相互接続ビアを取り囲む部分、相互接続ビアの断面の境界を定める、基板の壁、及び突起の上に配置される相互接続と、を含む。
別の実施形態によれば、電子パッケージが、本明細書に開示のいずれかの実施形態による第１の電子デバイスと、第１の電子デバイスと集積された第２の電子デバイスと、を含み、相互接続は、第２の電子デバイスの電流通過素子と信号連通している。
当業者であれば、以下の図面及び詳細説明を精査することにより、本発明の他のデバイス、装置、システム、方法、特徴、及び利点が明らかであるか、明らかになるであろう。そのような更なるシステム、方法、特徴、及び利点は全て、本明細書に包含され、本発明の範囲に含まれ、添付の特許請求の範囲によって保護されるものとする。
本発明は、以下の図面を参照することにより、よりよい理解が可能である。図面内の各構成要素は、必ずしも正確な縮尺では描かれておらず、むしろ、本発明の原理を図解することに重点が置かれている。これらの図面では、類似の参照符号は、異なる図面間での対応する要素を指している。
乃至 本開示の一実施形態による、電子デバイスの組み立て方法の一例を示す、それぞれ、概略上面図及び概略側面断面図であって、この図では、正面誘電体層または正面パッシベーション層を含んでよい基板の正面からビアのパターンが形成されている。 乃至 上記方法を示す、それぞれ、概略上面図及び概略側面断面図であって、この図では、金属層を堆積させ、パターニングすることによって、突起のパターンを有する接点パッドが基板上に形成されている。 乃至 上記方法を示す、それぞれ、概略上面図及び概略側面断面図であって、この図では、基板の背面からビアが形成されて、ビア内で正面突起が露出している。 乃至 上記方法を示す、それぞれ、概略上面図及び概略側面断面図であって、この図では、接点パッドの突起と接触する相互接続がビア内に形成されている。 別の実施形態による電子デバイスの一例の上面図である。 別の突起構成を利用した、別の実施形態による電子デバイスの一例の上面図である。 別の実施形態による電子デバイスの一例の上面図である。 図７に示された電子デバイスを含む電子パッケージの一例の側面断面図である。
図１から図４は、本開示の一実施形態による電子デバイス組み立て方法の一例を示す。図１Ａ（上面図）及び図１Ｂ（側面断面図）を参照すると、基板１０４が与えられている。基板１０４は、複数のダイがそこから単一化されるウエハであってよい。或いは、基板１０４は、ウエハから単一化されたダイであってよい。単一化、即ちダイシングが行われるのは、導電性相互接続の形成の前でも後でもよく、これについては後述する。単一ダイとしての基板１０４は、後述されるような１つ以上の相互接続を含んでよい。基板１０４は、主に、正面１０６と、反対側の背面１０８と、（図１Ｂで見ると垂直方向である）正面１０６と背面１０８との間の基板厚さ（即ち、バルク厚さ）と、を含む。本文脈では、「正面」及び「背面」という用語は、相対的な意味で使用されているに過ぎず、基板１０４の向きに関するいかなる限定でもない。実施形態によっては、基板１０４は、半導体材料を含み、例えば、シリコン、シリコン−ゲルマニウム合金、シリコンカーバイド、ＩＩＩ−Ｖ族化合物（例えば、ガリウムひ素、窒化ガリウム等）、ＩＩ−ＶＩ族化合物（例えば、酸化亜鉛）等のような半導体材料を含む。又、実施形態によっては、基板１０４は、電気的絶縁材料又は誘電性材料を含んでよく、例えば、ガラス、非導電性酸化物、非導電性窒化物、セラミックなどを含んでよい。又、実施形態によっては、基板１０４は、導電性材料を含んでよい。
本明細書では、「電子デバイス」という用語は、大まかには、平面基板と、この基板とは別個の１つ以上の電流通過機能とを含む、任意の構造物を包含する。基板は、その正面又は背面（そして典型的には正面及び背面の両方）の表面積が、目視でも基板の厚さに比べて大きいという点で平坦である。代表的且つ非限定的な例として、基板の厚さは、１００μｍから７５０μｍの範囲にあってよく、表面積は、１ｃｍ２から直径３００ｍｍ（７０６．５ｃｍ２）の範囲にあってよい。上述のように、基板を構成するバルク組成自体は、電流を通過させることが可能であってもなくてもよい。本実施形態では、「１つ以上の電流通過機能」は、後述されるような、少なくとも１つの基板貫通相互接続を含む。本明細書では、「基板貫通」という用語は、相互接続が、基板の厚さの少なくとも半分を超えて延びているが、必ずしも基板の厚さ全体にわたって延びているわけではないことを意味する。実施形態によっては、電子デバイスは、相互接続に加えて、他の電流通過機能も含んでよい。他の電流通過機能としては、例えば、接点パッド（又は接着パッド、ランドパッド等）、導電性のパターン又はバス、抵抗、キャパシタなどの受動電子部品、トランジスタなどの能動電子部品、並びに、幾つかの電子部品の規則正しい配列を含む１つ以上の集積回路があってよい。電子デバイスは、追加又は代替として、１つ以上の微細加工機械部品、電気機械部品、光学部品、又は無線周波数（ＲＦ）伝送部品を含んでよい。そのような部品又は回路は、基板上又は基板内部に形成されてよく、バルク基板材料を構成する基層の表面に配置されたデバイス層の一部をなすと見なされてよい。従って、実施形態によっては、図示された基板１０４を含む電子デバイスは、超小型電子デバイス、光電子デバイス、超小型電気機械システム（ＭＥＭＳ）デバイスなどとして考えられてもよい。
引き続き図１Ａ及び図１Ｂを参照すると、実施形態によっては、基板１０４の正面１０６上に第１の絶縁層１２２が形成される。第１の絶縁層１２２は、パターニング可能な、即ち、フォトリソグラフィなどの好適なパターニング技術によってパターニングされることが可能な、任意の電気的絶縁材料又は誘電性材料から構成されてよい。第１の絶縁層１２２の組成として、例えば、フォトレジスト、金属酸化物（例えば、サファイア）、メタロイド酸化物（例えば、二酸化シリコン）、金属窒化物、メタロイド窒化物（例えば、窒化シリコン）、ガラス、石英、ダイヤモンド状カーボン（ＤＬＣ）、又はパリレンなどがあり、これらに限定されない。第１の絶縁層１２２は、フォトレジストであるとすれば、エポキシベースのフォトレジストであってよく、例えば、ＳＵ−８などであってよい。第１の絶縁層１２２は、フォトレジスト以外にも、別のタイプのポリマーであってよく、例えば、ポリイミド（コポリマー及びコポリマーのブレンドを含む）、ポリパラキシリレン（即ち、パリレンのファミリのもの）、液晶ポリマー（ＬＣＰ）、ベンゾシクロブテン（ＢＣＢ）、又はエポキシなどであってよい。一般に、第１の絶縁層１２２の材料は、感光性であってもなくてもよい。第１の絶縁層１２２は、それ自体が感光性ではない場合には、その厚さを貫通する開口が形成されてよいという点でパターニング可能であってよく、この形成は、標準的なフォトリソグラフィ技術（例えば、フォトマスク又はレチクルを使用するパターニング及び露光と、その後のウェットエッチング及び／又はドライエッチング）、或いは、適切な微細機械加工技術（例えば、機械式穴あけ、レーザ穴あけ、超音波ミリング等）により行われてよい。
第１の絶縁層１２２は、任意の所望の厚さで基板１０４上に形成されてよい。実施形態によっては、（基板１０４の表面から計測される）第１の絶縁層１２２の厚さは、５００Å（０．０５μｍ）から１２０，０００Å（１２μｍ）の範囲にある。第１の絶縁層１２２は、その組成にふさわしい任意の技術によって形成されてよく、例えば、スピンコーティング、スプレーコーティング、フローコーティング、真空蒸着（例えば、物理蒸着又は化学蒸着）、蒸発、又は積層などによって形成されてよい。第１の絶縁層１２２の形成の前に、必要に応じて、基板１０４の表面の前処理（例えば、クリーニング／エッチング、ベーキングによる脱水等）が行われてよい。所望の厚さまで堆積された後、第１の絶縁層１２２がパターニングされ、第１の絶縁層１２２及び基板１０４が正面１０６からエッチングされて、基板１０４内にパターン、即ち正面ビア群１２６が形成され、ビア１２６は、第１の絶縁層１２２を貫通して基板の厚さの途中まで延びる。第１の絶縁層１２２は、その組成にふさわしい任意の技術によってパターニングされてよく、そのような技術の幾つかの例が上述されている。正面絶縁層１２２は、マルチレベルメタライゼーションなどの正面処理の結果として形成された絶縁層のスタックであってもよい。その結果、正面絶縁層１２２は、複数の異なる絶縁材料で構成されてよく、場合によっては、それらの材料の間に金属層が介在してよい。正面ビア１２６のパターン又は群は、正面ビアを１個だけ含んでよく、或いは、図示された実施形態のように、複数個の正面ビアを含んでよい。図示された実施形態では、パターンは、正面ビア１２６の二次元（例えば、３×３）配列である。しかしながら、パターンは正面ビア１２６の一次元（直線）配列であってもよいこと、並びに、形成される正面ビア１２６の個数、或いはビア１２６の構成又は形状についてはほとんど制限がないことを理解されたい。
正面ビア１２６は、図１Ａに示されるように、断面が略円形であってよく、或いは、別のタイプの丸みのある断面であってよく、或いは、断面が多角形又は不規則形状であってよい。実施形態によっては、各正面ビア１２６の特性寸法が、０．２５μｍから４００μｍの範囲にある。又、実施形態によっては、特性寸法は、０．５μｍから１００μｍの範囲にある。本文脈では、「特性寸法」という用語は、ビアの断面形状を記述するのにふさわしいタイプの寸法を意味し、これは、例えば、円形断面の場合は直径であり、楕円断面の場合は長径であり、多角形断面の場合は、対向する２辺の間の最大幅又は最大高さである。不規則形状の断面の「特性寸法」は、その不規則形状の断面の最も近い近似となる規則的形状の断面の特性寸法（例えば、円の直径、楕円の長径、多角形の幅又は高さ等）であると見なされてよい。実施形態によっては、各正面ビア１２６の（基板厚さ方向の）深さは、５０Å（０．００５μｍ）から７，５００，０００Å（７５０μｍ）の範囲にある。又、実施形態によっては、深さは、１μｍから１０μｍの範囲にある。実施形態によっては、各正面ビア１２６は、少なくとも１つの（例えば、行又は列において）隣接する正面ビア１２６との間隔が、０．２５μｍから４００μｍの範囲の距離である。又、実施形態によっては、間隔は、０．５μｍから１００μｍの範囲にある。
図２Ａ（上面図）及び図２Ｂ（側面断面図）を参照すると、正面ビア１２６が形成された後、基板１０４の正面１０６上にメタライゼーション層（図示せず）が、任意の好適な技術（例えば、真空蒸着、電気めっき等）により形成される。その後、（図示されるように）このメタライゼーション層が、任意の好適な技術（例えば、フォトリソグラフィ）によってパターニングされて、１つ以上の導電性接点パッド２３０が基板１０４上に形成される。メタライゼーション材料は、正面１０６上に所望の厚さまで堆積され、既に形成されている正面ビア１２６を埋めるようにコンフォーマルに堆積される。その結果、各接点パッド２３０は、正面１０６上に配置された基層２３４と、背面１０８に向かって基板厚さ内に延びる（同数の埋められた正面ビア１２６に対応する）複数の突起又は栓２３６と、を含むものと見なされてよい。（第１の絶縁層１２２から計測された、或いは、第１の絶縁層１２２が設けられていない場合には基板１０４の表面から計測された）基層２３４の厚さは、例えば、０．２５μｍから２００μｍの範囲にあってよい。突起２３６の寸法は、突起２３６が中に形成されている正面ビア１２６の寸法と同等であってよい。従って、実施形態によっては、各突起２３６の特性寸法は、０．２５μｍから４００μｍの範囲にある。又、実施形態によっては、特性寸法は、０．５μｍから１００μｍの範囲にある。実施形態によっては、各突起２３６の厚さ、或いは深さ、即ち、突起２３６が基層２３４から基板厚さ内に延びる距離は、５０Å（０．００５μｍ）から７，５００，０００Å（７５０μｍ）の範囲にある。又、実施形態によっては、深さは、１μｍから１０μｍの範囲にある。実施形態によっては、各突起２３６と、少なくとも１つの隣接する突起２３６との間隔は、０．２５μｍから４００μｍの範囲の距離である。又、実施形態によっては、間隔は、０．５μｍから１００μｍの範囲にある。接点パッド２３０は、任意の好適な導電性材料から構成されてよく、例えば、銅、タングステン、タングステンシリサイド、ニッケルシリサイド、アルミニウム、アルミニウム合金、チタン、窒化チタン、チタン−タングステン合金、ニッケル、金、銀、ルテニウム、又はこれらのうちの２つ以上の任意の組み合わせ、又はこれらのうちの２つ以上の合金などから構成されてよい。簡単の為に、図２Ａ及び図２Ｂは、正面ビア１２６の単一のパターン（又は群）の上に形成された単一の接点パッド２３０を示している。しかしながら、基板１０４は、正面ビア１２６の複数のパターンを含んでよく、各パターン上に接点パッド２３０が形成されてよいことを理解されたい。
図３Ａ（上面図）及び図３Ｂ（側面断面図）を参照すると、基板１０４内に、背面１０８から相互接続ビア（又は基板貫通ビア）３４０が形成され、これは、基板１０４をパターニング及びエッチングするなど、任意の好適な手段によって行われる。相互接続ビア３４０は、接点パッド２３０の位置に合わせて形成される。基板材料を取り除くことが、背面１０８において開始され、これは、相互接続ビア３４０が接点パッド２３０の突起２３６を露出させるまで行われ、その結果、各突起２３６の少なくとも一部分が相互接続ビア３４０内に延びることになる。この目的のために、第１の絶縁層１２２は、エッチング工程の間に、エッチング停止層として動作してよい。相互接続ビア３４０の特性寸法は、突起２３６の特性寸法より大きくてよく、相互接続ビア３４０の特性寸法は、対応する接点パッド２３０に関連付けられた全ての突起２３６を露出させるほど大きくてよい。実施形態によっては、相互接続ビア３４０の特性寸法は、１μｍから４００μｍの範囲にある。上述のように、基板１０４は、突起２３６を特徴とする複数の接点パッド２３０を含んでよく、従って、更に、対応する接点パッド２３０と位置合わせされた複数の相互接続ビア３４０を含んでよい。
図４Ａ（上面図）及び図４Ｂ（側面断面図）を参照すると、第２の絶縁層４４４が、背面１０８上及び相互接続ビア３４０内にコンフォーマルに堆積され、第２の絶縁層４４４は、背面１０８と、相互接続ビア３４０の境界を定める基板１０４の内壁と、第１の絶縁層１２２及び突起２３６の露出部分と、を覆う。第２の絶縁層４４４は、任意の電気的絶縁材料又は誘電性材料から構成されてよく、例えば、既に第１の絶縁層１２２に関連して例示された材料から構成されてよい。第２の絶縁層４４４の組成は、第１の絶縁層１２２の組成と同じであってよく、異なってもよい。第２の絶縁層４４４が形成された後、各突起２３６から第２の絶縁層４４４を選択的に取り除くことにより、突起２３６の、相互接続ビア３４０内に延びる部分の全て又は一部が再度露出する。選択的に取り除くことは、例えば、異方性の深堀り反応性イオンエッチング（ＤＲＩＥ）などの好適な底部清浄化技術によって行われてよい。
突起２３６の再露出後、相互接続ビア３４０内に相互接続材料を堆積させることにより、相互接続ビア３４０内に相互接続４４８が形成され、この相互接続材料は、基板内壁上の第２の絶縁層４４４、並びに突起２３６の露出部分を少なくともコンフォーマルに覆う。その結果、相互接続４４８と相互接続ビア３４０内で露出した突起２３６との接合によって、相互接続４４８と接点パッド２３０との間に低抵抗の接触が形成される。突起２３６は、底部清浄化工程を促進することにより、且つ／又は、相互接続４４８と接点パッド２３０とを接触させることに利用可能な表面積を増やすことにより、高品質、低抵抗の接触の形成を促進することが可能である。相互接続材料は、例えば、銅、アルミニウム、アルミニウム合金、タングステン、チタン、窒化チタン、チタン−タングステン合金、ニッケル、金、銀、ルテニウム、これらのうちの２つ以上の任意の組み合わせ、又はこれらのうちの１つ以上の合金であってよい。相互接続材料は、その組成に好適な任意の技術によって堆積されてよく、例えば、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、金属有機ＣＶＤ（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、電気めっき、又は蒸発などによって堆積されてよい。又、実施形態によっては、相互接続材料は、相互接続ビア３４０の深さの全体又は一部にわたって相互接続ビア３４０を埋めてよい。実施形態によっては、相互接続材料の堆積によって、背面１０８の基板表面の全て又は一部にわたってメタライゼーション層が形成される。図４Ｂに示されるように、背面１０８上の相互接続材料が必要に応じてパターニングされて、第２の接点パッド４５２又は他の任意の電流通過機能が形成されてよい。
当業者であれば理解されるように、構造及び機能に関して所望の構成を有する電子デバイス４００の組み立てを完結させる為に、必要に応じて、他の仕上げ工程も実施されてよい。電子デバイス４００は、必要に応じて、１つ以上の他の電子デバイスと一緒にパッケージングされてよい。組み立てられる電子パッケージのタイプに応じて、電子デバイス４００の第１の接点パッド２３０及び／又は第２の接点パッド４５２は、ボールグリッドアレイ（ＢＧＡ）と信号連通するように配置されてよく、或いは、別の電子デバイスの接点パッド、相互接続、又は他の受動又は能動機能と信号連通するように配置されてよい。
例えば、上述の方法を実施することは、絶縁層１２２及び４４４を形成することを伴う。相互接続４４８並びに接点パッド２３０及び４５２を基板１０４から電気的に隔離しなければならない場合（例えば、基板１０４が半導体である場合）には、絶縁層１２２及び４４４が有用である。銅などの特定の相互接続材料の場合、絶縁層１２２及び４４４は、相互接続材料が基板１０４内に拡散するのを防ぐ障壁膜として動作することも可能である。しかしながら、他の実装では、基板１０４は、相互接続４４８並びに接点パッド２３０及び４５２からの隔離が不要であって相互接続材料の拡散による悪影響を受けない非導電性材料から構成されてよい。こうした他の実装では、絶縁層１２２及び４４４の一方又は両方が省略されてよい。例えば、図２Ｂでは、メタライゼーションは、基板１０４の表面上に直接堆積されてよい。この例では、図３Ｂを参照すると、突起２３６を露出させてから、接点パッド２３０に到達する前にエッチング工程を止めるように制御してよく、この場合、図３Ｂの層１２２は、エッチングによって取り除かれない基板材料となってよい。或いは、図３Ｂの相互接続ビア３４０の形成時に、接点パッド２３０の下側の面まで基板材料のエッチングを進めてよい。別の例として、図４Ｂでは、相互接続３４０は、基板１０４の背面上及び内壁上に直接形成されてよい。
上述のように、基板１０４の正面１０６上に形成された各接点パッド２３０は、単一の突起２３６、又は２つ以上の突起２３６のパターン又は群を含んでよい。このパターンは、一次元又は二次元の配列であってよく、或いは、対応する相互接続との低抵抗の接触を形成することに好適な、他の任意のタイプのパターンであってよい。図５は、別の実施形態による電子デバイス５００の一例の上面図である。図５では、電子デバイス５００の接点パッド５３０が、二次元配列として並べられた突起５３６のパターンを含み、この配列では、異なる行又は列に含まれる突起５３６の数が異なってよい。図６は、別の実施形態による電子デバイス６００の一例の上面図である。図６では、電子デバイス６００の接点パッド６３０が、基板の厚さに対して垂直な面に多角形（例えば、直線で囲まれた）断面を有する少なくとも１つの突起６３６を含む。図示された例では、多角形断面の寸法の１つ（例えば、長さ又は幅）が、他の寸法に比べて長くなっており、例えば、断面の形状は長方形又は棒になっている。更に、図示された例では、接点パッド６３０は、パターンが十字形状であるように交差する多角形突起６３６のパターンを含む。上述の説明から理解されるように、本開示の主題によれば、他の多くのパターン及び構成の突起が実現されてよい。
図７は、別の実施形態による電子デバイス７００（又は電子デバイス７００の一区画）の一例の上面図である。電子デバイス７００は、図８の側面断面図でも示されている。電子デバイス７００は、基板７０４を含み、基板７０４は、切り出されて個々のダイとなるウエハであってよく、或いは、大きなウエハから既に単一化されたダイであってよく、或いは、マイクロチップ又は他の微細加工構造物であってよい。電子デバイス７００は、複数の基板貫通相互接続８４８（図８）と、対応する第１の接点パッド７３０及び第２の接点パッド８５２（図８）と、を含む。これらの接点パッド／相互接続アセンブリの１つ以上について、図１から図６と併せて上述されたように組み立て及び構成が行われてよい。従って、これらの接点パッド／相互接続アセンブリの１つ以上は、上述のようなパターンの（即ち、１つ以上の）突起８３６（図８）を含んでよい。本文脈では、「接点パッド」は、基板７０４の表面上に配置されることが必要な、任意のタイプの電流通過機能を表すものであってよい。
図８は、図７に示された電子デバイス７００を含む電子パッケージ８００の一例の側面断面図である。電子デバイス７００は、当業者には周知の様々な技術に従って、１つ以上の他の電子デバイス８６０と一緒にパッケージングされてよい。図示された例では、第２の電子デバイス８６０が、半導体基板８０４上に組み付けられた、集積回路（ＩＣ）又はフィールドプログラマブルアレイ（ＦＧＡ）などの能動デバイス８６４と、能動デバイス８６４と信号連通する電流通過機能８６８と、を含む。第２の電子デバイス８６０は、第１の電子デバイス７００と一緒にパッケージングされており、各電流通過機能８６８が、電子デバイス７００のそれぞれ対応する接点パッド８５２と信号連通している。
本開示の目的の為に、ある層（又は膜、領域、基板、部品、デバイスなど）が別の層の「上」又は「上方」にあるように述べられている場合、その層は、直接又は実際に、その別の層の上（又は上方）にあってよく、或いは、介在層（例えば、バッファ層、遷移層、中間層、犠牲層、エッチング停止層、マスク、電極、相互接続、接点など）が存在してもよいことを理解されたい。ある層が別の層の「直接上に」あることは、特に断らない限り、介在層が存在していないことを意味する。又、ある層が別の層の「上」（又は「上方」）にあるように述べられている場合、その層は、その別の層の表面全体を覆ってよく、或いは、その別の層の一部分だけを覆ってもよいことも理解されたい。更に、「〜上に形成された」や「〜上に配置された」などの語は、材料の輸送、堆積、組み立て、表面処理、或いは、物理的、化学的、又はイオン的な接着又は相互作用の特定の方法に関して、いかなる制限も導入するものではないことを理解されたい。「介在する」という語も同様に解釈される。
一般に、（例えば、「第１の構成要素は第２の構成要素と『連通する』又は『連通している』」という場合の）「連通する」や「〜連通している」などの語は、本明細書では、２つ以上の構成要素又は要素の間の構造的、機能的、機械的、電気的、信号的、光学的、磁気的、電磁気的、イオン的、又は流体的な関係を示すために使用される。従って、「ある構成要素が第２の構成要素と連通すると言われている」という事実がある場合、これは、第１及び第２の構成要素の間に、且つ／又は、第１及び第２の構成要素と作用的に関連付けられるか係合されて、更なる構成要素が存在するかもしれない、という可能性を排除するものではない。
本発明の範囲から逸脱しない限り、本発明の様々な態様又は細部が変更されてよいことを理解されたい。更に、ここまでの説明は、例示のみを目的としており、限定を目的とするものではなく、本発明は、特許請求の範囲によってのみ定義される。

Claims (30)

  1. 電子デバイスの組み立て方法であって、
    基板内に正面ビアを形成するステップであって、前記基板は、正面と、背面と、前記正面と前記背面との間の厚さと、を含み、前記正面ビアは前記正面から前記厚さの途中まで延びる、前記ステップと、
    前記正面上に接点パッド材料を堆積させて、前記正面ビアを前記接点パッド材料で埋めることにより、突起を含む接点パッドを形成するステップと、
    前記基板を前記背面からエッチングすることにより、相互接続ビアを形成するステップであって、前記エッチングは、前記突起が前記相互接続ビア内で露出するまで行われる、前記ステップと、
    前記相互接続ビア内に相互接続材料を堆積させることにより、前記接点パッドと接触する相互接続を形成するステップであって、前記相互接続材料は、少なくとも、前記背面のうちの、前記相互接続ビアを取り囲む部分、前記相互接続ビアの断面の境界を定める、前記基板の壁、及び前記突起にコンフォーマルに堆積される、前記ステップと、
    を含む方法。
  2. 前記接点パッドを形成する前記ステップは、基層を形成するステップを含み、前記基層から前記突起が、０．００５μｍから７５０μｍの範囲の距離まで延びる、請求項１に記載の方法。
  3. 前記突起は、０．２５μｍから４００μｍの範囲の特性寸法を有する、請求項１に記載の方法。
  4. 前記突起は、前記厚さに対して垂直な面に、直線で囲まれた断面を有し、前記突起は、前記断面の１つの寸法が長くなっている、請求項１に記載の方法。
  5. 前記正面ビアを形成する前記ステップは、正面ビアのパターンを形成するステップを含み、前記接点パッドは、突起のパターンを含み、前記相互接続ビアを形成する前記ステップは、前記相互接続ビア内で前記突起を露出させるステップを含み、前記相互接続を形成する前記ステップは、前記突起上に前記相互接続材料を堆積させるステップを含む、請求項１に記載の方法。
  6. 前記接点パッドを形成する前記ステップは、突起の二次元配列を形成するステップを含む、請求項５に記載の方法。
  7. 各突起は、少なくとも１つの隣接する突起との間隔が、０．２５μｍから４００μｍの範囲の距離である、請求項５に記載の方法。
  8. 前記パターンを形成する前記ステップは、少なくとも第１の突起及び第２の突起を形成するステップを含み、前記第１の突起及び前記第２の突起のそれぞれは、前記厚さに対して垂直な面に、直線で囲まれた断面を有し、前記第１の突起及び前記第２の突起は、相互に直交する方向に長くなっている、請求項５に記載の方法。
  9. 前記相互接続を形成する前記ステップは、前記相互接続ビアを、ほぼ厚さ全体にわたって前記相互接続材料で埋めるステップを含む、請求項１に記載の方法。
  10. 前記背面に配置された前記相互接続材料をパターニングすることにより、前記相互接続と接触する電流通過素子を形成するステップを含む、請求項１に記載の方法。
  11. 前記正面上に絶縁層を形成するステップであって、前記正面ビアは、前記絶縁層を貫通して形成され、前記突起は、前記絶縁層を貫通して延びる、前記ステップを含む、請求項１に記載の方法。
  12. 前記相互接続ビアを形成する前記ステップは、前記絶縁層に至るまで前記基板をエッチングするステップを含み、前記相互接続を形成する前記ステップは、前記絶縁層上に前記相互接続材料を堆積させるステップを含む、請求項１１に記載の方法。
  13. 前記正面上の前記絶縁層は第１の絶縁層であり、前記方法は、前記背面、前記壁、及び前記突起に第２の絶縁層をコンフォーマルに堆積させるステップと、前記第２の絶縁層を選択的にエッチングすることにより、前記突起の少なくとも一部分を再度露出させるステップと、を更に含み、前記相互接続を形成する前記ステップは、前記第２の絶縁層、及び前記突起の前記再度露出した部分に前記相互接続材料をコンフォーマルに堆積させるステップを含む、請求項１１に記載の方法。
  14. 複数の相互接続を形成するステップであって、各相互接続が、それぞれ対応する接点パッドと接触する、前記ステップを含む、請求項１に記載の方法。
  15. 電子パッケージの組み立て方法であって、
    請求項１に記載の第１の電子デバイスを組み立てるステップと、
    前記第１の電子デバイスを、第２の電子デバイスと集積するステップであって、前記相互接続は、前記第２の電子デバイスの電流通過素子と信号連通する、前記ステップと、
    を含む方法。
  16. 請求項１に記載の方法に従って組み立てられた電子デバイス。
  17. 正面と、背面と、前記正面と前記背面との間の厚さと、前記正面から前記厚さの途中まで延びる正面ビアと、前記背面から前記正面に向かって延びる相互接続ビアと、を含む基板と、
    前記正面上に配置された基層と、前記基層から、前記正面ビアを貫通して、前記相互接続ビア内に延びる突起と、を含む接点パッドと、
    前記相互接続ビアを貫通して前記突起と接触するまで延びる相互接続であって、前記背面のうちの、前記相互接続ビアを取り囲む部分、前記相互接続ビアの断面の境界を定める、前記基板の壁、及び前記突起の上に配置される前記相互接続と、
    を備える電子デバイス。
  18. 前記相互接続ビアは、断面積が前記正面より０％から１００％の範囲だけ広い、請求項１７に記載の電子デバイス。
  19. 前記突起は、前記基層から、０．００５μｍから７５０μｍの範囲の距離まで延びる、請求項１７に記載の電子デバイス。
  20. 前記突起は、０．２５μｍから４００μｍの範囲の特性寸法を有する、請求項１７に記載の電子デバイス。
  21. 前記突起は、前記厚さに対して垂直な面に、直線で囲まれた断面を有し、前記突起は、前記断面の１つの寸法が長くなっている、請求項１７に記載の電子デバイス。
  22. 前記正面ビアは、正面ビアのパターンを含み、前記接点パッドは、それぞれ対応する正面ビアを貫通して前記相互接続ビア内に延びる突起のパターンを含み、前記相互接続は、各突起と接触する、請求項１７に記載の電子デバイス。
  23. 前記接点パッドは、突起の二次元配列を含む、請求項２２に記載の電子デバイス。
  24. 各突起は、少なくとも１つの隣接する突起との間隔が、０．２５μｍから４００μｍの範囲の距離である、請求項２２に記載の電子デバイス。
  25. 前記パターンは、少なくとも第１の突起及び第２の突起を含み、前記第１の突起及び前記第２の突起のそれぞれは、前記厚さに対して垂直な面に、直線で囲まれた断面を有し、前記第１の突起及び前記第２の突起は、相互に直交する方向に長くなっている、請求項２２に記載の電子デバイス。
  26. 前記相互接続は、前記相互接続ビアを、ほぼ厚さ全体にわたって埋める、請求項１７に記載の電子デバイス。
  27. 前記正面上に絶縁層を含み、前記正面ビアは、前記絶縁層を貫通して形成され、前記突起は、前記絶縁層を貫通して延びる、請求項１７に記載の電子デバイス。
  28. 前記正面上の前記絶縁層は第１の絶縁層であり、前記電子デバイスは、前記背面及び前記壁に配置された第２の絶縁層を更に含み、前記第２の絶縁層は、前記基板を前記相互接続から隔離する、請求項２７に記載の電子デバイス。
  29. 複数の相互接続を形成するステップであって、各相互接続が、それぞれ対応する接点パッドと接触する、前記ステップを含む、請求項１７に記載の電子デバイス。
  30. 請求項２０に記載の第１の電子デバイスと、前記第１の電子デバイスと集積された第２の電子デバイスと、を備える電子パッケージであって、前記相互接続は、前記第２の電子デバイスの電流通過素子と信号連通している、電子パッケージ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020256029A1 (ja) * 2019-06-19 2020-12-24 株式会社Flosfia 有孔電極の形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170330855A1 (en) * 2016-05-13 2017-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Immersion Bonding
KR102373440B1 (ko) * 2017-03-17 2022-03-14 삼성디스플레이 주식회사 디스플레이 패널 및 이를 구비하는 디스플레이 장치
EP4199081A4 (en) * 2020-11-16 2024-02-21 Changxin Memory Tech Inc SEMICONDUCTOR STRUCTURE AND ITS MANUFACTURING METHOD
CN114975609A (zh) * 2021-02-24 2022-08-30 联华电子股份有限公司 横向双扩散的金属氧化物半导体场效晶体管及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803408B2 (ja) * 1991-10-03 1998-09-24 三菱電機株式会社 半導体装置
US6114240A (en) * 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP2006041148A (ja) * 2004-07-27 2006-02-09 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
US7547969B2 (en) * 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
US7534722B2 (en) * 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7821132B2 (en) * 2007-06-05 2010-10-26 Xilinx, Inc. Contact pad and method of forming a contact pad for an integrated circuit
US20090267183A1 (en) * 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
KR101458958B1 (ko) * 2008-06-10 2014-11-13 삼성전자주식회사 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법
KR20100045857A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
JP5308145B2 (ja) * 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2010232400A (ja) * 2009-03-27 2010-10-14 Panasonic Corp 半導体基板と半導体基板の製造方法および半導体パッケージ
US8062975B2 (en) * 2009-04-16 2011-11-22 Freescale Semiconductor, Inc. Through substrate vias
KR20100124894A (ko) * 2009-05-20 2010-11-30 주식회사 하이닉스반도체 깊은 콘택 구조체를 갖는 반도체 장치 및 그 제조방법
JP2012164792A (ja) * 2011-02-07 2012-08-30 Nippon Telegr & Teleph Corp <Ntt> ヴィア構造およびその作製方法
FR2984601B1 (fr) * 2011-12-14 2015-04-10 Commissariat Energie Atomique Formation d'une connexion electrique du type via
US8710670B2 (en) * 2011-12-14 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with coupling features and method of manufacture thereof
KR101992352B1 (ko) * 2012-09-25 2019-06-24 삼성전자주식회사 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020256029A1 (ja) * 2019-06-19 2020-12-24 株式会社Flosfia 有孔電極の形成方法

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