JP2006049403A - 半導体素子形成領域の配置決定方法、半導体素子形成領域の配置決定用プログラム、及び半導体素子の製造方法 - Google Patents

Abstract

【課題】 １枚の半導体ウェハより異なる形状を有する複数の種類の半導体素子を製造することができ、多品種少量生産に柔軟に対応可能とする。
【解決手段】 素子形成有効領域を区分して複数の区分領域を形成し、第１の区分領域内に複数の第１の上記単位素子形成領域を配置するとともに、第２の区分領域内に上記第１の単位素子形成領域とは異なる形状を有する複数の第２の上記単位素子形成領域を配置して、上記第１の区分領域内において他の上記区分領域とは独立して上記第１の単位素子形成領域の配置数が最大となる配置と、上記第２の区分領域内において他の上記区分領域とは独立して上記第２の単位素子形成領域の配置数が最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する。
【選択図】 図８

Description

本発明は、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための複数の単位素子形成領域の配置を決定する半導体素子形成領域の配置決定方法、半導体素子形成領域の配置決定用プログラム、及び半導体素子の製造方法に関する。

従来、このような半導体ウェハにおいて半導体チップ（素子）を形成する領域の配置決定方法としては様々なものが知られている（例えば、特許文献１から４参照）。これらの半導体チップ形成領域の配置決定方法においては、略円形状の限られた大きさを有する半導体ウェハから、略矩形状の領域である半導体チップ形成領域を最大限に取得することで、半導体チップの製造の効率化を図って、チップ製造コストの削減を図る試みがなされている。

特開平１１−１７６９４４号公報 特開２００１−１５４５５号公報 特開２００１−２３０１８１号公報 特開２００３−２５７８４３号公報

近年、このようにして製造される半導体チップが内蔵された電子回路を装備する各種電子機器について、その市場における多様性の進展には著しいものがあり、いわゆる多品種少量生産が求められている。このような背景のもと、半導体チップ自体においても、個々の要求にできるだけきめ細かに対応可能とすべく、多品種少量生産への対応が求められ始めている。

しかしながら、従来の半導体チップ形成領域の配置決定方法においては、半導体ウェハの表面沿いの方向に配置されかつ互いに直交する複数の分割線を格子状に配置することで、これらの分割線により囲まれたそれぞれの領域を半導体チップ形成領域として、その最適な配置の決定を行うものである。すなわち、半導体ウェハにおいて、それぞれの半導体チップ形成領域は、碁盤の目状に配置されることを前提として、最大限に半導体チップを取得可能な配置の決定が行われている。

このような従来の方法では、上記碁盤の目状や格子状という配置の制約が存在するため、略矩形状かつ同一形状の半導体チップの取得にしか対応することができず、上記矩形状以外の形状（円形、多角形等）や大きさの異なる半導体チップの取得に対応することができないという問題がある。従って、要求されつつある半導体チップの多品種少量生産に柔軟に対応することができないという問題がある。

従って、本発明の目的は、上記問題を解決することにあって、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための複数の単位素子形成領域の配置を決定する半導体素子形成領域の配置決定において、１枚の上記半導体ウェハより異なる形状を有する複数の種類の上記半導体素子を製造することができ、多品種少量生産に柔軟に対応することができる半導体素子形成領域の配置決定方法、半導体素子形成領域の配置決定用プログラム、及び半導体素子の製造方法を提供することにある。

上記目的を達成するために、本発明は以下のように構成する。

本発明の第１態様によれば、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を（例えば、コンピュータを用いて）決定する方法であって、
上記素子形成有効領域を区分して複数の区分領域を形成し、
上記それぞれの区分領域のうちの第１の上記区分領域内に１又は複数の第１の上記単位素子形成領域を配置するとともに、第２の上記区分領域内に上記第１の単位素子形成領域とは異なる形状を有する１又は複数の第２の上記単位素子形成領域を配置して、
上記第１の区分領域内において上記第１の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第２の区分領域内において上記第２の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法を提供する。

本発明の第２態様によれば、上記素子形成有効領域を、１又は複数の上記第１の区分領域と、１又は複数の上記第２の区分領域とに区分する第１態様に記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第３態様によれば、上記素子形成有効領域に複数の平行線を配置することで、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される上記複数の区分領域を形成する第１態様又は第２態様に記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第４態様によれば、上記第１の区分領域を形成する上記それぞれの平行線の配置間隔は、上記第１の単位素子形成領域の長さ寸法であり、上記第２の区分領域を形成する上記それぞれの平行線の配置間隔は、上記第２の単位素子形成領域の長さ寸法であって、
上記第１の区分領域内に上記それぞれの第１の単位素子形成領域が上記平行線に沿って一列に配置されるとともに、上記第２の区分領域内に上記それぞれの第２の単位素子形成領域が上記平行線に沿って一列に配置される第３態様に記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第５態様によれば、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する方法であって、
上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成し、
上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置して、
上記当該各々の区分領域内において、上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法を提供する。

本発明の第６態様によれば、上記素子形成有効領域に複数の平行線を配置することで、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される上記複数の区分領域を形成する第５態様に記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第７態様によれば、プラズマエッチングを施すことにより個片の上記それぞれの半導体素子への分割が行われる上記半導体ウェハに対する上記それぞれの単位素子形成領域の配置を決定する方法である第１態様から第態様６のいずれか１つに記載に半導体素子形成領域の配置決定方法を提供する。

本発明の第８態様によれば、第１態様から第７態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を用いて、上記半導体ウェハにおける上記それぞれの半導体素子形成領域の配置を決定し、
当該配置に基づいて、上記半導体ウェハに互いにその形状が異なる複数の種類の上記半導体素子を形成し、
上記半導体ウェハのマスク形成側表面に、上記それぞれの半導体素子形成領域の配置に応じて、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置し、
当該マスクが形成された半導体ウェハに対して、上記マスク形成側表面よりプラズマエッチングを施して、上記画定された分割線に沿って上記それぞれの半導体素子に分割し、
その後、上記マスク形成側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記複数の種類の半導体素子を形成することを特徴とする半導体素子の製造方法を提供する。

本発明の第９態様によれば、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する手順を実行するためのプログラムであって、
上記素子形成有効領域を区分して複数の区分領域を形成する第１手順と、
上記第１手順により形成された上記それぞれの区分領域のうちの第１の上記区分領域内に１又は複数の第１の上記単位素子形成領域を配置するとともに、第２の上記区分領域内に上記第１の単位素子形成領域とは異なる形状を有する１又は複数の第２の上記単位素子形成領域を配置する第２手順と、
上記第１の区分領域内において上記第２手順により配置された上記第１の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第２の区分領域内において上記第２手順により配置された上記第２の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第３手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラムを提供する。

本発明の第１０態様によれば、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する手順を実行するためのプログラムであって、
上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成する第１手順と、
上記第１手順により形成された上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置する第２手順と、
上記当該各々の区分領域内において、上記第２手順により配置された上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第３手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラムを提供する。

本発明の一の態様によれば、１枚の半導体ウェハにおける素子形成有効領域を複数の区分領域に区分し、当該それぞれの区分領域のうちの第１の区分領域に第１の単位素子形成領域を配置させて、第２の区分領域に上記第１の単位素子形成領域とは異なる形状を有する第２の単位素子形成領域を配置させることで、上記１枚の半導体ウェハにおいて、互いに異なる形状を有する上記第１の単位素子形成領域と上記第２の単位素子形成領域とを混在させて配置することができる。このように混在させて配置させることで、上記１枚の半導体ウェハより異なる種類の半導体素子を形成することができ、半導体素子の多様化に柔軟に対応することができ、多品種少量生産にも対応可能な半導体素子形成領域の配置決定方法を提供することができる。

また、上記第１及び第２の区分領域におけるそれぞれの上記第１及び第２の単位素子形成領域の配置決定に際しては、上記単位素子形成領域の取得数が最大となるようにその配置決定を行っていることにより、上記素子形成有効領域を効率的に活用することができ、半導体素子の製造における効率性を阻害することもない。

さらに、上記区分されたそれぞれの区分領域において、一の区分領域に同一種類の上記単位素子形成領域が配置されることにより、当該配置を簡便化することができるとともに、形成されるそれぞれの半導体素子の取扱性を良好なものとすることができる。

本発明のその他の態様によれば、上記区分領域の形成を複数の平行線を用いて行うことで、当該区分領域の形成を容易に行うことができるとともに、当該形成されたそれぞれの区分領域の管理性を良好なものとすることができる。

また、上記配置されるそれぞれの平行線の配置間隔を、上記第１又は第２の単位素子形成領域の長さ寸法とすることで、上記それぞれの区分された区分領域において、上記それぞれの単位素子形成領域を一列に配列させることができ、さらに容易に上記単位素子形成領域の配置を行うことができる。

また、このような区分領域の形成を、上記単位素子形成領域の種類数に応じた数に区分することで、上記各々の区分領域毎に同一の種類の上記単位素子形成領域を配置することができ、配置の容易性や自由度を高めながら、形成される半導体素子の種別管理を良好なものとすることができる。

また、このような半導体素子形成領域の配置決定方法により決定された配置に基づき、１枚の半導体ウェハにおいて互いにその形状が異なる半導体素子を形成した後、上記半導体ウェハに対してプラズマエッチングを施すことで、上記形状が異なる半導体素子を個片に分割することができ、半導体素子の多様化及び多品種少量生産に対応することができる半導体素子の製造方法を提供することができる。

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。

（第１実施形態）
本発明の第１の実施形態にかかる半導体素子形成領域の配置決定装置の一例である半導体チップ配置決定装置１０１の概略構成を示すブロック図を図１に示す。図１を用いて、半導体チップ配置決定装置１０１の概略構成について以下に説明する。

図１に示すように、半導体チップ配置決定装置１０１は、半導体チップ（半導体素子）配置決定用プログラム９１を実行して、半導体チップの配置決定処理を行う処理部９０を備えている。この処理部９０は、図示しないがＣＰＵ、ＲＯＭ、及びＲＡＭ等を有しており、例えば、半導体チップ配置決定用プログラム９１をＲＯＭ内に記憶保持しており、ＣＰＵによりこのプログラム９１が読み出されて実行されることで当該処理が行われる。また、当該処理の際に行われる演算結果等は、ＣＰＵによって、ＲＡＭに一時的に記憶されたり、また記憶された情報が取り出されたりする。

さらに、半導体チップ配置決定装置１０１は、半導体チップの配置決定処理に関連する様々な情報を読み出し可能に記憶する記憶部９２と、この記憶部９２への情報の入力や、上記処理動作の操作を行うことができる操作部９３と、上記処理結果や入力された情報等を視認可能に表示する表示部９４とが備えられている。これらの記憶部９２、操作部９３、及び表示部９４は、処理部９０と接続されており、例えば、操作部９３より入力された情報が、処理部９０によって記憶部９２へ記憶させることや、この記憶部９２に記憶された情報が処理部９２によって表示部９４に表示させることが可能となっている。

また、半導体チップ配置決定装置１０１には、装置外部との情報の受け渡しを可能とする構成部が備えられており、例えば、通信等の手段を用いて情報の受け渡しを行う通信インターフェース９５と、磁気や光等を用いた記憶媒体を用いて情報の受け渡しを行う外部記憶媒体インターフェース９８とが備えられている。なお、半導体チップ配置決定用プログラム９１は、処理部９０の上記ＲＯＭに記憶保持されている場合のみに限られず、例えば、記憶媒体に記憶保持されて、処理実行の際等に、外部記憶媒体インターフェース９８を介して入力されるような場合であってもよい。

また、記憶部９２に記憶される情報としては、例えば、処理部９０による半導体チップ配置決定用プログラム９１の実行のために必要なパラメータ情報として、半導体ウェハの形状や半導体チップの形状等に関する情報である半導体ウェハデータ９６と、処理部９０によるプログラム９１の実行により作成される半導体チップの配置に関する情報である半導体チップ配置データ９７とがある。なお、記憶部９２に記憶される情報は、これらの情報のみに限られるものではなく、その他様々な情報が必要に応じて記憶される。

次に、このような構成を有する半導体チップ配置決定装置１０１を用いて、半導体ウェハにおけるそれぞれの半導体チップの配置を決定する方法について、その手順を示す図２のフローチャートを用いて以下に説明する。なお、図２のフローチャートに示すそれぞれの手順は、半導体チップ配置決定装置１０１において、処理部９０により半導体チップ配置決定用プログラム９１が実行されることにより行われる。

まず、図２のフローチャートのステップＳ１において、半導体チップ配置決定用プログラム９１を実行するために必要な条件データである半導体ウェハデータ９６の入力が行われる。

具体的には、図３に示すように半導体ウェハ２は略円形状を有しており、その一端には直線状端部であるオリエンテーションフラット２ａが形成されている。また、図３に示すように、半導体ウェハ２において、損傷を受ける可能性が高い周端部近傍の領域を除くようにして、その内側にそれぞれの半導体チップを形成可能な領域としてチップ形成有効領域３（素子形成有効領域）が配置されている。このような半導体ウェハ２では、半導体ウェハ２の外形半径Ｒ、半導体ウェハ２の中心からオリエンテーションフラット２ａまでの距離寸法Ｆ、及び、半導体ウェハ２の外周からチップ形成有効領域３までの距離寸法であるマージン幅Ｍが、半導体ウェハデータ９６として用いられる。なお、図３においては、半導体ウェハ２の中心を通過するように、半導体ウェハ２の表面沿いかつ互いに直交する方向にＸ軸とＹ軸が配置されており、Ｘ軸はオリエンテーションフラット２ａと平行となるように配置されている。

また、このような半導体ウェハ２のチップ形成有効領域３に配置される単位チップ形成領域（単位素子形成領域）と、実際に形成される半導体チップとの関係を示す模式説明図を図４、図５，及び図６に示す。図４〜図６に示すように、半導体ウェハ２においては、互いにその形状が異なる複数種類の半導体チップが形成されるものであり、例えば、図４に示すような略正三角形状の半導体チップ５Ａ（以降、他の半導体チップと区別して表現するような場合には、三角形チップ５Ａというものとする）と、図５に示すような略円形状の半導体チップ５Ｂ（同様に、円形チップ５Ｂというものとする）と、図６に示すような略正八角形状の半導体チップ５Ｃ（同様に、八角形チップ５Ｃというものとする）とが形成される。

図４に示すように、三角形チップ５Ａは、個片に分割するためのダイシング線（分割線）６Ａにその周囲が囲まれており、ダイシング線６Ａの幅寸法Ｄｗの中間にダイシング線６Ａに沿って配置された図示点線で囲まれた領域が、略正三角形状の単位チップ形成領域４Ａ（以降、三角形チップ形成領域４Ａという）となっている。この三角形チップ形成領域４Ａの大きさ、例えば、図示上下方向の長さ寸法ａは、三角形チップ５Ａの長さ寸法とダイシング線６Ａの幅寸法Ｄｗを用いて幾何学的に算出することができる。

また、図５に示すように、円形チップ５Ｂも、個片に分割するためのダイシング線６Ｂにその周囲が囲まれており、ダイシング線６Ｂの幅寸法Ｄｗ（この場合隣接する円形チップ５Ｂ同士の間隔寸法となる）の中間位置を通過するように円形チップ５Ｂの輪郭に沿って配置された図示点線で囲まれた領域が、略円形状の単位チップ形成領域４Ｂ（以降、円形チップ形成領域４Ｂという）となっている。この円形チップ形成領域４Ｂの大きさ、例えば、その長さ寸法（直径寸法）ａは、円形チップ５Ｂの直径寸法とダイシング線６Ｂの幅寸法Ｄｗを用いて算出することができる。

また同様に、図６に示すように、八角形チップ５Ｃも、個片に分割するためのダイシング線６Ｃにその周囲が囲まれており、ダイシング線６Ｃの幅寸法Ｄｗ（隣接する八角形チップ５Ｃ同士の間隔寸法となる）の中間位置を通過するように八角形チップ５Ｃの輪郭に沿って配置された図示点線で囲まれた領域が、略八角形状の単位チップ形成領域４Ｃ（以降、八角形チップ形成領域４Ｃという）となっている。この八角形チップ形成領域４Ｃの大きさ、例えば、その図示上下方向の長さ寸法ａは、八角形チップ５Ｃの長さ寸法とダイシング線６Ｃの幅寸法Ｄｗを用いて算出することができる。

このようなそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの大きさを決定するためのパラメータであるそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの長さ寸法ａが、半導体ウェハデータ９６として用いられる。なお、このようなに単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの長さ寸法ａが直接的に半導体ウェハデータ９６として用いられるような場合に代えて、半導体チップ５Ａ、５Ｂ、及び５Ｃの外形寸法（例えば、長さ寸法）やダイシング線６Ａ、６Ｂ、及び６Ｃの線幅寸法Ｄｗが半導体ウェハデータ９６として用いられるような場合であってもよい。また、本第１実施形態においては、それぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの長さ寸法が同じである場合について説明するが、本第１実施形態はこのような場合についてのみ限定されるものではなく、それぞれの長さ寸法が互いに異なるような場合であってもよい。

また、半導体チップ配置決定装置１０１において、このようなそれぞれの半導体ウェハデータ９６は、操作部９３を通して入力することができる。なお、それぞれの半導体ウェハデータ９６の入力は、このような操作部９３を通じて行われるような場合についてのみ限られるものではなく、このような場合に代えて、例えば、通信インターフェース９５や外部記憶媒体インターフェース９８を通じて半導体ウェハデータ９６の入力が行われるような場合であってもよい。

次に、図２のフローチャートのステップＳ２にて、ステップＳ１において設定された半導体ウェハデータ９６に基づいて、チップ形成有効領域３を複数の領域に区分する。具体的には、図７に示すように、それぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの長さ寸法ａをその配置間隔（間隔ピッチ）として、例えば、図示Ｘ軸に沿って複数の平行線Ｌをチップ形成有効領域３上に配置する。このようなそれぞれの平行線Ｌを配置することで、半導体ウェハ２のチップ配置領域３は、２本の平行線Ｌとチップ形成有効領域３の外周輪郭線とにより囲まれた区分領域である複数の平行線区分領域Ａに区分されることとなる。

このようなそれぞれの平行線Ｌの配置においては、例えば、１本の平行線Ｌを基準平行線Ｌ_（０）として、図示Ｘ軸からの配置位置を予め設定しておき、この予め設定された配置位置に位置された基準平行線Ｌ_（０）を基準として間隔ピッチａにて複数の平行線Ｌを配置することができる。なお、図７においては、例えば、基準平行線Ｌ_（０）をＹ座標０の位置に配置している。

なお、本第１実施形態においては、図７に示すように、それぞれの平行線Ｌを特定して示す場合には、平行線Ｌ_（ｎ）で表示するものとする。なお、ここでｎは整数であり、基準平行線Ｌ_（０）からの配置間隔数を表し、Ｙ軸方向正向きに「＋」で表示し、Ｙ軸方向負向きに「−」で表示している。例えば、図示最上に位置される平行線ＬはＬ_（５）で表され、基準平行線Ｌ_（０）よりも１本下方向に位置される平行線ＬはＬ_（−１）で表される。また、それぞれの平行線区分領域Ａを個別に特定する場合には、平行線Ｌの表示にならってＡ_（ｎ）と表示するものとし、例えば基準平行線Ｌ_（０）と平行線Ｌ_（−１）とにより形成された平行線区分領域ＡはＡ_（−１）と表示される。

次に、図２のステップＳ３にて、各々の平行線区分領域Ａにおいて、互いにその形状が異なる３種類の単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置を行う。この配置に際しては、１つの平行線区分領域Ａ内において、同一種類の単位チップ形成領域４Ａ、４Ｂ、又は４Ｃの配置を行う。例えば、図８に示すように、図示上方側に隣接して形成された３つの平行線区分領域Ａ_（５）、Ａ_（４）、及びＡ_（３）には三角形チップ形成領域４Ａが配置され、図示中央付近に隣接して形成された４つの平行線区分領域Ａ_（２）、Ａ_（１）、Ａ_（−１）、及びＡ_（−２）には円形チップ形成領域４Ｂが配置され、図示下方側に隣接して形成された２つの平行線区分領域Ａ_（−３）及びＡ_（−４）には八角形チップ形成領域４Ｃが配置される。このように、どの平行線区分領域Ａにどの単位チップ形成領域４Ａ、４Ｂ、又は４Ｃが配置されるかどうかは、半導体ウェハデータ９６として予め設定されていることが好ましい。また、どの平行線区分領域Ａにどの単位チップ形成領域４Ａ、４Ｂ、又は４Ｃを配置するかどうかは、自由に決定することができるが、形成される半導体チップ５Ａ、５Ｂ、及び５Ｃの管理の容易性等を考慮すれば、隣接する平行線区分領域Ａ単位で配置される単位チップ形成領域４Ａ、４Ｂ、又は４Ｃをある程度まとめることが好ましい。

次に、各々の平行線区分領域Ａにおいて、単位チップ形成領域４Ａ、４Ｂ、又は４Ｃの取得数が最大となる配置が決定される（ステップＳ４）。具体的には、平行線区分領域Ａ_（５）、Ａ_（４）、及びＡ_（３）においては、三角形チップ形成領域４Ａが図示上下方向に正向きと逆向きのものを交互に隣接させてその一辺を共有するように一列に配置されることで、各々の平行線区分領域Ａ_（５）、Ａ_（４）、及びＡ_（３）にて他の平行線区分領域Ａとは独立して最大取得数となる配置を決定することができる。また、平行線区分領域Ａ_（２）、Ａ_（１）、Ａ_（−１）、及びＡ_（−２）においては、円形チップ形成領域４Ｂが互いに隣接するように一列に配置されることで、各々の平行線区分領域Ａ_（２）、Ａ_（１）、Ａ_（−１）、及びＡ_（−２）にて他の平行線区分領域Ａとは独立して最大取得数となる配置を決定することができる。同様に、平行線区分領域Ａ_（−３）及びＡ_（−４）においては、八角形チップ形成領域４Ｃが互いに隣接しながらその一辺を共有するように一列に配置させることで、各々の平行線区分領域Ａ_（−３）及びＡ_（−４）にて他の平行線区分領域Ａとは独立して最大取得数となる配置を決定することができる。なお、このようにそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置を行った後、各々の平行線区分領域Ａ毎に、図示Ｙ軸を基準軸としてセンタリング処理が行われる。また、上述したように一の平行線区分領域Ａにおける単位チップ形成領域４Ａ、４Ｂ、又は４Ｃの配置は、他の平行線区分領域Ａにおける単位チップ形成領域４Ａ、４Ｂ、又は４Ｃの配置とは無関係に独立的に決定される。

このように各々の平行線区分領域Ａにおいて独自に最大取得数を得ることができるそれぞれの単位チップ形成領域４Ａ、４Ｂ、又は４Ｃの配置が、図８に示す配置である。図８に示すように、平行線区分領域Ａ_（５）においては三角形チップ形成領域４Ａが７個配置され、平行線区分領域Ａ_（４）では三角形チップ形成領域４Ｂが１１個配置され、平行線区分領域Ａ_（３）では三角形チップ形成領域４Ｂが１３個配置され、平行線区分領域Ａ_（２）では円形チップ形成領域４Ｂが９個配置され、平行線区分領域Ａ_（１）では円形チップ形成領域４Ｂが１０個配置され、平行線区分領域Ａ_（−１）では円形チップ形成領域４Ｂが１０個配置され、平行線区分領域Ａ_（−２）では円形チップ形成領域４Ｂが９個配置され、平行線区分領域Ａ_（−３）では八角形チップ形成領域４Ｃが８個配置され、平行線区分領域Ａ_（−４）では八角形チップ形成領域４Ｃが７個配置されて、チップ形成有効領域３全体におけるそれぞれの配置が決定される。

このように決定された単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置は、半導体チップ配置データ９７として、記憶部９２に記憶される（ステップＳ５）。これで、半導体チップ配置用プログラム９１の実行が完了する。

その後、記憶部９２に記憶されている半導体チップ配置データ９７が、例えば表示部９４に表示されることで、上記決定された配置データを作業者に伝えることが可能となっている。また、当該データは、必要に応じて通信インターフェース９５や外部記憶媒体インターフェース９８を通じて、半導体チップ配置決定装置１０１の外部に受け渡すことができる。

なお、上述の半導体チップの配置決定方法においては、ステップＳ２にて配置されたそれぞれの平行線Ｌの配置に基づいて、最終的にステップＳ５においてそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置が決定されるような場合について説明したが、本第１実施形態はこのような場合についてのみ限定されるものではない。このような場合に代えて、ステップＳ５の後に、ステップＳ２の平行線Ｌの配置を変更（例えば、オフセット配置）して、当該変更されたそれぞれの平行線Ｌの配置に基づいて、再びステップＳ３からＳ５までのそれぞれの手順が繰り返して行われるような場合であってもよい。このような場合にあっては、最終的に取得されるそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの数が最大となるような配置を選択することで、１枚の半導体ウェハ２からより効率的にそれぞれの半導体チップ５Ａ、５Ｂ、及び５Ｃを取得することができる配置を決定することができる。

なお、上述のそれぞれのステップ（手順）は、半導体チップ配置決定装置１０１において、半導体チップ配置決定用プログラム９１が処理部９０により実行されることで、具体的に行われるものである。このような半導体チップ配置決定用プログラム９１は、複数の平行線区分領域Ａを形成する第１手順と、それぞれの平行線区分領域Ａにおいて同一種類の単位チップ形成領域４Ａ、４Ｂ、又は４Ｃを配置させる第２手順と、チップ形成有効領域３全体におけるそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置を決定する第３手順とを少なくとも含む一連の手順を実行可能に構成される。

次に、このように決定された半導体チップの配置に基づいて、半導体チップを製造する方法について、図９に示すフローチャートを用いて説明する。

まず、図９のステップＳ１１にて、半導体チップ配置決定装置１０１において上述した手法により半導体ウェハ２におけるそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置の決定を行う。

次に、このように決定された３種類の半導体チップ５Ａ、５Ｂ、及び５Ｃの配置に基づいて、半導体ウェハ２の回路形成面に対して、成膜、露光、エッチング等の処理を施すことにより、それぞれの種類に応じた半導体チップ５Ａ、５Ｂ、及び５Ｃの形成が行われる（ステップＳ１２）。その後、形成されたそれぞれの半導体チップ５Ａ、５Ｂ、及び５Ｃの形成状態に不良がないかどうかの検査が行われ（ステップＳ１３）、不良であると判断された半導体チップ５Ａ、５Ｂ、及び５Ｃに対しては、その不良情報が半導体ウェハ２における当該半導体チップの配置情報と関連付けられて記憶され、その後、当該半導体チップが使用されることがないように管理される。

次に、半導体ウェハ２の厚みの薄化を行う薄化処理として、例えば研磨処理が行われる（ステップＳ１４）。具体的には、半導体ウェハ２においてそれぞれの半導体チップ５Ａ、５Ｂ、及び５Ｃが形成された上記回路形成面に対して保護シートを貼着することで、当該回路形成面が損傷しないように保護した状態で、当該回路形成面とは反対側の面に対して研磨処理を行うことで半導体ウェハ２の薄化処理を行う。このような薄化処理により半導体ウェハ２は例えば１００μｍ以下の厚みとされる。なお、このような研磨処理の後、当該研磨が施された表面に残留するダメージ層を除去する工程が行われるような場合であってもよい。

その後、半導体ウェハ２において上記研磨処理が行われた側に表面に対してマスク層の形成を行う（ステップＳ１５）。このマスク層は、後述するプラズマエッチングによる半導体チップの分割処理（プラズマダイシング処理）において用いられるマスクパターンを形成するためのものであり、例えば、フッ素系ガスを用いたプラズマに対して耐性を有する材質であるアルミニウムや樹脂で形成される。このように形成されたマスク層に対して、上記決定された半導体チップ配置データ９７に基づいて、分割位置に沿ってマスク層の部分的な除去を行い、残存するマスク層によりそれぞれのダイシング線６Ａ、６Ｂ、及び６Ｃ（分割線）を画定する（すなわち、マスクパターンを形成する）。このようなマスク層の除去は、例えばレーザ光をマスク層に対して照射することにより行うことができる。

その後、分割線を画定するマスク層が形成された半導体ウェハ２に対して、プラズマエッチングを施すことにより、ダイシング線６Ａに沿ってそれぞれの三角形チップ５Ａの個片への分割処理が行われ、ダイシング線６Ｂに沿ってそれぞれの円形チップ５Ｂの個片への分割処理が行われ、さらにダイシング線６Ｃに沿ってそれぞれの八角形チップ５Ｃの個片への分割処理が行われる（ステップＳ１６）。具体的には、図示しないプラズマ処理装置の処理室内に、半導体ウェハ２を載置して、当該処理室内を所定の圧力に減圧して真空化するとともに、プラズマ発生用ガスを供給し、この状態で高周波電圧を印加することによりプラズマを発生させて、当該発生されたプラズマを半導体ウェハ２のマスク層が形成された表面に照射する。このようなプラズマの照射により半導体ウェハ２においてマスク層が存在しないダイシング線６Ａ、６Ｂ、及び６Ｃの部分がエッチングされて、当該分割線に沿ってそれぞれの半導体チップ５Ａ、５Ｂ、及び５Ｃの個片へと分割されることとなる。

このような分割が行われた後、半導体ウェハ２の表面、すなわち、それぞれの半導体チップ５Ａ、５Ｂ、及び５Ｃの表面に残っているマスク層の除去のためのアッシング処理が施される（ステップＳ１７）。

これにより半導体ウェハ２において、上記決定された半導体チップ配置データ９７に基づいて、個片化されたそれぞれの三角形チップ５Ａ、円形チップ５Ｂ、及び八角形チップ５Ｃが製造されることとなる。また、半導体チップ配置データ９７に基づいて形成された互いにその形状が異なる３種類の半導体チップ５Ａ、５Ｂ、及び５Ｃを分割処理する際に、従来用いられているダイサーやレーザ光を用いた機械的切断を行うのではなく、プラズマエッチングにより分割処理を行っていることにより、格子状の分割線を有さず、さらに異なる形状の半導体チップが１枚の半導体ウェハ２に混在するような半導体チップの配置に対しても確実な分割処理を実現することができる。また、半導体チップの配置決定方法により決定されたそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置に対して、センタリング処理が施されていることにより、プラズマエッチングの際におけるエッチングの均一性を確保することができ、良好な状態で分割処理を行うことができる。

上記第１実施形態によれば、互いに異なる形状を有する複数の種類の半導体チップ５Ａ、５Ｂ、及び５Ｃを形成するための領域であるそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃを、１枚の半導体ウェハ２におけるチップ形成有効領域３内に混在して配置させて、当該配置に基づいてそれぞれの半導体チップ５Ａ、５Ｂ、及び５Ｃを形成し、さらにプラズマエッチングを用いた分割処理を施すことで、異なる種類の半導体チップ５Ａ、５Ｂ、及び５Ｃを個片に分割することができる。従って、１枚の半導体ウェハ２から互いに異なる種類の半導体チップ５Ａ、５Ｂ、及び５Ｃを製造することができ、多品種少量生産に柔軟に対応することができる半導体チップ形成領域の配置決定方法、及び半導体チップの製造方法を提供することができる。

また、このような半導体チップ形成領域の配置決定においては、半導体ウェハ２のチップ形成有効領域３に、それぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの長さ寸法ａを間隔ピッチとして複数の平行線Ｌを配置することで、複数の平行線区分領域Ａを形成し、個々の平行線区分領域Ａにおいて同一種類の単位チップ形成領域４Ａ、４Ｂ、又は４Ｃを、その配置数が最大となるように配置していることにより、同一種類の半導体チップ５Ａ、５Ｂ、又は５Ｃの取扱性を良好としながら、チップ形成有効領域３の有効活用を実現可能としている。

特に、それぞれの平行線区分領域Ａにおいて、単位チップ形成領域４Ａ、４Ｂ、又は４Ｃが一列に配列されるようにその領域範囲の決定を行っていることで、様々な形状を有する単位チップ形成領域の配置の決定をある程度容易なものとすることができ、多様化された形状を有する半導体チップを混在させて製造可能な半導体チップの配置を簡易に決定することができる。

また、このようにして決定されたそれぞれの単位チップ形成領域４Ａ、４Ｂ、及び４Ｃの配置に基づいて、１枚の半導体ウェハ２に形成されたそれぞれの半導体チップ５Ａ、５Ｂ、及び５Ｃに対して分割処理を行う際に、従来用いられているようなダイサーを用いるような機械的分割方法を用いることでは、そのダイシング線６Ａ、６Ｂ、及び６Ｃの複雑な配置により分割処理を行うことができないが、プラズマエッチングを用いた分割方法を適用することで、当該分割処理に問題なく対処することができる。従って、互いにその形状が異なる複数の種類の半導体チップを１枚の半導体ウェハ２に混在させて形成可能とする配置決定方法に、プラズマエッチングによる分割処理を組み合わせることで、多様化された様々な半導体チップを１枚の半導体ウェハより製造する製造方法を具体的に実現することができる。

（第２実施形態）
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の第２の実施形態にかかる半導体チップ形成領域の配置決定方法について以下に説明する。本第２実施形態の半導体チップ形成領域の配置決定方法は、互いにその形状が異なる複数種類の半導体チップとして、大小２種類の大きさ（サイズ）の略正方形状の半導体チップが用いられる場合についての配置決定方法である。

図１０及び図１１に示すように、上記大小２種類のサイズの略正方形状の半導体チップとして、第１の半導体チップ５１（図１０に示す小さいサイズの半導体チップ）と第２の半導体チップ５２（図１１に示す大きいサイズの半導体チップ）とが用いられる。第１の半導体チップ５１を形成するための領域である第１の単位チップ形成領域４１は、略正方形状の形状を有しており、その一辺の長さ寸法がｂとなっている。また、第２の半導体チップ５２を形成するための領域である第２の単位チップ形成領域４２も、略正方形状の形状を有しており、その一辺の長さ寸法がｃとなっている。

このような２種類の単位チップ形成領域４１、４２を配置するため、図１２に示すように、チップ形成有効領域３に複数の平行線Ｌを配置する。この配置の際に、第１の単位チップ形成領域４１の長さ寸法ｂと第２の単位チップ形成領域４２の長さ寸法ｃのそれぞれを配置間隔として、それぞれの平行線Ｌの配置を行う。その結果、図１２に示すように、配置間隔ｂにて配置された平行線Ｌと配置間隔ｃにて配置された平行線Ｌとが混在することとなる。

図１２に示すように、配置間隔ｂにて配置された対向する平行線Ｌと、チップ形成有効領域３の外周輪郭とで囲まれた領域として、平行線区分領域Ａ_（１１）、Ａ_（１２）、Ａ_（１３）、及びＡ_（１４）が形成され、また、配置間隔ｃにて配置された対向する平行線Ｌと、チップ形成有効領域３の外周輪郭とで囲まれた領域として、平行線区分領域Ａ_（２１）及びＡ_（２２）が形成される。

次に、このように形成されたそれぞれの平行線区分領域Ａに単位チップ形成領域の配置を行うが、この配置の際に、配置間隔ｂにて形成されたそれぞれの平行線区分領域Ａ_（１１）、Ａ_（１２）、Ａ_（１３）、及びＡ_（１４）には、第１の単位チップ形成領域４１の配置を行い、一方、配置間隔ｃにて形成されたそれぞれの平行線区分領域Ａ_（２１）、及びＡ_（２２）には、第２の単位チップ形成領域４２の配置を行う。また、それぞれの配置の際に一の平行線区分領域Ａにおいて、配置される単位チップ形成領域４１又は４２の配置数が、他の平行線区分領域Ａにおける配置とは無関係に、最大となるような配置が決定される。このように決定された配置を図１３に示す。

図１３に示すように、配置間隔ｂにて形成されたそれぞれの平行線区分領域Ａ_（１１）、Ａ_（１２）、Ａ_（１３）、及びＡ_（１４）には、第１の単位チップ形成領域４１がその配置数が最大となるように配置されており、一方、配置間隔ｃにて形成されたそれぞれの平行線区分領域Ａ_（２１）、及びＡ_（２２）には、第２の単位チップ形成領域４２がその配置数が最大となるように配置されている。

このように、配置される単位チップ形成領域４１、又は４２の大きさに応じてそれぞれの平行線Ｌの配置間隔が選択的に決定されていることにより、配置される単位チップ形成領域４１、又は４２の大きさに応じた個々の平行線区分領域Ａの領域面積を決定することができ、それぞれの単位チップ形成領域４１、４２の配置を円滑に行うことができる。

また、図１３に示すように、そのサイズが大きな単位チップ形成領域４２が配置されるそれぞれの平行線区分領域Ａ_（２１）及びＡ_（２２）が、チップ形成有効領域３の略中央付近に配置され、そのサイズが小さな単位チップ形成領域４１が配置されるそれぞれの平行線区分領域Ａ_（１１）、Ａ_（１２）、Ａ_（１３）、及びＡ_（１４）が、チップ形成有効領域３の端部側に配置されていることにより、サイズの大きな単位チップ形成領域４２とサイズの小さな単位チップ形成領域４１との配置によるチップ形成有効領域３の効率的活用を実現することができる。

（第３実施形態）
次に、本発明の第３の実施形態にかかる半導体チップ形成領域の配置決定方法について説明する。上記第１実施形態と第２実施形態の半導体チップ形成領域の配置決定方法においては、１枚の半導体ウェハ２に混在して形成される半導体チップの種類数に無関係に、チップ形成有効領域３において平行線区分領域Ａを形成した後、それぞれの単位チップ形成領域の配置を行っているが、このような場合についてのみ限定されるものではない。このような場合に代えて、１枚の半導体ウェハ２に混在して形成される半導体チップの種類数に応じて、チップ形成有効領域３を分割するような場合について、本第３実施形態の半導体チップ形成領域の配置決定方法として以下に説明する。

図１４に示すように、１枚の半導体ウェハ２に形成される半導体チップとして、三角形状の半導体チップ、略円形状の半導体チップ、及び六角形状の半導体チップというように互いにその形状が異なる３種類の半導体チップの形成が行われるような場合には、まず、チップ形成有効領域３に２本の平行線Ｌを配置することで、種類の数に応じた数である３つの区分領域Ｂ_（３１）、Ｂ_（３２）、及びＢ_（３３）を形成する。

その後、区分領域Ｂ_（３１）に、三角形状の半導体チップを形成するための三角形チップ形成領域４Ａを配置し、区分領域Ｂ_（３２）に、円形状の半導体チップを形成するための円形チップ形成領域４Ｂを配置し、さらに、区分領域Ｂ_（３３）に、六角形状の半導体チップを形成するための六角形チップ形成領域４Ｄを配置する。

さらに、それぞれの区分領域Ｂにおいて同一の種類の単位チップ形成領域４Ａ、４Ｂ、又は４Ｄを、その配置数が最大となるように配置させて、チップ形成有効領域３全体における配置の決定を行うが、個々の区分領域Ｂにおいては、単位チップ形成領域を一列に配列させる等の制約に限定されることなく、効率的な区分領域Ｂの活用という観点からその配置を自由に決定することができる。

例えば、図１４に示すように、区分領域Ｂ_（３２）においては、３列に配列されている円形チップ形成領域４Ｂの配置ピッチを半ピッチずつずらして配置させることで、円形チップ形成領域４Ｂをより密集させて配置させることができ、区分領域Ｂ_（３３）においては、六角形状の各辺を共有させるように六角形チップ形成領域４Ｄを配置させることで、密集配置を実現することができる。

上記それぞれの実施形態における半導体チップ形成領域の配置決定方法においては、複数の平行線Ｌを用いて、チップ形成有効領域３を複数の平行線区分領域Ａあるいは区分領域Ｂに区分するような場合について説明したが、チップ形成有効領域３の区分方法はこのような場合のみに限定されるものではない。このような場合に代えて、例えば、チップ形成有効領域３を半径方向に区分するような場合であってもよい。また、直線で区分するような場合だけでなく、曲線で区分されるような場合であってもよい。例えば、チップ形成有効領域３の中心位置を基準として半径寸法が異なる複数の同心円を配置することで、チップ形成有効領域３を区分することもできる。

また、上記それぞれの実施形態においては、半導体ウェハ２においてオリエンテーションフラット２ａが形成されているような場合についてのみ説明を行っているが、オリエンテーションフラットが形成されていない半導体ウェハに対しても上記それぞれの実施形態による半導体チップの配置決定方法を適用することができる。

なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。

本発明の第１実施形態にかかる半導体チップ配置決定装置の構成を示すブロック図である。 上記第１実施形態に半導体チップの配置決定方法の手順を示すフローチャートである。 半導体ウェハの外観形状を示す模式図である。 三角形チップ形成領域を説明するための模式説明図である。 円形チップ形成領域を説明するための模式説明図である。 八角形チップ形成領域を説明するための模式説明図である。 上記第１実施形態の半導体チップの配置決定方法における手順を説明するための模式説明図であって、平行線区分領域が形成された状態を示す図である。 上記第１実施形態の半導体チップの配置決定方法における手順を説明するための模式説明図であって、それぞれの単位チップ形成領域の配置が決定された状態の図である。 上記第１実施形態の半導体チップの配置決定方法を用いた半導体チップの製造方法の手順を示すフローチャートである。 本発明の第２実施形態にかかる半導体チップの配置決定方法に用いられる単位チップ形成領域を示す模式図である。 上記第２実施形態の配置決定方法に用いられる単位チップ形成領域を示す模式図である。 上記第２実施形態の半導体チップの配置決定方法の手順を説明するための模式説明図であって、平行線区分領域が形成された状態を示す図である。 上記第２実施形態の半導体チップの配置決定方法における手順を説明するための模式説明図であって、それぞれの単位チップ形成領域の配置が決定された状態の図である。 本発明の第３実施形態にかかる半導体チップの配置決定方法によりそれぞれの単位チップ形成領域の配置が決定された状態を示す模式説明図である。

符号の説明

２ 半導体ウェハ
２ａ オリエンテーションフラット
３ チップ形成有効領域
４ 単位チップ形成領域
４Ａ 三角形チップ形成領域
４Ｂ 円形チップ形成領域
４Ｃ 八角形チップ形成領域
４Ｄ 六角形チップ形成領域
５、５Ａ、５Ｂ、５Ｃ 半導体チップ
６Ａ、６Ｂ、６Ｃ ダイシング線
９０ 処理部
９１ 半導体チップ配置決定用プログラム
９２ 記憶部
９３ 操作部
９４ 表示部
９５ 通信インターフェース
９６ 半導体ウェハデータ
９７ 半導体チップ配置データ
１０１ 半導体チップ配置決定装置
Ａ 平行線区分領域
Ｂ 区分領域
Ｌ 平行線

Claims (10)

1. 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する方法であって、
   上記素子形成有効領域を区分して複数の区分領域を形成し、
   上記それぞれの区分領域のうちの第１の上記区分領域内に１又は複数の第１の上記単位素子形成領域を配置するとともに、第２の上記区分領域内に上記第１の単位素子形成領域とは異なる形状を有する１又は複数の第２の上記単位素子形成領域を配置して、
   上記第１の区分領域内において上記第１の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第２の区分領域内において上記第２の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法。
2. 上記素子形成有効領域を、１又は複数の上記第１の区分領域と、１又は複数の上記第２の区分領域とに区分する請求項１に記載の半導体素子形成領域の配置決定方法。
3. 上記素子形成有効領域に複数の平行線を配置することで、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される上記複数の区分領域を形成する請求項１又は２に記載の半導体素子形成領域の配置決定方法。
4. 上記第１の区分領域を形成する上記それぞれの平行線の配置間隔は、上記第１の単位素子形成領域の長さ寸法であり、上記第２の区分領域を形成する上記それぞれの平行線の配置間隔は、上記第２の単位素子形成領域の長さ寸法であって、
   上記第１の区分領域内に上記それぞれの第１の単位素子形成領域が上記平行線に沿って一列に配置されるとともに、上記第２の区分領域内に上記それぞれの第２の単位素子形成領域が上記平行線に沿って一列に配置される請求項３に記載の半導体素子形成領域の配置決定方法。
5. 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する方法であって、
   上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成し、
   上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置して、
   上記当該各々の区分領域内において、上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法。
6. 上記素子形成有効領域に複数の平行線を配置することで、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される上記複数の区分領域を形成する請求項５に記載の半導体素子形成領域の配置決定方法。
7. プラズマエッチングを施すことにより個片の上記それぞれの半導体素子への分割が行われる上記半導体ウェハに対する上記それぞれの単位素子形成領域の配置を決定する方法である請求項１から６のいずれか１つに記載に半導体素子形成領域の配置決定方法。
8. 請求項１から７のいずれか１つに記載の半導体素子形成領域の配置決定方法を用いて、上記半導体ウェハにおける上記それぞれの半導体素子形成領域の配置を決定し、
   当該配置に基づいて、上記半導体ウェハに互いにその形状が異なる複数の種類の上記半導体素子を形成し、
   上記半導体ウェハのマスク形成側表面に、上記それぞれの半導体素子形成領域の配置に応じて、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置し、
   当該マスクが形成された半導体ウェハに対して、上記マスク形成側表面よりプラズマエッチングを施して、上記画定された分割線に沿って上記それぞれの半導体素子に分割し、
   その後、上記マスク形成側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記複数の種類の半導体素子を形成することを特徴とする半導体素子の製造方法。
9. 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する手順を実行するためのプログラムであって、
   上記素子形成有効領域を区分して複数の区分領域を形成する第１手順と、
   上記第１手順により形成された上記それぞれの区分領域のうちの第１の上記区分領域内に１又は複数の第１の上記単位素子形成領域を配置するとともに、第２の上記区分領域内に上記第１の単位素子形成領域とは異なる形状を有する１又は複数の第２の上記単位素子形成領域を配置する第２手順と、
   上記第１の区分領域内において上記第２手順により配置された上記第１の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第２の区分領域内において上記第２手順により配置された上記第２の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第３手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラム。
10. 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する手順を実行するためのプログラムであって、
    上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成する第１手順と、
    上記第１手順により形成された上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置する第２手順と、
    上記当該各々の区分領域内において、上記第２手順により配置された上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第３手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラム。
    

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