JP2006049403A - 半導体素子形成領域の配置決定方法、半導体素子形成領域の配置決定用プログラム、及び半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】 素子形成有効領域を区分して複数の区分領域を形成し、第1の区分領域内に複数の第1の上記単位素子形成領域を配置するとともに、第2の区分領域内に上記第1の単位素子形成領域とは異なる形状を有する複数の第2の上記単位素子形成領域を配置して、上記第1の区分領域内において他の上記区分領域とは独立して上記第1の単位素子形成領域の配置数が最大となる配置と、上記第2の区分領域内において他の上記区分領域とは独立して上記第2の単位素子形成領域の配置数が最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する。
【選択図】 図8
Description
上記素子形成有効領域を区分して複数の区分領域を形成し、
上記それぞれの区分領域のうちの第1の上記区分領域内に1又は複数の第1の上記単位素子形成領域を配置するとともに、第2の上記区分領域内に上記第1の単位素子形成領域とは異なる形状を有する1又は複数の第2の上記単位素子形成領域を配置して、
上記第1の区分領域内において上記第1の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第2の区分領域内において上記第2の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法を提供する。
上記第1の区分領域内に上記それぞれの第1の単位素子形成領域が上記平行線に沿って一列に配置されるとともに、上記第2の区分領域内に上記それぞれの第2の単位素子形成領域が上記平行線に沿って一列に配置される第3態様に記載の半導体素子形成領域の配置決定方法を提供する。
上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成し、
上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置して、
上記当該各々の区分領域内において、上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法を提供する。
当該配置に基づいて、上記半導体ウェハに互いにその形状が異なる複数の種類の上記半導体素子を形成し、
上記半導体ウェハのマスク形成側表面に、上記それぞれの半導体素子形成領域の配置に応じて、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置し、
当該マスクが形成された半導体ウェハに対して、上記マスク形成側表面よりプラズマエッチングを施して、上記画定された分割線に沿って上記それぞれの半導体素子に分割し、
その後、上記マスク形成側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記複数の種類の半導体素子を形成することを特徴とする半導体素子の製造方法を提供する。
上記素子形成有効領域を区分して複数の区分領域を形成する第1手順と、
上記第1手順により形成された上記それぞれの区分領域のうちの第1の上記区分領域内に1又は複数の第1の上記単位素子形成領域を配置するとともに、第2の上記区分領域内に上記第1の単位素子形成領域とは異なる形状を有する1又は複数の第2の上記単位素子形成領域を配置する第2手順と、
上記第1の区分領域内において上記第2手順により配置された上記第1の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第2の区分領域内において上記第2手順により配置された上記第2の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第3手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラムを提供する。
上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成する第1手順と、
上記第1手順により形成された上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置する第2手順と、
上記当該各々の区分領域内において、上記第2手順により配置された上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第3手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラムを提供する。
本発明の第1の実施形態にかかる半導体素子形成領域の配置決定装置の一例である半導体チップ配置決定装置101の概略構成を示すブロック図を図1に示す。図1を用いて、半導体チップ配置決定装置101の概略構成について以下に説明する。
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の第2の実施形態にかかる半導体チップ形成領域の配置決定方法について以下に説明する。本第2実施形態の半導体チップ形成領域の配置決定方法は、互いにその形状が異なる複数種類の半導体チップとして、大小2種類の大きさ(サイズ)の略正方形状の半導体チップが用いられる場合についての配置決定方法である。
次に、本発明の第3の実施形態にかかる半導体チップ形成領域の配置決定方法について説明する。上記第1実施形態と第2実施形態の半導体チップ形成領域の配置決定方法においては、1枚の半導体ウェハ2に混在して形成される半導体チップの種類数に無関係に、チップ形成有効領域3において平行線区分領域Aを形成した後、それぞれの単位チップ形成領域の配置を行っているが、このような場合についてのみ限定されるものではない。このような場合に代えて、1枚の半導体ウェハ2に混在して形成される半導体チップの種類数に応じて、チップ形成有効領域3を分割するような場合について、本第3実施形態の半導体チップ形成領域の配置決定方法として以下に説明する。
2a オリエンテーションフラット
3 チップ形成有効領域
4 単位チップ形成領域
4A 三角形チップ形成領域
4B 円形チップ形成領域
4C 八角形チップ形成領域
4D 六角形チップ形成領域
5、5A、5B、5C 半導体チップ
6A、6B、6C ダイシング線
90 処理部
91 半導体チップ配置決定用プログラム
92 記憶部
93 操作部
94 表示部
95 通信インターフェース
96 半導体ウェハデータ
97 半導体チップ配置データ
101 半導体チップ配置決定装置
A 平行線区分領域
B 区分領域
L 平行線
Claims (10)
- 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する方法であって、
上記素子形成有効領域を区分して複数の区分領域を形成し、
上記それぞれの区分領域のうちの第1の上記区分領域内に1又は複数の第1の上記単位素子形成領域を配置するとともに、第2の上記区分領域内に上記第1の単位素子形成領域とは異なる形状を有する1又は複数の第2の上記単位素子形成領域を配置して、
上記第1の区分領域内において上記第1の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第2の区分領域内において上記第2の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法。 - 上記素子形成有効領域を、1又は複数の上記第1の区分領域と、1又は複数の上記第2の区分領域とに区分する請求項1に記載の半導体素子形成領域の配置決定方法。
- 上記素子形成有効領域に複数の平行線を配置することで、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される上記複数の区分領域を形成する請求項1又は2に記載の半導体素子形成領域の配置決定方法。
- 上記第1の区分領域を形成する上記それぞれの平行線の配置間隔は、上記第1の単位素子形成領域の長さ寸法であり、上記第2の区分領域を形成する上記それぞれの平行線の配置間隔は、上記第2の単位素子形成領域の長さ寸法であって、
上記第1の区分領域内に上記それぞれの第1の単位素子形成領域が上記平行線に沿って一列に配置されるとともに、上記第2の区分領域内に上記それぞれの第2の単位素子形成領域が上記平行線に沿って一列に配置される請求項3に記載の半導体素子形成領域の配置決定方法。 - 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する方法であって、
上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成し、
上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置して、
上記当該各々の区分領域内において、上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法。 - 上記素子形成有効領域に複数の平行線を配置することで、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される上記複数の区分領域を形成する請求項5に記載の半導体素子形成領域の配置決定方法。
- プラズマエッチングを施すことにより個片の上記それぞれの半導体素子への分割が行われる上記半導体ウェハに対する上記それぞれの単位素子形成領域の配置を決定する方法である請求項1から6のいずれか1つに記載に半導体素子形成領域の配置決定方法。
- 請求項1から7のいずれか1つに記載の半導体素子形成領域の配置決定方法を用いて、上記半導体ウェハにおける上記それぞれの半導体素子形成領域の配置を決定し、
当該配置に基づいて、上記半導体ウェハに互いにその形状が異なる複数の種類の上記半導体素子を形成し、
上記半導体ウェハのマスク形成側表面に、上記それぞれの半導体素子形成領域の配置に応じて、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置し、
当該マスクが形成された半導体ウェハに対して、上記マスク形成側表面よりプラズマエッチングを施して、上記画定された分割線に沿って上記それぞれの半導体素子に分割し、
その後、上記マスク形成側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記複数の種類の半導体素子を形成することを特徴とする半導体素子の製造方法。 - 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する手順を実行するためのプログラムであって、
上記素子形成有効領域を区分して複数の区分領域を形成する第1手順と、
上記第1手順により形成された上記それぞれの区分領域のうちの第1の上記区分領域内に1又は複数の第1の上記単位素子形成領域を配置するとともに、第2の上記区分領域内に上記第1の単位素子形成領域とは異なる形状を有する1又は複数の第2の上記単位素子形成領域を配置する第2手順と、
上記第1の区分領域内において上記第2手順により配置された上記第1の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置と、上記第2の区分領域内において上記第2手順により配置された上記第2の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第3手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラム。 - 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための領域である複数の単位素子形成領域の配置を決定する手順を実行するためのプログラムであって、
上記それぞれの単位素子形成領域として、互いに形状が異なる複数の種類の上記単位素子形成領域を有し、上記素子形成有効領域を当該単位素子形成領域の種類に応じた数に区分することで複数の区分領域を形成する第1手順と、
上記第1手順により形成された上記各々の区分領域毎に、同一の種類の上記単位素子形成領域を配置する第2手順と、
上記当該各々の区分領域内において、上記第2手順により配置された上記同一の種類の単位素子形成領域の配置数が、他の上記区分領域とは独立して最大となる配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第3手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラム。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102130022A (zh) * | 2010-01-18 | 2011-07-20 | 半导体元件工业有限责任公司 | 形成半导体管芯的方法 |
JP2011146717A (ja) * | 2010-01-18 | 2011-07-28 | Semiconductor Components Industries Llc | 半導体ダイを形成する方法 |
WO2018015114A1 (en) * | 2016-07-19 | 2018-01-25 | Asml Netherlands B.V. | Determining the combination of patterns to be applied to a substrate in a lithography step |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59220947A (ja) * | 1983-05-30 | 1984-12-12 | Sharp Corp | 半導体装置の製造方法 |
JPH10256479A (ja) * | 1997-03-12 | 1998-09-25 | Nec Corp | 半導体装置 |
JPH11274053A (ja) * | 1998-03-26 | 1999-10-08 | Sony Corp | 最大理論収量の自動計算装置および最大理論収量の自動計算をコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記録媒体 |
JP2001148358A (ja) * | 1999-11-19 | 2001-05-29 | Disco Abrasive Syst Ltd | 半導体ウェーハ及び該半導体ウェーハの分割方法 |
-
2004
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59220947A (ja) * | 1983-05-30 | 1984-12-12 | Sharp Corp | 半導体装置の製造方法 |
JPH10256479A (ja) * | 1997-03-12 | 1998-09-25 | Nec Corp | 半導体装置 |
JPH11274053A (ja) * | 1998-03-26 | 1999-10-08 | Sony Corp | 最大理論収量の自動計算装置および最大理論収量の自動計算をコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記録媒体 |
JP2001148358A (ja) * | 1999-11-19 | 2001-05-29 | Disco Abrasive Syst Ltd | 半導体ウェーハ及び該半導体ウェーハの分割方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102130022A (zh) * | 2010-01-18 | 2011-07-20 | 半导体元件工业有限责任公司 | 形成半导体管芯的方法 |
JP2011146717A (ja) * | 2010-01-18 | 2011-07-28 | Semiconductor Components Industries Llc | 半導体ダイを形成する方法 |
WO2018015114A1 (en) * | 2016-07-19 | 2018-01-25 | Asml Netherlands B.V. | Determining the combination of patterns to be applied to a substrate in a lithography step |
JP2019522820A (ja) * | 2016-07-19 | 2019-08-15 | エーエスエムエル ネザーランズ ビー.ブイ. | リソグラフィステップにおける基板に施されるべきパターンの組み合わせの決定 |
US11747738B2 (en) | 2016-07-19 | 2023-09-05 | Asml Netherlands B.V. | Determining the combination of patterns to be applied to a substrate in a lithography step |
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