JP2018110156A - 半導体装置、その製造方法およびカメラ - Google Patents

半導体装置、その製造方法およびカメラ Download PDF

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Abstract

【課題】半導体基板の側面に発生するチッピングを抑制する技術を提供する。
【解決手段】半導体素子が配された表面と、表面とは反対側の裏面と、表面と裏面とを結ぶ側面と、を有する半導体基板を備えた半導体装置であって、側面は、各々が表面の縁に沿って延び、表面および裏面に交差する方向に並んだ複数の凹部と、各々が複数の凹部のうち互いに隣接する２つの凹部の境界に位置する複数の頂部と、を有しており、複数の凹部および複数の頂部が、炭素およびフッ素を含む絶縁膜によって覆われている。
【選択図】図１

Description

本発明は、半導体装置、その製造方法およびカメラに関する。
半導体素子が形成された基板を、それぞれの半導体チップに分割する工程において、一般的にブレードによるダイシングが用いられるが、ブレードによって分割された半導体チップの基板の側面に、微小なクラックが形成される場合がある。この微小なクラックが原因となり、半導体チップをモジュールに組み込む工程などにおいて、半導体チップの基板の側面に機械的な応力や衝撃が加わった際、チッピングと呼ばれる基板側面の欠けが発生する場合がある。特許文献１には、チッピングを抑制するために、プラズマエッチングによって、基板を分割することが示されている。
特開２０１２−２８６５４号公報
特許文献１には、異方性ドライエッチングによって半導体素子が形成された基板を、それぞれの半導体チップに分割することが示されている。しかしながら、異方性ドライエッチングのみで基板を分割する場合、基板のエッチングに時間が掛かり、生産性が低下しうる。生産性を向上させるために、ボッシュプロセスを用いた基板のプラズマエッチングが知られている。ボッシュプロセスは、等方的なエッチングステップと、エッチングされた基板の溝の側面および底面に保護膜を形成するステップと、底面に形成された保護膜をエッチングするステップとを繰り返すことによって、基板をそれぞれの半導体チップに分割する。ボッシュプロセスによって形成される溝の側面には、スキャロップと呼ばれる凹凸が形成される。ボッシュプロセスによって分割された半導体チップを搬送する工程などにおいて、基板の側面に搬送用治具が接触した際、スキャロップの凸部を起点にチッピングが発生しうる。
本発明は、半導体基板の側面に発生するチッピングを抑制する技術を提供することを目的とする。
上記課題に鑑みて、本発明の実施形態に係る半導体装置は、半導体素子が配された表面と、表面とは反対側の裏面と、表面と裏面とを結ぶ側面と、を有する半導体基板を備えた半導体装置であって、側面は、各々が表面の縁に沿って延び、表面および裏面に交差する方向に並んだ複数の凹部と、各々が複数の凹部のうち互いに隣接する２つの凹部の境界に位置する複数の頂部と、を有しており、複数の凹部および複数の頂部が、炭素およびフッ素を含む絶縁膜によって覆われていることを特徴とする。
上記手段によって、半導体基板の側面に発生するチッピングを抑制する技術を提供する。
本発明の実施形態に係る半導体チップおよび半導体装置の構成例を示す断面図。 図１の半導体チップの製造方法を示す断面図。 図１の半導体チップの基板の側面の拡大図。 図１の半導体チップの変形例の製造方法を説明する断面図。
以下、本発明に係る半導体装置の具体的な実施形態を、添付図面を参照して説明する。なお、以下の説明及び図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
第１の実施形態
図１〜３を参照して、本発明の実施形態による半導体装置の構成およびその製造方法について説明する。図１（ａ）は、本発明の第１の実施形態における半導体チップ１００の構成を示す断面図である。半導体チップ１００は、基板１２１と、基板１２１の２つの主面のうち一方の主面である表面１０１に形成された半導体素子１１１、素子分離部１１０、層間絶縁膜１２０、配線パターン１３０、プラグ１３１および電極部１３２とを含む。また、半導体チップ１００は、基板１２１の側面１０２を覆う絶縁膜１４０を含む。
基板１２１は、例えば単結晶シリコンなどの半導体を用いた半導体基板である。基板１２１は、半導体素子１１１が配された表面１０１と、表面１０１とは反対側の裏面１０３と、表面１０１と裏面１０３とを結ぶ側面１０２と、を有する。基板１２１の表面１０１および裏面１０３は、後述する基板１２１をそれぞれの半導体チップ１００に分割する工程の前から存在していた面でありうる。また、側面１０２は、分割工程によって出現した面である。基板１２１の表面１０１には、トランジスタやダイオードなどの半導体素子１１１が配される。図１（ａ）では、半導体素子１１１として１つの素子が描かれているが、実際には多数の半導体素子が形成されうる。層間絶縁膜１２０は、半導体素子１１１などが配される基板１２１の表面１０１の上に配される。層間絶縁膜１２０は、基板１２１の表面１０１の全面を覆っていてもよい。層間絶縁膜１２０は、酸化シリコンや窒化シリコン、炭化シリコンなどの絶縁性の材料を用いて構成されうる。
配線パターン１３０は、層間絶縁膜１２０の中に配される。図１（ａ）に示す構成では、配線パターン１３０は、単層の配線層として示されているが、複数の配線層から構成されていてもよく、その場合、それぞれの配線層間は導電体のプラグによって接続される。配線パターン１３０は、例えば銅やアルミニウムなどの金属によって構成される。電極部１３２は、層間絶縁膜１２０の中に配され、半導体チップ１００と半導体チップ１００の外部との間での信号の授受や電力の供給を受けるための電極パッドに接続される配線パターンでありうる。電極部１３２は、配線パターン１３０と同一の配線層、同一の材料で形成することができる。また、電極部１３２は、配線パターン１３０と接続されうる。プラグ１３１は、例えばタングステンなどの金属によって構成され、半導体素子１１１と配線パターン１３０とを電気的に接続する。配線パターン１３０、プラグ１３１や電極部１３２に銅などの金属を用いた場合、金属が層間絶縁膜１２０を介して基板１２１に拡散する可能性がある。金属の拡散を防ぐために、配線パターン１３０、プラグ１３１や電極部１３２には、チタンやタンタル、また、それらの窒化物などで構成されたバリアメタル層が設けられてもよい。
半導体チップ１００の基板１２１の側面１０２は、炭素とフッ素とを含む絶縁膜１４０によって覆われる。図１に示されるように、絶縁膜１４０は、基板１２１の表面１０１の縁から裏面１０３の縁まで、連続的に基板１２１の側面１０２を覆っている。絶縁膜１４０は、基板１２１の側面１０２の全域を覆っているともいえる。また、絶縁膜１４０は、層間絶縁膜１２０の側面にも配されうる。絶縁膜１４０の詳細については後述する。
半導体チップ１００は、図１（ｂ）に示すように、例えば基板１２１の半導体素子１１１が配された表面１０１とは反対側の裏面１０３の側が、半導体装置１０００の基台１８０の上に固定される。また、半導体チップ１００は、電極部１３２に接続される電極パッドを介して、半導体チップ１００の外部と電気的に接続され、半導体装置１０００を構成しうる。基台１８０は半導体装置１０００に含まれるパッケージ部材である。パッケージの形態として、チップサイズパッケージであってもよい。
次に、図２（ａ）〜（ｇ）を用いて、半導体素子１１１が形成された基板１２１を分割し、個々の半導体チップ１００にチップ化（個片化）する製造方法について説明する。半導体素子１１１を製造するための個々のプロセスには、公知の半導体製造プロセスが用いられうる。また、以下の説明では省略するが、それぞれの工程の間に熱処理や洗浄処理などのプロセスが必要に応じてなされうる。
まず、図２（ａ）に示す工程では、シリコンなどの半導体を用いた基板１２１（ウェーハ）が用意され、基板１２１の表面１０１に半導体素子１１１などが形成される。また、基板１２１の表面１０１には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離部１１０が形成され、互いに隣接する半導体素子１１１が、電気的に分離されうる。半導体素子１１１が形成された基板１２１の上には層間絶縁膜１２０と、層間絶縁膜１２０の中に配される配線パターン１３０、電極部１３２および配線パターン１３０と半導体素子１１１との間を電気的に接続するプラグ１３１などの導電体とが形成される。層間絶縁膜１２０には、酸化シリコン、窒化シリコンや酸窒化シリコンなどの絶縁材料が用いられる。
層間絶縁膜１２０、配線パターン１３０、電極部１３２およびプラグ１３１を形成する工程として、例えば、次に示すような工程が用いられうる。まず、準常圧ＣＶＤ法によって、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を形成する。層間絶縁膜１２０の内部には、半導体素子１１１と配線パターン１３０とを接続するために、ＢＰＳＧの所望の位置にコンタクトホールを形成し、このコンタクトホールにタングステンなどの導電材料が埋め込まれたプラグ１３１が形成される。次いで、層間絶縁膜１２０の上にスパッタリング法などを用いてアルミニウムなどの導電材料を成膜した後、所望の形状にパターニングされたフォトレジストなどを介してドライエッチングすることによって、配線パターン１３０および電極部１３２が形成される。配線パターン１３０および電極部１３２は、ダマシン法を用いて形成されてもよい。配線パターン１３０および電極部１３２の上には、プラズマＣＶＤ法を用いて酸化シリコンが形成される。このように、本実施形態において、層間絶縁膜１２０は、上述のＢＰＳＧおよび酸化シリコンを含みうる。配線パターン１３０が複数層の場合、プラグ１３１の形成、配線パターン１３０の形成および層間絶縁膜１２０を構成する酸化シリコンなどの絶縁材料の形成を繰り返せばよい。
次いで、図２（ｂ）に示すように、マスクパターン１５０を形成する。マスクパターン１５０は、各々に半導体素子１１１が形成された複数のデバイス領域１７２のそれぞれの間に位置し、基板１２１を個々の半導体チップ１００に分離するためのスクライブ領域１７０の上に開口を有する。基板１２１の個々の半導体チップ１００にチップ化されるデバイス領域１７２は、このスクライブ領域１７０によってそれぞれ区画されているといえる。マスクパターン１５０は、例えば、フォトレジストを層間絶縁膜１２０の上に塗布し、その後、露光・現像を行うフォトリソグラフィ工程を用いて形成できる。
マスクパターン１５０の形成後、図２（ｃ）に示すように、マスクパターン１５０の開口を介して、スクライブ領域１７０の上に配された層間絶縁膜１２０をエッチングすることによって、基板１２１を露出させる。層間絶縁膜１２０のエッチングには、プラズマを用いたドライエッチング（プラズマエッチング）が用いられうる。層間絶縁膜１２０のエッチングの後、基板１２１の主面のうち半導体素子１１１が配される表面１０１とは反対側の裏面１０３に、ダイシングテープ１６０が貼りつけられる。ダイシングテープ１６０には、ＵＶ剥離テープなどが使用されうる。ダイシングテープ１６０は、層間絶縁膜１２０のエッチングの前に貼りつけられてもよい。
次いで、図２（ｄ）に示すように、マスクパターン１５０の開口を介してドライエッチングすることによって、基板１２１のスクライブ領域１７０に溝１７１を形成し、基板１２１をそれぞれ分割する。この基板１２１のエッチングには、いわゆるボッシュプロセスが用いられうる。
ここでボッシュプロセスとは、（１）基板１２１を等方的にエッチングするステップ、（２）保護膜を成膜するステップ、（３）溝の底面に形成された絶縁膜を除去するステップを１つのサイクルとして、（１）〜（３）の各ステップを短時間で高速に切り替える。さらに、このサイクルを繰り返す手法である。基板１２１を等方的にエッチングするステップ（１）では、ＳＦ６などのガスが用いられ、主にラジカルを反応種として基板１２１のエッチングが進行する。このステップ（１）を長時間行った場合、形成される溝１７１の側面のエッチング量が大きくなってしまうため、短時間（例えば数秒程度）で保護膜を成膜するステップ（２）に切り替える。保護膜を成膜するステップ（２）では、プラズマ中でＣ４Ｆ８などのガスを分解させることによって、炭素とフッ素を含む保護膜を、溝１７１の表面に堆積させる。このステップ（２）も数秒程度の短時間で次のステップ（３）に切り替える。形成された保護膜のうち一部、具体的には溝１７１の底面の保護膜を除去するステップ（３）では、ガス系としてＳＦ６などのガスを用いる。また、このとき、基板１２１が設置されているエッチング装置のステージ側に、比較的高いバイアスパワーを印加することによって、異方性をもったイオンを基板１２１に入射させる。この異方性を有するドライエッチングによって、溝１７１の底の保護膜をエッチングし除去する。このとき、溝１７１の側面には、底面と比較してイオンがほとんど入射しないため保護膜は除去されず、次のサイクルの等方的にエッチングするステップ（１）において、溝の側面は保護膜によって保護され、溝１７１の底面のエッチングが進行する。このサイクルを繰り返すことで、基板１２１の深さ方向に少しずつ、基板１２１の表面１０１と直交する方向にエッチングを進めることができる。結果として、半導体素子１１１が形成された基板１２１が、個々に分割される。本実施形態において、上述のステップ（１）〜（３）のサイクルを繰り返すボッシュプロセスを用いるが、所定のサイクルを繰り返す他のプロセスを用いてもよい。例えば、上述の各ステップの間に洗浄工程や熱処理工程などの工程が入っていてもよい。また例えば、異方性を有するエッチングと保護膜の成膜とを１つのサイクルとして、このサイクルを繰り返してもよい。
次いで、図３を用いて、ボッシュプロセスを用いて分割された基板１２１の側面１０２の形状について説明する。ボッシュプロセスで形成された溝によって構成される半導体チップ１００の基板１２１の側面１０２には、図３（ａ）に示す基板１２１の表面１０１に直交する断面において、数１０ｎｍ〜数μｍ程度の弧形状に窪んだ複数の凹部３０１が形成される。また、複数の凹部３０１は、互いに隣接する凹部３０１の境界に頂部３０２を形成するように、基板１２１の表面１０１および裏面１０３と交差する方向に並んでいる。換言すると、複数の凹部３０１と、各々が互いに隣接する２つの凹部３０１の境界に位置する複数の頂部３０２とが、基板１２１の表面１０１および裏面１０３と交差する方向に並んでいる。複数の凹部３０１および複数の頂部３０２は、基板１２１の表面１０１および裏面１０３と直交する方向に並んでいてもよい。また、凹部３０１および頂部３０２は、図３（ｃ）の基板１２１の側面図に示すように、基板１２１の半導体素子１１１が配される表面１０１の縁に沿ってライン状に延びる。複数の凹部３０１および複数の頂部３０２は、基板１２１の表面１０１の縁に平行に延びていてもよい。ここで本明細書において、複数の凹部３０１のうち特定の凹部３０１を示す場合、凹部３０１「ａ」のように参照符号のあとにアルファベットを追加することによって区別し、特定しない場合は凹部３０１と示す。他の構成に関しても同様である。
本実施形態において、基板１２１の表面１０１の側からエッチングを行うことによって、表面１０１の縁に近い側の凹部３０１が深く、表面１０１の縁から離れるにつれて凹部３０１が浅くなりうる。例えば、互いに隣接する２つの凹部３０１の境界に形成される頂部３０２として、図２（ａ）に示す頂部３０２ａ、３０２ｂ、３０２ｃを考える。頂部３０２ａは、互いに隣接する凹部３０１ａ、３０１ａ’の境界に位置する頂部である。頂部３０２ｂは、凹部３０１ａ、３０１ａ’よりも、基板１２１の表面１０１の縁から離れた互いに隣接する凹部３０１ｂ、３０１ｂ’の境界に位置する頂部である。頂部３０２ｃは、凹部３０１ｂ、３０１ｂ’よりもさらに、木場の１２１の表面１０１の縁から離れた互いに隣接する凹部３０１ｃ、３０１ｃ’の境界に位置する頂部である。このとき、凹部３０１ａ、３０１ａ’と頂部３０２ａによって構成される凹凸の段差３０３ａが、凹部３０１ｂ、３０１ｂ’と頂部３０２ｂによって構成される凹凸の段差３０３ｂ以上であってもよい。また、凹部３０１ｂ、３０１ｂ’と頂部３０２ｂによって構成される凹凸の段差３０３ｂが、凹部３０１ｃ、３０１ｃ’と頂部３０２ｃによって構成される凹凸の段差３０３ｃ以上であってもよい。つまり、互いに隣接する２つの凹部３０１および当該２つの凹部３０１の間に位置する１つの頂部３０２によって構成される凹凸において、基板１２１の表面１０１に近い凹凸の段差が、表面１０１の縁から離れた凹凸の段差以上となる。また、これらの互いに隣接する２つの凹部３０１と当該２つの凹部の境界に位置する１つの頂部３０２とによって構成されるそれぞれの凹凸の段差が、基板１２１の表面１０１の縁から離れるにしたがって、連続的にまたは段階的に小さくなってもよい。例えば、基板１２１の表面１０１の縁に近い凹部３０１ａ、３０１ａ’と頂部３０２ａによって構成される凹凸の段差３０３ａが５００ｎｍであってもよい。また、裏面１０３に近い凹部３０１ｃ、３０１ｃ’と頂部３０２ｃによって構成される凹凸の段差３０３ｃが２００ｎｍであってもよい。
ここで凹部３０１ａ、３０１ａ’と頂部３０２ａによって構成される凹凸の段差３０３ａとは、凹部３０１ａの底部と頂部３０２ａとの間の高さの差であってもよいし、凹部３０１ａ’の底部と頂部３０２ａとの間の高さの差であってもよい。また、図３（ａ）に示すように、段差３０３ａは、凹部３０１ａと凹部３０１ａ’の底部と底部とを結んだ線と頂部３０２ａとの間の高さの差であってもよい。凹部３０１ｂ、３０１ｂ’と頂部３０２ｂによって構成される凹凸の段差３０３ｂおよび凹部３０１ｃ、３０１ｃ’と頂部３０２ｃによって構成される凹凸の段差３０３ｃについても同様である。
次に、半導体チップ１００の基板１２１の側面１０２に形成される保護膜１４１について説明する。図３（ａ）に示すように、保護膜１４１は、ボッシュプロセス中に基板１２１の側面１０２に上述のサイクル（１）〜（３）を繰り返すたびに徐々に堆積される。このため、表面１０１から離れるにつれて、繰り返されるサイクルの数が少なくなり、基板１２１に形成された溝１７１の側面の保護膜１４１は膜厚が薄くなり、例えば、数１０ｎｍ程度しか形成されない。また、ボッシュプロセスの後のマスクパターン１５０を剥離する工程において、保護膜１４１の一部が除去される可能性があり、表面１０１とは反対側の裏面１０３の近傍において基板１２１の側面１０２が、保護膜１４１に覆われなくなる可能性がある。このため、例えばチップ化後の搬送工程において、搬送用の工具で基板１２１の側面を把持する際に、外力が頂部３０２に集中し、頂部３０２を起点にして、チッピングが発生する恐れがある。
頂部３０２を起点とするチッピングを抑制するために、本実施形態において、図３（ｂ）に示すように、複数の凹部３０１および複数の頂部３０２が、凹凸を保護するための絶縁膜１４０によって覆われる。絶縁膜１４０は、基板１２１の表面１０１の縁から裏面１０３の縁まで、連続的に側面１０２を覆っていてもよい。凹部３０１および頂部３０２によって形成される凹凸を絶縁膜１４０で覆うために、上述のボッシュプロセスでのサイクルの中で積層される保護膜１４１に加えて、さらに絶縁膜１４０を成膜する成膜工程を追加する必要がある。
ここで、絶縁膜１４０形成後の凹凸構造の段差を低減するには、絶縁膜１４０を形成する前の凹凸の段差を小さくしてもよい。ボッシュプロセスにおいて、等方的にエッチングするステップ（１）の時間を短くすることで、凹凸構造の段差は小さくなるが、エッチングに時間がかかるという問題がある。一方、基板１２１の裏面１０３側近傍に形成される溝１７１は、上述のようにエッチング中に堆積する保護膜１４１が薄いため、あらかじめ凹凸の段差が小さくなるような条件でエッチングしてもよい。具体的には、表面１０１の側を等方的にエッチングするステップ（１）の時間をＴ１（秒）とする。また、裏面１０３の側を等方的にエッチングするステップ（１）の時間をＴ２（秒）とする。この時間Ｔ１と時間Ｔ２との関係を、時間Ｔ１≧時間Ｔ２としてもよい。また、繰り返されるステップ（１）〜（３）のサイクルにおける基板を等方的にエッチングするステップ（１）の時間を、サイクルが進むにつれて連続的または段階的に短くしてもよい。
時間Ｔ１＝時間Ｔ２の場合であっても、表面１０１から裏面１０３の側にエッチングが進むにつれてエッチングレートが遅くなるため、徐々に凹凸の段差は小さくなりうる。さらに、時間Ｔ１≧時間Ｔ２とすることによって、表面１０１の側よりも裏面１０３の側に形成される凹凸構造の段差が小さくなる。裏面１０３の側の凹凸の段差が小さい場合、後の絶縁膜１４０を形成する工程において、より薄い膜厚であっても段差を平坦化することができる。
上述のように、等方的なエッチングを行うステップ（１）の時間を変化させた場合の凹部３０１と、当該凹部３０１にそれぞれ隣接する凹部３０１との境界に形成された頂部３０２と頂部３０２との間隔について、図３（ｃ）を用いて説明する。複数の凹部３０１のうち、凹部３０１ａは、凹部３０１ａにそれぞれ隣接する凹部３０１との境界に、頂部３０２ａ、３０２ａ’が形成され、頂部３０２ａと頂部３０２ａ’との間隔は距離３０６ａだけ離れている。同様に、凹部３０１ａよりも基板１２１の表面１０１の縁から離れた凹部３０１ｂにそれぞれ隣接する凹部３０１との境界に、頂部３０２ｂ、３０２ｂ’が形成され、頂部３０２ｂと頂部３０２ｂ’との間隔は距離３０６ｂだけ離れている。また同様に、凹部３０１ｂよりも基板１２１の表面１０１の縁から離れた凹部３０１ｃにそれぞれ隣接する凹部３０１との境界に、頂部３０２ｃ、３０２ｃ’が形成され、頂部３０２ｃと頂部３０２ｃ’との間隔は距離３０６ｃだけ離れている。このとき、頂部３０２ａと頂部３０２ａ’との間隔は、頂部３０２ｂと頂部３０２ｂ’との間隔以上であってもよい。換言すると、距離３０６ａ≧距離３０６ｂであってもよい。また同様に、頂部３０２ｂと頂部３０２ｂ’との間隔は、頂部３０２ｃと頂部３０２ｃ’との間隔以上であってもよい。換言すると、距離３０６ｂ≧距離３０６ｃであってもよい。つまり、それぞれの凹部３０１と、それぞれの凹部３０１と互いに隣接する２つの凹部３０１との境界に形成された頂部３０２と頂部３０２との間隔が、基板１２１の表面１０１の縁から離れるにしたがって、連続的または段階的に小さくなってもよい。
次いで、上述のようにボッシュプロセスを用いた分割工程によって、それぞれ分割された基板１２１に対して、図２（ｅ）に示すように、基板１２１の側面１０２の凹部３０１および頂部３０２を覆う絶縁膜１４０を形成する。ここで、絶縁膜１４０を成膜するプロセス条件が、上述のサイクルのうち保護膜１４１を成膜するステップ（２）のプロセス条件と同じ条件を含んでいてもよい。例えば、絶縁膜１４０を成膜するプロセスに用いるプロセスガスと、上述のサイクルのうち保護膜１４１を成膜するステップ（２）において用いるプロセスガスとが、同じプロセスガスであってもよい。また例えば、絶縁膜１４０を成膜するプロセス条件が、上述のサイクルのうち保護膜１４１を成膜するステップ（２）のプロセス条件と成膜を行う時間を除いて同じ条件であってもよい。絶縁膜１４０を形成する成膜工程は、例えば、上述のボッシュプロセスにおける保護膜１４１を形成するステップ（２）の時間が数秒なのに対し、同様のプロセス条件で時間を数分程度にすることで絶縁膜１４０を基板１２１の側面１０２に厚く成膜することができる。本実施形態では、以下のプロセス条件を用いて、絶縁膜１４０および保護膜１４１を形成した。
プロセスガス：Ｃ４Ｆ８ ３００ｓｃｃｍ
上部電極パワー：２０００Ｗ
下部（基板側）電極パワー：０Ｗ
圧力：８Ｐａ
本実施形態では、プロセスガスとしてＣ４Ｆ８を用いたが、ＣＦ４、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８、ＣＨＦ３、ＣＨ２Ｆ２などのフルオロカーボン系及びハイドロフルオロカーボン系のガスを用いることができる。また、プロセスガスの他に、適当なキャリアガスを用いることができる。本実施形態では、プラズマ重合で絶縁膜１４０を形成したが、気相重合法などを用いて絶縁膜１４０を形成してもよい。
絶縁膜１４０の膜厚は、少なくとも凹凸構造の頂部３０２を覆うことができれば、チッピングを低減する効果は得られる。例えば、絶縁膜１４０のうち頂部３０２の上を覆う部分の膜厚を１００ｎｍ以上とすることによって、頂部３０２をカバレッジでき、鋭角だった頂部３０２の角度が大きくなる。これによって、外力が頂部３０２に集中することが抑制され、機械的強度を持たせることができる。一方、絶縁膜１４０が厚すぎた場合、後の工程でマスクパターン１５０を除去する前のアッシングに時間がかかってしまうため、絶縁膜１４０のうち頂部３０２の上を覆う部分の膜厚は１０μｍ以下であってもよい。また、絶縁膜１４０のうち、互いに隣接する２つの凹部３０１の境界に位置する１つの頂部３０２を覆う部分の厚さ３０４が、当該２つの凹部３０１と当該１つの頂部３０２によって構成される凹凸の段差３０３よりも大きくてもよい。絶縁膜１４０の頂部３０２の上に配される部分の膜厚を厚くすることによって、チッピングの起点となりやすい脆弱な頂部３０２の損傷をより適切に抑制できる。
ここで、絶縁膜１４０は、保護膜１４１を介して基板１２１の側面１０２の上に形成される部分がありうる。しかしながら、上述のように絶縁膜１４０と保護膜１４１とは、同様のプロセス条件によって形成されるため、絶縁膜１４０の膜厚に保護膜１４１の膜厚が含まれるものとする。換言すると、「絶縁膜１４０の膜厚」とは、絶縁膜１４０と保護膜１４１との積層膜の膜厚のことも含む。
以上の成膜工程によって、基板１２１の側面１０２は、絶縁膜１４０、または、絶縁膜１４０と保護膜１４１との積層膜によって覆われる。絶縁膜１４０（絶縁膜１４０と保護膜１４１との積層膜）は、基板１２１の側面１０２に接する、または、保護膜１４１を介して側面１０２と接する側の第１の面と、第１の面と反対側の第２の面１０４とを有する。この第２の面１０４は、図３（ｂ）に示すように、基板１２１の側面１０２よりも平坦性が高くてもよい。例えば、互いに隣接する２つの凹部３０１と、その２つの凹部３０１の境界に形成された頂部３０２と、によって構成される凹凸の間の段差よりも、絶縁膜１４０のうち当該凹凸の上の部分の第２の面１０４の段差が小さくてもよい。絶縁膜１４０の第２の面１０４が、基板１２１の側面１０２よりも平坦になることによって、チッピングを抑制する効果を得ることが可能となる。
上述したようなプロセスガスを用いて形成される絶縁膜１４０および保護膜１４１は、炭素とフッ素とを含むポリマーである。また、マスクパターン１５０としてフォトレジストを用いた場合、フォトレジスト由来の炭素や窒素が、絶縁膜１４０および保護膜１４１の中に取り込まれる可能性があり、この場合、絶縁膜１４０は炭素、フッ素および窒素を含むポリマーとなりうる。炭素およびフッ素を含む絶縁膜１４０および保護膜１４１は、下地となる基板１２１との密着性が良く、また緻密で柔軟性があり、かつ耐薬品性にも優れている。このため、ＳｉＮなどの無機材料を絶縁膜１４０として用いた場合と比較して、機械的な応力や衝撃に強く、チッピングの低減に有効でありうる。
絶縁膜１４０の形成後、図２（ｆ）に示すように、基板１２１の表面１０１に形成したマスクパターン１５０を剥離する。このとき、マスクパターン１５０上にも絶縁膜１４０が成膜されているため、まず、アッシングによってマスクパターン１５０上の絶縁膜１４０を除去した後に、剥離液などを用いてマスクパターン１５０を除去してもよい。次いで、図２（ｇ）に示すように、ダイシングテープ１６０から半導体チップ１００を剥離し、チップ化（個片化）された半導体チップ１００が取得される。
本実施形態において、半導体素子１１１が形成された基板１２１をそれぞれの半導体チップ１００にチップ化する際、ボッシュプロセスによって分割された基板１２１に対して、基板１２１の側面１０２に絶縁膜１４０を成膜するステップを追加する。このとき、ボッシュプロセスに用いる半導体製造装置と同じ半導体製造装置を用いて、ボッシュプロセスの保護膜を形成するステップ（２）と同様のプロセス条件で、基板１２１の側面１０２の全域を絶縁膜１４０で覆う。これによって、工程数の増加を最小限にしながら、チッピングを抑制することができる。また、ボッシュプロセスを用いて基板１２１を分割する分割工程と、絶縁膜１４０を成膜する成膜工程とを同じ半導体製造装置内で、基板１２１を半導体製造装置から搬出することなく連続的に行ってもよい。これによって、工程数の増加を抑制することが可能となる。なお、絶縁膜１４０を形成した後の様々な工程における洗浄処理や熱処理、エッチング処理、プラズマ処理などで絶縁膜１４０が分解、剥離、あるいは除去されてしまう場合がある。そうすると、絶縁膜１４０が極端に薄くなったり、基板１２１の側面１０２の全部または一部が露出したりする可能性がある。そのため、凹凸面である側面１０２を保護することが難しくなる。よって、絶縁膜１４０を形成した後に行われる工程では、絶縁膜１４０が分解、剥離、あるいは除去されないようにする必要がある。
第２の実施形態
図４を参照して、本発明の実施形態による半導体装置の構成およびその製造方法について説明する。図４は、本発明の第２の実施形態における半導体チップ４００の構成および製造方法を示す断面図である。本実施形態において、図４（ｇ）に示すように、半導体チップ４００に配される多数の半導体素子１１１の一部が、入射する光に応じた信号を生成するためのフォトダイオードなどの光電変換部４０１を含む撮像素子であることが上述の第１の実施形態と異なる。また、本実施形態の半導体チップ４００は、撮像素子の上に配されたカラーフィルタ４０２およびマイクロレンズ４０３を含んでいてもよい。これ以外の構成は、第１の実施形態に示した半導体チップ１００と同様であってもよい。例えば、半導体チップ４００は、図１（ｂ）に示すように、上述の半導体チップ１００と同様に半導体装置１０００を構成しうる。
また、図４（ｇ）では、半導体素子１１１として１つの撮像素子が描かれているが、実際には多数の撮像素子および半導体素子が形成されうる。複数の撮像素子は画素領域を構成し、カラーフィルタ４０２およびマイクロレンズ４０３によって構成される画素領域の表面は受光面である。カラーフィルタ４０２とマイクロレンズ４０３との間に、カラーフィルタによって形成される段差を抑制するための平坦化層が配されてもよい。半導体素子１１１のうち光電変換部４０１を含む撮像素子は、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどでありうる。
図４（ａ）に示す工程では、基板１２１の表面１０１に撮像素子を含めた半導体素子１１１が形成される。また、半導体素子１１１が形成された基板１２１の上に、層間絶縁膜１２０、層間絶縁膜１２０の中に配される配線パターン１３０、電極部１３２およびプラグ１３１などを形成する。これらは、上述の第１の実施形態と同様に公知の半導体製造プロセスを用いて形成してもよい。また、光電変換部４０１を含む撮像素子の上には、カラーフィルタ４０２やマイクロレンズ４０３が形成される。
次いで、図４（ｂ）〜（ｇ）に示す工程において、上述の第１の実施形態の図２（ｂ）〜（ｇ）で示す工程と同様の工程が行われうる。図４（ｂ）に示す工程では、基板１２１の表面１０１の上に、スクライブ領域１７０の上に開口を有するマスクパターン１５０が形成される。スクライブ領域１７０は、それぞれ半導体素子１１１が配されたデバイス領域の間に位置する格子状のパターンでありうる。マスクパターン１５０の形成後、図４（ｃ）に示す工程では、スクライブ領域１７０の上の層間絶縁膜１２０をドライエッチングし、基板１２１を露出させる。その後、基板１２１の撮像素子を含む半導体素子１１１が形成される表面１０１とは反対側の裏面１０３にダイシングテープ１６０が貼りつけられる。次いで、図４（ｄ）に示す工程では、スクライブ領域１７０にボッシュプロセスを用いて溝を形成し、基板１２１をそれぞれ分割する。上述の第１の実施形態と同様に、基板１２１を分割した後、分割された基板１２１に対して、図４（ｅ）に示す工程では、ボッシュプロセスで形成された溝（基板１２１の側面１０２）の凹凸を絶縁膜１４０で被覆する。絶縁膜１４０の形成後、図４（ｆ）に示す工程では、基板１２１の表面１０１に形成したマスクパターン１５０を剥離する。このとき、受光面上に形成された絶縁膜１４０は、マスクパターン１５０を剥離する工程で、マスクパターン１５０と共に除去される。
特許文献１には、チッピングを抑制するために半導体装置の基板の側面に保護膜を形成する製造方法が示されているが、マスクパターンを剥離してから基板の側面に保護膜を形成するため、工程が増えてしまうという問題がある。また特許文献１に示される方法では、マスクパターンの剥離後に保護膜が形成されるため、撮像素子のような受光素子に適用する場合、受光面に保護膜が形成されることによって光学特性が損なわれる可能性がある。一方、本実施形態において、受光面上に形成された絶縁膜１４０は、マスクパターン１５０を剥離する工程で除去される。このため、撮像素子の光学特性を損なうことなく半導体チップ４００の基板１２１の側面１０２に絶縁膜１４０を形成することができる。
マスクパターン１５０の剥離後、図２（ｇ）に示すように、ダイシングテープ１６０から基板１２１を剥離し、チップ化された半導体チップ４００が取得される。
本実施形態において、ボッシュプロセスによって分割された基板１２１に対して、絶縁膜１４０を成膜するステップを追加する。半導体チップ１００の基板１２１の側面１０２の凹部３０１および頂部３０２が、絶縁膜１４０によって覆われる。この絶縁膜１４０を成膜する工程において、ボッシュプロセスに用いる保護膜１４１を形成するステップ（２）と同様のプロセス条件、同じ半導体製造装置を用いることで、工程数の増加を最小限にしながら、チッピングを抑制することができる。また、撮像素子の受光面に絶縁膜１４０が残らないため、撮像素子の光学特性の劣化を低減できる。
本実施形態に係る撮像素子を備える半導体チップ４００を含む半導体装置１０００の応用例として、半導体装置１０００が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上述の実施形態として例示された本発明に係る半導体チップ４００を含む半導体装置１０００と、半導体装置１０００から出力される信号に基づく情報を処理する信号処理部とを含む。該信号処理部は、画像データであるデジタルデータを処理するプロセッサを含みうる。この画像データを生成するＡ／Ｄ変換器は、半導体チップ１００が備えていてもよいし、半導体装置１０００に配された半導体チップ１００以外の半導体チップが備えることができる他、半導体装置１０００とは別に設けることができる。
以上、本発明に係る実施形態を２形態示したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した実施形態は適宜変更、組み合わせが可能である。
１００、４００：半導体チップ、１０１：表面、１０２：側面、１０３：裏面、１１１：半導体素子、３０１：凹部、３０２：頂部、１４０：絶縁膜、１０００：半導体装置

Claims (20)

  1. 半導体素子が配された表面と、前記表面とは反対側の裏面と、前記表面と前記裏面とを結ぶ側面と、を有する半導体基板を備えた半導体装置であって、
    前記側面は、各々が前記表面の縁に沿って延び、前記表面および前記裏面に交差する方向に並んだ複数の凹部と、各々が前記複数の凹部のうち互いに隣接する２つの凹部の境界に位置する複数の頂部と、を有しており、
    前記複数の凹部および前記複数の頂部が、炭素およびフッ素を含む絶縁膜によって覆われていることを特徴とする半導体装置。
  2. 前記複数の凹部は、第１の凹部と、前記第１の凹部よりも前記表面の縁から離れた第２の凹部と、を含み、
    前記複数の頂部のうち、前記第１の凹部と前記複数の凹部のうち前記第１の凹部にそれぞれ隣接する凹部との境界に位置する頂部と頂部との間隔が、前記複数の頂部のうち、前記第２の凹部と前記複数の凹部のうち前記第２の凹部にそれぞれ隣接する凹部との境界に位置する頂部と頂部との間隔以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の頂部のうち、前記複数の凹部のそれぞれの凹部と前記複数の凹部のうち当該凹部にそれぞれ隣接する凹部との境界に位置する頂部と頂部との間隔が、前記表面の縁から離れるにしたがって、連続的または段階的に小さくなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記側面は、前記複数の凹部のうち互いに隣接する２つの凹部と、前記複数の頂部のうち当該２つの凹部の境界に位置する１つの頂部と、によってそれぞれ構成される第１の凹凸と、前記第１の凹凸よりも前記表面の縁から離れた第２の凹凸と、を含み、
    前記第１の凹凸の段差が、前記第２の凹凸の段差以上であることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
  5. 前記側面は、前記複数の凹部のうち互いに隣接する２つの凹部と、前記複数の頂部のうち当該２つの凹部の境界に位置する１つの頂部と、によってそれぞれ構成される凹凸の段差が、前記表面の縁から離れるにしたがって、連続的または段階的に小さくなることを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
  6. 前記絶縁膜は、前記側面の側の第１の面と、前記第１の面と反対側の第２の面とを有し、
    前記第２の面が、前記側面よりも平坦性が高いことを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
  7. 前記複数の凹部のうち互いに隣接する２つの凹部と、前記複数の頂部のうち当該２つの凹部の境界に位置する１つの頂部と、によってそれぞれ構成される凹凸の段差よりも、前記絶縁膜のうち当該凹凸の上の部分の前記第２の面の段差が小さいことを特徴とする請求項６に記載の半導体装置。
  8. 前記絶縁膜のうち、前記複数の凹部のうち互いに隣接する２つの凹部の境界に位置する１つの頂部を覆う部分の厚さが、前記２つの凹部と前記１つの頂部によって構成される凹凸の段差よりも大きいことを特徴とする請求項１乃至７の何れか１項に記載の半導体装置。
  9. 前記絶縁膜のうち前記複数の頂部を覆う部分の膜厚が１００ｎｍ以上かつ１０μｍ以下であることを特徴とする請求項１乃至８の何れか１項に記載の半導体装置。
  10. 前記絶縁膜が、窒素をさらに含むことを特徴とする請求項１乃至９の何れか１項に記載の半導体装置。
  11. 前記複数の凹部の各々は、弧形状を有することを特徴とする請求項１乃至１０の何れか１項に記載の半導体装置。
  12. 前記絶縁膜は、前記表面の縁から前記裏面の縁まで、連続的に前記側面を覆っていることを特徴とする請求項１乃至１１の何れか１項に記載の半導体装置。
  13. 前記半導体素子が、入射する光に応じた信号を生成する光電変換部を含む撮像素子を含むことを特徴とする請求項１乃至１２の何れか１項に記載の半導体装置。
  14. 請求項１乃至１３の何れか１項に記載の半導体装置と、前記半導体装置によって得られた信号を処理する信号処理部と、を備えることを特徴とするカメラ。
  15. 半導体装置の製造方法であって、
    各々に半導体素子が配された複数のデバイス領域と、前記複数のデバイス領域の間に位置するスクライブ領域と、を有する半導体基板の表面の上に、前記スクライブ領域に開口を有するマスクパターンを形成する工程と、
    前記マスクパターンの開口を介して前記半導体基板をエッチングし、前記複数のデバイス領域ごとに前記半導体基板を分割する分割工程と、
    前記分割工程によって分割された前記半導体基板の側面に絶縁膜を形成する成膜工程と、
    前記成膜工程の後、前記マスクパターンを剥離する工程と、
    を含み、
    前記分割工程が、前記半導体基板のエッチングと、保護膜の成膜と、前記保護膜のエッチングと、を含むサイクルを繰り返し行うプロセス、および、ボッシュプロセスの少なくとも一方のプロセスを含むことを特徴とする製造方法。
  16. 前記絶縁膜を前記保護膜の上に形成することを特徴とする請求項１５に記載の製造方法。
  17. 前記成膜工程において前記絶縁膜を成膜するプロセスでは、前記サイクルのうち前記保護膜を成膜するプロセスと、同じプロセスガスを用いることを特徴とする請求項１５または１６に記載の製造方法。
  18. 前記成膜工程において前記絶縁膜を成膜する時間が、前記サイクルのうち前記保護膜を成膜する時間よりも長いことを特徴とする請求項１５乃至１７の何れか１項に記載の製造方法。
  19. 前記分割工程と前記成膜工程とが、同じ装置で行われることを特徴とする請求項１５乃至１８の何れか１項に記載の製造方法。
  20. 繰り返される前記サイクルにおける前記半導体基板のエッチングの時間が、サイクルが進むにつれて連続的または段階的に短くなることを特徴とする請求項１５乃至１９の何れか１項に記載の製造方法。
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