JP2006041005A - 半導体素子形成領域の配置決定方法及び装置、半導体素子形成領域の配置決定用プログラム、並びに半導体素子の製造方法 - Google Patents

Abstract

【課題】 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するため矩形状の領域である複数の単位素子形成領域の配置を決定する半導体素子形成領域の配置決定において、上記半導体ウェハ１枚あたりの上記半導体素子の取得数の最大化を図る。
【解決手段】 半導体ウェハの素子形成有効領域において、複数の平行線を単位素子形成領域の第２線分の長さ寸法を配置間隔として配置して複数の平行線区分領域を形成し、各々の上記平行線区分領域において上記単位素子形成領域の取得数が最大となるように、他の上記平行線区分領域からは独立して個別的に配置し、当該それぞれの平行線区分領域における上記それぞれの単位素子形成領域の配置を、上記素子形成有効領域全体における配置として決定する。
【選択図】 図２

Description

本発明は、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための矩形状の領域である複数の単位素子形成領域の配置を決定する半導体素子形成領域の配置決定方法及び装置、このような配置決定方法を実行可能な配置決定用プログラム、並びに上記配置決定方法を用いて半導体素子の製造を行う半導体素子の製造方法に関する。

従来、このような半導体ウェハにおいて略矩形状を有する半導体チップ（素子）を形成する領域の配置決定方法としては様々なものが知られている（例えば、特許文献１から４参照）。これらの半導体チップ形成領域の配置決定方法においては、略円形状の限られた大きさを有する半導体ウェハから、略矩形状の領域である半導体チップ形成領域を最大限に取得することで、半導体チップの製造の効率化を図って、チップ製造コストの削減を図る試みがなされている。

特開平１１−１７６９４４号公報 特開２００１−１５４５５号公報 特開２００１−２３０１８１号公報 特開２００３−２５７８４３号公報

従来の半導体チップ形成領域の配置決定方法においては、半導体ウェハの表面沿いの方向に配置されかつ互いに直交する複数の分割線を格子状に配置することで、これらの分割線により囲まれたそれぞれの領域を半導体チップ形成領域として、その最適な配置の決定を行うものである。すなわち、半導体ウェハにおいて、それぞれの半導体チップ形成領域は、碁盤の目状に配置されることを前提として、最大限に半導体チップを取得可能な配置の決定が行われている。

しかしながら、上記碁盤の目状や格子状という配置の制約が存在するため、その半導体チップの取得数には限界があり、半導体ウェハの周部近傍に未活用領域が残存ずるにも拘わらず、これ以上の効率的な半導体チップの取得が望めないという問題がある。

従って、本発明の目的は、上記問題を解決することにあって、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するため矩形状の領域である複数の単位素子形成領域の配置を決定する半導体素子形成領域の配置決定において、上記半導体ウェハ１枚あたりの上記半導体素子の取得数の最大化を図ることができる半導体素子形成領域の配置決定方法及び装置、このような配置決定方法を実行可能な配置決定用プログラム、並びに上記配置決定方法を用いて半導体素子の製造を行う半導体素子の製造方法を提供することにある。

上記目的を達成するために、本発明は以下のように構成する。

本発明の第１態様によれば、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するため矩形状の領域である複数の単位素子形成領域の配置を決定する方法であって、
上記各々の単位素子形成領域を構成する互いに直交する第１線分と第２線分のうちの上記第２線分の長さ寸法を配置間隔として、上記素子形成有効領域に複数の平行線を配置して、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される複数の平行線区分領域を形成し、
上記それぞれの平行線区分領域において上記第１線分の長さ寸法を配置間隔として上記平行線と直交する方向に複数の上記第２線分を配置して、上記それぞれの平行線と上記それぞれの第２線分とにより区分される１又は複数の上記単位素子形成領域を当該平行線区分領域内に形成し、
上記各々の平行線区分領域において当該形成される単位素子形成領域の数が、他の上記平行線区分領域とは独立して最大となる上記単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法を提供する。

また、このような半導体素子形成領域の配置決定方法は、半導体ウェハにおける素子形成有効領域と半導体素子を形成するための矩形状の領域である単位素子形成領域のそれぞれの領域情報を記憶保持する記憶部と、当該それぞれの領域情報に基づいて上記素子形成有効領域内に複数の上記単位素子形成領域の配置を決定する処理を行う処理部とを備える配置決定装置により行われる配置決定方法であって、
上記処理部が、上記記憶部に記憶保持されている上記それぞれの領域情報を取り出すとともに、当該取り出されたそれぞれの領域情報に基づいて、上記各手順を順次行うことができる。
また、このような上記配置決定装置としては、例えばコンピュータを用いることができ、上記配置決定方法は、上記コンピュータを用いて行われる半導体素子形成領域の配置決定方法であるということができる。
また、上記決定された上記単位素子形成領域の配置情報は、上記処理部により上記記憶部に記憶保持させることができる。

本発明の第２態様によれば、上記それぞれの平行線区分領域における上記単位素子形成領域の数の合計が最大となるように、上記素子形成有効領域に対する上記それぞれの平行線の配置を決定する第１態様に記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第３態様によれば、上記配置されたそれぞれの平行線をオフセット配置することで上記それぞれの平行線の再配置を行い、
当該再配置における上記それぞれの単位素子形成領域の数の合計値を算出し、
上記合計値が最大となる上記それぞれの平行線の配置における上記それぞれの単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第２態様に記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第４態様によれば、上記半導体ウェハがオリエンテーションフラットを有し、上記素子形成有効領域が当該オリエンテーションフラットに相当する直線部を有する場合には、当該直線部と平行に上記それぞれの平行線の配置を行う第１態様から第３態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第５態様によれば、上記それぞれの単位素子形成領域は、上記半導体素子の大きさ及び形状と、上記半導体ウェハより上記それぞれの半導体素子を分割する分割線の線幅寸法とに基づいて決定される同じ大きさ及び形状を有する領域である第１態様から第４態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第６態様によれば、上記各々の平行線区分領域における上記単位素子形成領域の形成数の最大値は、当該平行線区分領域を形成する２本の平行線のうちの短辺の長さ寸法を、上記第１線分の長さ寸法にて除すことにより得られる整数である第１態様から第５態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第７態様によれば、上記素子形成有効領域において、上記形成されるそれぞれの単位素子形成領域の数が奇数である上記平行線区分領域と、偶数である上記平行線区分領域とが混在する第１態様から第６態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第８態様によれば、上記それぞれの平行線区分領域において、当該平行線沿いの方向における当該平行線区領域の中心位置を基準として、上記それぞれの単位素子形成領域の配置のセンタリングを行う第１態様から第７態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第９態様によれば、プラズマエッチングを施すことにより個片の上記それぞれの半導体素子への分割が行われる上記半導体ウェハに対する上記それぞれの単位素子形成領域の配置を決定する方法である第１態様から第８態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を提供する。

本発明の第１０態様によれば、第１態様から第９態様のいずれか１つに記載の半導体素子形成領域の配置決定方法を用いて、上記半導体ウェハにおける上記それぞれの半導体素子形成領域の配置を決定し、
当該配置に基づいて、上記半導体ウェハに上記それぞれの半導体素子を形成し、
上記半導体ウェハのマスク形成側表面に、上記それぞれの半導体素子形成領域の配置に応じて、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置し、
当該マスクが形成された半導体ウェハに対して、上記マスク形成側表面よりプラズマエッチングを施して、上記画定された分割線に沿って上記それぞれの半導体素子に分割し、
その後、上記マスク形成側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記それぞれの半導体素子を形成することを特徴とする半導体素子の製造方法を提供する。

本発明の第１１態様によれば、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための矩形状の領域である複数の単位素子形成領域の配置を決定するための手順を実行するためのプログラムであって、
上記各々の単位素子形成領域を構成する互いに直交する第１線分と第２線分のうちの上記第２の線分の長さ寸法を配置間隔寸法として、上記素子形成有効領域に複数の平行線を配置し、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される複数の平行線区分領域を形成する第１手順と、
上記第１手順により形成された上記それぞれの平行線区分領域において上記第１線分の長さ寸法をその配置間隔寸法として上記平行線と直交する方向に複数の上記第２線分を配置して、上記それぞれの平行線と上記それぞれの第２線分とにより区分される１又は複数の上記単位素子形成領域を当該平行線区分領域内に形成する第２手順と、
上記各々の平行線区分領域において上記第２手順により当該形成される単位素子形成領域の数が、他の上記平行線区分領域とは独立して最大となる上記単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第３手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラムを提供する。

本発明の第１２態様によれば、上記第３手順により得られる上記それぞれの平行線区分領域における上記単位素子形成領域の数の合計値を算出するとともに、当該合計値が最大となるように、上記素子形成有効領域に対する上記それぞれの平行線の配置を決定する第４手順をさらに実行する第１１態様に記載の半導体素子形成領域の配置決定用プログラムを提供する。

本発明の第１３態様によれば、半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための矩形状の領域である複数の単位素子形成領域の配置を決定する半導体素子形成領域の配置決定装置であって、
上記各々の単位素子形成領域を構成する互いに直交する第１線分と第２線分のうちの上記第２の線分の長さ寸法を配置間隔寸法として、上記素子形成有効領域に複数の平行線を配置し、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される複数の平行線区分領域を形成する平行線区分領域形成手段と、
上記平行線区分領域形成手段により形成された上記それぞれの平行線区分領域において上記第１線分の長さ寸法をその配置間隔寸法として上記平行線と直交する方向に複数の上記第２線分を配置して、上記それぞれの平行線と上記それぞれの第２線分とにより区分される１又は複数の上記単位素子形成領域を当該平行線区分領域内に形成する単位素子形成領域形成手段と、
上記各々の平行線区分領域において上記単位素子形成領域形成手段により当該形成される単位素子形成領域の数が、他の上記平行線区分領域とは独立して最大となる上記単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する単位素子形成領域配置決定手段とを備えることを特徴とする半導体素子形成領域の配置決定装置を提供する。

また、このような半導体素子形成領域の配置決定装置は、半導体ウェハにおける素子形成有効領域と半導体素子を形成するための矩形状の領域である単位素子形成領域のそれぞれの領域情報を記憶保持する記憶部と、上記平行線区分領域形成手段、上記単位素子形成領域形成手段、及び上記単位素子形成領域配置決定手段を有し、かつ、上記記憶部に記憶保持されているそれぞれの領域情報に基づいて、当該それぞれの手段を用いて上記素子形成有効領域内に複数の上記単位素子形成領域の配置決定の処理を行う処理部とを備える。

本発明の上記第１態様によれば、半導体ウェハの素子形成有効領域において、複数の平行線を単位素子形成領域の第２線分の長さ寸法を配置間隔として配置することで、複数の平行線区分領域を形成し、各々の上記平行線区分領域において上記単位素子形成領域の取得数が最大となるように、他の上記平行線区分領域からは独立して個別的に配置し、当該それぞれの平行線区分領域における上記それぞれの単位素子形成領域の配置を、上記素子形成有効領域全体における配置として決定することにより、碁盤の目状の配置の制約を受ける従来の手法により決定される配置と比して、上記各々の平行線区分領域の未活用領域を削減することができ、上記素子形成有効領域における上記単位素子形成領域の効率的な配置を実現することができる。従って、半導体ウェハ１枚あたりの半導体チップの形成数量を増加させることができる配置決定方法を具体的に実現することができる。

本発明のその他の態様によれば、上記それぞれの平行線区分領域における上記単位素子形成領域の取得数の合計が最大となるように、上記それぞれの平行線の配置を、例えばオフセット配置により変化させて決定することで、上記素子形成有効領域における有効活用をさらに高めることができる。

また、このような方法により決定される配置においては、上記形成される単位素子形成領域の数が奇数である上記平行線区分領域と、偶数である上記平行線区分領域とが混在することとなり、上記素子形成有効領域内において上記それぞれの単位素子形成領域が格子状に配置されないこととなり、このような配置に基づいてそれぞれの半導体素子が形成された半導体ウェハから、上記それぞれの半導体素子を個片に分割するための手段として、機械的な切断手段を適用することは困難となるが、当該機械的な切断手段ではないプラズマエッチングによる分割処理を適用することで、確実な分割処理を実現することができる。すなわち、プラズマエッチングを施すことにより個片の上記それぞれの半導体素子への分割が行われる上記半導体ウェハに対する上記それぞれの単位素子形成領域の配置を決定する方法を提供することができるとともに、このような配置決定方法を用いた半導体素子の製造方法を提供することができる。

また、このような半導体素子形成領域の配置決定方法は、上記複数の平行線区分領域を形成する第１手順と、上記単位素子形成領域を上記それぞれの平行線区分領域内に形成する第２手順と、上記各々の平行線区分領域において上記単位素子形成領域の取得数が最大となる配置を、他の上記平行線区分領域からは独立して決定し、当該決定されたそれぞれの配置を上記素子形成有効領域全体における配置として決定する第３手順とをそれぞれ事項する半導体素子形成領域の配置決定用プログラムとして提供することができる。

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。

本発明の一の実施形態にかかる半導体素子形成領域の配置決定装置の一例である半導体チップ配置決定装置１０１の概略構成を示すブロック図を図１に示す。図１を用いて、半導体チップ配置決定装置１０１の概略構成について以下に説明する。

図１に示すように、半導体チップ配置決定装置１０１は、半導体チップ（半導体素子）配置決定用プログラム９１を実行して、半導体チップの配置決定処理を行う処理部９０を備えている。この処理部９０は、図示しないがＣＰＵ、ＲＯＭ、及びＲＡＭ等を有しており、例えば、半導体チップ配置決定用プログラム９１をＲＯＭ内に記憶保持しており、ＣＰＵによりこのプログラム９１が読み出されて実行されることで当該処理が行われる。また、当該処理の際に行われる演算結果等は、ＣＰＵによって、ＲＡＭに一時的に記憶されたり、また記憶された情報が取り出されたりする。

さらに、半導体チップ配置決定装置１０１は、半導体チップの配置決定処理に関連する様々な情報を読み出し可能に記憶する記憶部９２と、この記憶部９２への情報の入力や、上記処理動作の操作を行うことができる操作部９３と、上記処理結果や入力された情報等を視認可能に表示する表示部９４とが備えられている。これらの記憶部９２、操作部９３、及び表示部９４は、処理部９０と接続されており、例えば、操作部９３より入力された情報が、処理部９０によって記憶部９２へ記憶させることや、この記憶部９２に記憶された情報が処理部９０によって表示部９４に表示させることが可能となっている。

また、半導体チップ配置決定装置１０１には、装置外部との情報の受け渡しを可能とする構成部が備えられており、例えば、通信等の手段を用いて情報の受け渡しを行う通信インターフェース９５と、磁気や光等を用いた記憶媒体を用いて情報の受け渡しを行う外部記憶媒体インターフェース９８とが備えられている。なお、半導体チップ配置決定用プログラム９１は、処理部９０の上記ＲＯＭに記憶保持されている場合のみに限られず、例えば、記憶媒体に記憶保持されて、処理実行の際等に、外部記憶媒体インターフェース９８を介して入力されるような場合であってもよい。

また、記憶部９２に記憶される情報としては、例えば、処理部９０による半導体チップ配置決定用プログラム９１の実行のために必要なパラメータ情報として、半導体ウェハの形状や半導体チップの形状等に関する情報である半導体ウェハデータ９６と、処理部９０によるプログラム９１の実行により作成される半導体チップの配置に関する情報である半導体チップ配置データ９７とがある。なお、記憶部９２に記憶される情報は、これらの情報のみに限られるものではなく、その他様々な情報が必要に応じて記憶される。

次に、このような構成を有する半導体チップ配置決定装置１０１を用いて、半導体ウェハにおけるそれぞれの半導体チップの配置を決定する方法について、その手順を示す図２のフローチャートを用いて以下に説明する。なお、図２のフローチャートに示すそれぞれの手順は、半導体チップ配置決定装置１０１において、処理部９０により半導体チップ配置決定用プログラム９１が実行されることにより行われる。

まず、図２のフローチャートのステップＳ１において、半導体チップ配置決定用プログラム９１を実行するために必要な条件データである半導体ウェハデータ９６の入力が行われる。

具体的には、図３に示すように半導体ウェハ２は略円形状を有しており、その一端には直線状端部であるオリエンテーションフラット２ａが形成されている。また、図３に示すように、半導体ウェハ２において、損傷を受ける可能性が高い周端部近傍の領域を除くようにして、その内側にそれぞれの半導体チップを形成可能な領域としてチップ形成有効領域３（素子形成有効領域）が配置されている。このような半導体ウェハ２では、半導体ウェハ２の外形半径Ｒ、半導体ウェハ２の中心からオリエンテーションフラットＦまでの距離寸法Ｆ、及び、半導体ウェハ２の外周からチップ形成有効領域３までの距離寸法であるマージン幅Ｍが、半導体ウェハデータ９６として用いられる。なお、図３においては、半導体ウェハ２の中心を通過するように、半導体ウェハ２の表面沿いかつ互いに直交する方向にＸ軸とＹ軸が配置されており、Ｘ軸はオリエンテーションフラット２ａと平行となるように配置されている。

また、このような半導体ウェハ２のチップ形成有効領域３に配置される単位チップ形成領域４（単位素子形成領域）と、実際に形成される半導体チップ５との関係を示す模式説明図を図４に示す。図４に示すように、半導体チップ５は個片に分割するためのダイシング線（分割線）６にその周囲が囲まれた略矩形状の形状を有している。ここで、半導体チップ５の外形寸法として、図示Ｙ軸方向沿いの長さ寸法をＰ、図示Ｘ軸方向沿いの長さ寸法をＱとし、ダイシング線６の幅寸法をＤｗとし、さらに図示点線で表される単位チップ形成領域４を構成する図示Ｘ軸方向沿いに配置されたＸ線分（第１線分）４ｘの長さ寸法ｂ、図示Ｙ軸方向沿いに配置されたＹ線分（第２線分）４ｙの長さ寸法ａとすると、単位チップ形成領域４のそれぞれの線分の長さ寸法ａ、ｂは数（１）、（２）のように表される。
ａ＝Ｐ＋Ｄｗ ・・・ （１）
ｂ＝Ｑ＋Ｄｗ ・・・ （２）

従って、単位チップ形成領域４の大きさを決定するためのパラメータである半導体チップ５の外形寸法である長さ寸法Ｐ、Ｑとダイシング線６の線幅寸法Ｄｗが、半導体ウェハデータ９６として用いられる。なお、このような長さ寸法Ｐ、Ｑやダイシング線の線幅寸法Ｄｗが半導体ウェハデータ９６として用いられるような場合に代えて、単位チップ形成領域４の大きさ、すなわちＸ線分４ｘの長さ寸法ｂ、及びＹ線分４ｙの長さ寸法ａが直接的に半導体ウェハデータ９６として用いられるような場合であってもよい。

また、半導体チップ配置決定装置１０１において、このようなそれぞれの半導体ウェハデータ９６は、操作部９３を通して入力することができる。このような操作部９３による半導体ウェハデータ９６の入力の際における表示部９４の表示画面１０（例えばモニターの表示画面）は図５に示すように構成することができる。また、図５の表示画面１０に示すように、半導体ウェハ２のサイズとしては、半導体ウェハ２の種別毎の外形半径Ｒのデータを記憶部９２に記憶させておき、表示画面１０において作業者が半導体ウェハ２の種別（６インチ、８インチ、又は１２インチ）を選択することで、当該選択情報に基づいて記憶部９２から合致する外形半径Ｒが選択される。なお、それぞれの半導体ウェハデータ９６の入力は、このような操作部９３を通じて行われるような場合についてのみ限られるものではなく、このような場合に代えて、例えば、通信インターフェース９５や外部記憶媒体インターフェース９８を通じて半導体ウェハデータ９６の入力が行われるような場合であってもよい。

次に、図２のフローチャートのステップＳ２において、半導体ウェハ２のチップ形成有効領域３におけるそれぞれの単位チップ形成領域４の最大取得数Ｎ_ｍａｘと、ステップＳ３以降において行われる処理の過程で用いられるチップ形成有効領域３におけるそれぞれの単位チップ形成領域４の配置に基づいた単位チップ形成領域４の取得数Ｎとの初期化を行い、Ｎ_ｍａｘ＝０、Ｎ＝０と設定する。また、それとともに、次のステップＳ３において用いられるそれぞれの平行線の配置基準となるＹ_{（ｏｆｆｓｅｔ）}の初期化を行い、Ｙ_{（ｏｆｆｓｅｔ）}＝０と設定する。

その後、図２のステップＳ３にて、ステップＳ２において設定されたＹ_{（ｏｆｆｓｅｔ）}の値に基づいて、図７に示すように、チップ形成有効領域３上に複数の平行線Ｌを配置する。具体的には、図７に示すように、上記設定されたＹ_{（ｏｆｆｓｅｔ）}＝０に基づいて、オリエンテーションフラット２ａ及びＸ軸方向に平行な１本の平行線Ｌである基準平行線Ｌ_（０）をＹ座標０の位置に配置するとともに、この基準平行線Ｌ_（０）を基準として単位チップ形成領域４のＹ線分４ｙの長さ寸法ａをその配置間隔（ピッチ）として、Ｙ軸沿いのそれぞれの方向に複数の平行線Ｌを配置する。なお、図７に示すように、それぞれの平行線Ｌを特定して示す場合には、平行線Ｌ_（ｎ）で表示するものとする。なお、ここでｎは整数であり、基準平行線Ｌ_（０）からの配置間隔数を表し、Ｙ軸方向正向きに「＋」で表示し、Ｙ軸方向負向きに「−」で表示している。例えば、図示最上に位置される平行線ＬはＬ_（５）で表され、基準平行線Ｌ_（０）よりも１本下方向に位置される平行線ＬはＬ_（−１）で表される。

このようなそれぞれの平行線Ｌの配置により、半導体ウェハ２のチップ形成有効領域３は、２本の平行線Ｌとチップ形成有効領域３の外周輪郭線とにより囲まれた領域である複数の平行線区分領域Ａに区分されることとなる。このようなそれぞれの平行線区分領域Ａを個別に特定する場合には、平行線Ｌの表示にならってＡ_（ｎ）と表示するものとし、例えば基準平行線Ｌ_（０）と平行線Ｌ_（−１）とにより形成された平行線区分領域ＡはＡ_（−１）と表示される。

次に、図２のステップＳ４にて、各々の平行線区分領域Ａにおいて、単位チップ形成領域４のＹ線分４ｙを、Ｘ線分４ｘの長さ寸法ｂを配置間隔（ピッチ）として配置することで、一対の平行線Ｌと一対のＹ線分４ｙとで区分される単位チップ形成領域４を形成する。具体的には、図８に示すように、例えば、平行線区分領域Ａ_（３）において、Ｙ線分４ｙのそれぞれの端が平行線Ｌ_（２）上及び平行線Ｌ_（３）上に位置されるように、複数のＹ線分４ｙを間隔ピッチｂにて配置する。これにより、平行線区分領域Ａ_（３）には複数の単位チップ形成領域４が形成されることとなる。また、このような平行線区分領域ＡにおけるそれぞれのＹ線分４ｙの配置は、他の平行線区分領域Ａとは無関係に、独自かつ個別的に行われる。このような手順にて、全ての平行線区分領域Ａにおいて、複数のＹ線分４ｙの配置が行われ、それぞれの単位チップ形成領域４の配置を行う。

次に、各々の平行線区分領域Ａにおいて、単位チップ形成領域４の取得数が最大となる配置が決定される（ステップＳ５）。このように各々の平行線区分領域Ａにおける単位チップ形成領域４の取得数が最大となるような配置の決定方法には、様々な方法が考えられるが、例えば、図８に示すように、平行線区分領域Ａ_（３）において、２本の平行線Ｌ_（２）及びＬ_（３）のうちの短い方の平行線Ｌ_（３）の図示左端にＹ線分４ｙを配置して、このＹ線分４ｙを基準として図示Ｘ軸方向右向きに、Ｙ線分４ｙを順次配置していくことで、平行線区分領域Ａ_（３）における最大取得数となるそれぞれの単位チップ形成領域４の配置を得ることができる。同様な手順にて、全ての平行線区分領域Ａにおいて上記取得数が最大となる配置の決定を、各々の平行線区分領域Ａ毎に独立して行う。このように各々の平行線区分領域Ａ毎に独立して配置の決定が行われることにより、例えば、図８に示すように、平行線区分領域Ａ_（３）におけるそれぞれのＹ線分４ｙによる区分位置（Ｘ軸方向の区分位置）と、平行線区分領域Ａ_（２）におけるそれぞれのＹ線分４ｙによる区分位置とが互いに一致しないような場合も生じることとなるが、一の平行線区分領域Ａにおける区分位置の配置は、他の平行線区分領域Ａにおける区分位置の配置とは無関係に独立的に決定される。

このように各々の平行線区分領域Ａにおいて独自に最大取得数を得ることができるそれぞれの単位チップ形成領域４の配置を図９に示す。図９に示すように、平行線区分領域Ａ_（５）における単位チップ形成領域４の取得数が３個、平行線区分領域Ａ_（４）では５個、平行線区分領域Ａ_（３）では７個、平行線区分領域Ａ_（２）では８個、平行線区分領域Ａ_（１）では８個、平行線区分領域Ａ_（−１）では８個、平行線区分領域Ａ_（−２）では８個、平行線区分領域Ａ_（−３）では７個、平行線区分領域Ａ_（−４）では６個というように、単位チップ形成領域４の配置が決定される。このような配置に基づいて、それぞれの平行線区分領域Ａにおける単位チップ形成領域４の取得数の合計、すなわち、当該配置におけるチップ形成有効領域３全体の単位チップ形成領域４の合計取得数Ｎが、Ｎ＝６０個として算出される（ステップＳ６）。

このように算出された合計取得数Ｎは、チップ形成有効領域３全体における単位チップ形成領域４の最大取得数Ｎ_ｍａｘとの比較が行われる（ステップＳ７）。「Ｎ_ｍａｘ＜Ｎ」であると判断された場合には、ステップＳ８においてＮ_ｍａｘとしてＮが更新して記憶されるとともに、ステップＳ９において、図９のそれぞれの単位チップ形成領域４の配置が半導体チップ配置データ９７として記憶される。この場合、ステップＳ２においてＮ_ｍａｘ＝０と初期化されているため、上記配置により得られる単位チップ形成領域４の合計取得数Ｎが、最大取得数Ｎ_ｍａｘとして記憶されるとともに、その配置が記憶されることとなる。一方、ステップＳ７において、算出された単位チップ形成領域４の合計取得数Ｎが、既に記憶されている最大取得数Ｎ_ｍａｘよりも小さいと判断される場合には、ステップＳ８及びＳ９の手順はスキップされることとなる。これで、Ｙ_{（ｏｆｆｓｅｔ）}＝０の場合において単位チップ形成領域４の取得数が最大となる半導体チップ配置データ９７を得るための処理が完了する。なお、このようなＮ_ｍａｘや決定された単位チップ形成領域４の配置は、半導体チップ配置データ９７として、記憶部９２に記憶される。

次に、Ｙ_{（ｏｆｆｓｅｔ）}＝Ｙ_{（ｏｆｆｓｅｔ）}＋ΔＹと置き換える（ステップＳ１０）。すなわち、チップ形成有効領域３における基準平行線Ｌ_（０）の配置位置を決定するＹ_{（ｏｆｆｓｅｔ）}をΔＹだけ変更することで、当該配置位置を移動させるようにする（すなわち、オフセット配置する）。このΔＹは単位チップ形成領域４のＹ線分４ｙの長さ寸法ａよりも小さな値に予め設定されている。このΔＹをより小さな値として設定することにより、チップ配置決定処理動作における繰り返し回数を増加させることができ、最適な配置の検討をより詳細に行うことができるが、処理時間が長くなってしまう。一方、ΔＹを大きな値として設定する場合には、上記繰り返し回数が減少することとなり、処理時間の短縮化を図ることができる。このようなΔＹの決定は、処理部９０における処理速度（例えば、ＣＰＵの能力）や求められる配置検討の精度などに基づいて、総合的に決定すること好ましい。

また、ステップＳ１０にて設定された（置き換えられた）Ｙ_{（ｏｆｆｓｅｔ）}は、ステップＳ１１にて単位チップ形成領域４のＹ線分の長さ寸法ａよりも小さいかどうかが判断され、小さいと判断される場合には、ステップＳ３にて、新たに設定されたＹ_{（ｏｆｆｓｅｔ）}に基づいて、それぞれの平行線Ｌの配置が行われる。具体的には、図１０に示すように、チップ形成有効領域３において、Ｘ軸よりＹ_{（ｏｆｆｓｅｔ）}だけ離間された位置に基準平行線Ｌ_（０）を配置するとともに、この基準平行線Ｌ_（０）を基準として間隔ピッチａにて複数の平行線Ｌを配置することで、複数の平行線区分領域Ａを形成する。

その後、ステップＳ４及びＳ５において、形成された各々の平行線区分領域Ａ毎において、最大の取得数を得ることができる単位チップ形成領域４の配置を、他の平行線区分領域４からは独立して個別に決定する。このように決定されたそれぞれの単位チップ形成領域４の配置を図１１に示す。図１１に示すように、平行線区分領域Ａ_（５）では単位チップ形成領域４を２個取得することができ、平行線区分領域Ａ_（４）では５個、平行線区分領域Ａ_（３）では７個、平行線区分領域Ａ_（２）では８個、平行線区分領域Ａ_（１）では８個、平行線区分領域Ａ_（−１）では８個、平行線区分領域Ａ_（−２）では８個、平行線区分領域Ａ_（−３）では７個、平行線区分領域Ａ_（−４）では６個、平行線区分領域Ａ_（−５）では４個のそれぞれの単位チップ形成領域４を取得することができる。

このような配置に基づいて、それぞれの平行線区分領域Ａにおける単位チップ形成領域４の取得数の合計Ｎが、Ｎ＝６３個として算出される（ステップＳ６）。その後、ステップＳ７において、この算出されたＮ＝６３個が、既に更新記憶されているＮ_ｍａｘ＝６０個を上回っているものと判断され、ステップＳ８においてＮ＝６３個が新たに最大所得数Ｎ_ｍａｘとして更新記憶される。それとともに、Ｎ＝６３個のそれぞれの単位チップ形成領域４の配置が記憶部９２に半導体チップ配置データ９７としてＮ_ｍａｘ＝６３個と関係付けられて記憶される。なお、このような記憶は、半導体チップ配置データ９７として記憶部９２に更新記憶される。

その後、ステップＳ１０において、Ｙ_{（ｏｆｆｓｅｔ）}が更新されて、ステップＳ１１においてＹ_{（ｏｆｆｓｅｔ）}が単位チップ形成領域４のＹ線分４ｙの長さ寸法ａ以上となるまで、ステップＳ３からＳ１０までのそれぞれの手順が繰り返して行われる。

そして、ステップＳ１１においてＹ_{（ｏｆｆｓｅｔ）}が上記長さ寸法ａに達したことが確認されると、半導体チップ配置決定用プログラム９１の実行が完了する。

その後、記憶部９２に最終的に記憶されている半導体チップ配置データ９７が、例えば、図６に示すように表示部９４の表示画面１０に、最大取得数Ｎ_ｍａｘとともに表示されることで、最終的に決定された配置データを作業者に伝えることが可能となっている。また、当該データは、必要に応じて通信インターフェース９５や外部記憶媒体インターフェース９８を通じて、半導体チップ配置決定装置１０１の外部に受け渡すことができる。

なお、上述のそれぞれのステップ（手順）は、半導体チップ配置決定装置１０１において、半導体チップ配置決定用プログラム９１が処理部９０により実行されることにより行われるものである。このような半導体チップ配置決定用プログラム９１は、複数の平行線区分領域Ａを形成する第１手順（ステップＳ３）と、それぞれの平行線区分領域Ａにおいて単位チップ形成領域４を形成する第２手順（ステップＳ４）と、チップ形成有効領域３全体における単位チップ形成領域４の配置を決定する第３の手順（ステップＳ５〜Ｓ９）と、平行線Ｌのオフセット配置を行う第４手順（ステップＳ１０、Ｓ１１）とを少なくとも含む上記一連の手順を実行可能に構成される。

また、これらの手順は、処理部９０によりプログラム９１が実行されることにより具体的に行われるものであり、処理部９０が備える上記第１手順を実行する機能又は構成が平行線区分領域決定手段であり、処理部９０が備える上記第２手順を実行する機能又は構成が単位素子形成領域形成手段であり、そして処理部９０が備える上記第３手順を実行する機能又は構成が単位素子形成領域配置決定手段である。

このように決定されたそれぞれの半導体チップの配置は、以降に行われる半導体チップの形成工程において、そのまま用いられるのではなく、半導体ウェハ２上において均等な配置となるようにセンタリング処理が行われる。例えば、半導体チップの配置決定処理において、図１１に示すような配置に決定された場合には、各々の平行線区分領域Ａ毎にＹ軸を基準軸としてそれぞれの単位チップ形成領域４のセンタリング処理が行われ、図１２に示すような配置へと変換される。また、例えば、半導体チップの配置決定処理において、図９に示すような配置に決定された場合には、各々の平行線区分領域Ａ毎にＹ軸を基準軸としてそれぞれの単位チップ形成領域４のセンタリング処理が行われ、図１３に示すような配置へと変換される。なお、このようなセンタリング処理は、決定された配置データに基づいて、図示Ｘ軸方向沿いにそれぞれの単位チップ形成領域４の配置のセンタリングを行うものであって、単位チップ形成領域４の取得数を変更するものではない。

ここで、本実施形態による半導体チップの配置決定方法により決定された配置が、例えば、図１２又は図１３に示すような配置であるとするような場合に、碁盤の目状（格子状）の配置を前提とした従来の半導体チップの配置決定方法による配置との比較を行う。本実施形態の図１２に示す半導体ウェハ２における単位チップ形成領域４の配置に相当する碁盤の目状の従来の半導体ウェハ５０２における単位チップ形成領域５０４の配置を図１４に示し、本実施形態の図１３に示す配置に相当する碁盤の目状の従来の配置を図１５に示す。なお、本実施形態の配置におけるそれぞれの平行線Ｌの位置と、従来の配置におけるＸ軸方向沿いのそれぞれの分割線の位置とを一致させた状態にて、互いの配置の比較を行うものとする。

図１２に示す本実施形態の半導体ウェハ２においては、合計６３個の単位チップ形成領域４を取得することができるのに対して、図１４に示す従来の碁盤の目状の配置を有する半導体ウェハ５０２においては、合計６０個の単位チップ形成領域５０４しか取得することができず、本実施形態の配置を適用することで、１枚の半導体ウェハ２において、３個多くの半導体チップを取得することが可能となることが判る。

また、図１３に示す本実施形態の半導体ウェハ２においては、合計６０個の単位チップ形成領域４を取得することができるのに対して、図１５に示す従来の碁盤の目状の配置を有する半導体ウェハ５０２においては、合計５８個の単位チップ形成領域５０４しか取得することができず、本実施形態の配置を適用することで、１枚の半導体ウェハ２において、２個多くの半導体チップを取得することが可能となることが判る。

次に、このように決定された半導体チップの配置に基づいて、半導体チップを製造する方法について、図１６に示すフローチャートを用いて説明する。

まず、図１６のステップＳ２１にて、半導体チップ配置決定装置１０１において上述した手法により半導体ウェハ２におけるそれぞれの単位チップ形成領域４の配置の決定を行う。このように決定された配置は、上述したセンタリング処理が施される。

次に、このように決定された半導体チップの配置に基づいて、半導体ウェハ２の回路形成面に対して、成膜、露光、エッチング等の処理を施すことにより、半導体チップを形成が行われる（ステップＳ２２）。その後、形成されたそれぞれの半導体チップの形成状態に不良がないかどうかの検査が行われ（ステップＳ２３）、不良であると判断された半導体チップに対しては、その不良情報が半導体ウェハ２における当該半導体チップの配置情報と関連付けられて記憶され、その後、当該半導体チップが使用されることがないように管理される。

次に、半導体ウェハ２の厚みの薄化を行う薄化処理として、例えば研磨処理が行われる（ステップＳ２４）。具体的には、半導体ウェハ２においてそれぞれの半導体チップが形成された上記回路形成面に対して保護シートを貼着することで、当該回路形成面が損傷しないように保護した状態で、当該回路形成面とは反対側の面に対して研磨処理を行うことで半導体ウェハ２の薄化処理を行う。このような薄化処理により半導体ウェハ２は例えば１００μｍ以下の厚みとされる。なお、このような研磨処理の後、当該研磨が施された表面に残留するダメージ層を除去する工程が行われるような場合であってもよい。

その後、半導体ウェハ２において上記研磨処理が行われた側の表面に対してマスク層の形成を行う（ステップＳ２５）。このマスク層は、後述するプラズマエッチングによる半導体チップの分割処理（プラズマダイシング処理）において用いられるマスクパターンを形成するためのものであり、例えば、フッ素系ガスを用いたプラズマに対して耐性を有する材質であるアルミニウムや樹脂で形成される。このように形成されたマスク層に対して、上記決定された半導体チップ配置データ９７に基づいて、分割位置に沿ってマスク層の部分的な除去を行い、残存するマスク層により分割線を画定する（すなわち、マスクパターンを形成する）。このようなマスク層の除去は、例えばレーザ光をマスク層に対して照射することにより行うことができる。なお、例えば図１２に示すような半導体チップの配置が半導体チップ配置データ９７として用いられるような場合にあっては、それぞれの単位チップ形成領域４を構成するＸ線分４ｘとＹ線分４ｙが、上記分割線（あるいは上記分割位置）となる。従って、平行線Ｌであっても、Ｘ線分４ｘとならないような部分は、上記分割線とはならない。

その後、分割線を画定するマスク層が形成された半導体ウェハ２に対して、プラズマエッチングを施すことにより、分割線に沿ってそれぞれの半導体チップの個片への分割処理が行われる（ステップＳ２６）。具体的には、図示しないプラズマ処理装置の処理室内に、半導体ウェハ２を載置して、当該処理室内を所定の圧力に減圧して真空化するとともに、プラズマ発生用ガスを供給し、この状態で高周波電圧を印加することによりプラズマを発生させて、当該発生されたプラズマを半導体ウェハ２のマスク層が形成された表面に照射する。このようなプラズマの照射により半導体ウェハ２においてマスク層が存在しない分割線の部分がエッチングされて、当該分割線に沿ってそれぞれの半導体チップに個片へと分割されることとなる。

このような分割が行われた後、半導体ウェハ２の表面、すなわち、それぞれの半導体チップの表面に残っているマスク層の除去のためのアッシング処理が施される（ステップＳ２７）。

これにより半導体ウェハ２において、上記決定された半導体チップ配置データ９７に基づいて、個片化されたそれぞれの半導体チップが製造されることとなる。また、半導体チップ配置データ９７に基づいて形成されたそれぞれの半導体チップを分割処理する際に、従来用いられているダイサーやレーザ光を用いた機械的切断を行うのではなく、プラズマエッチングにより分割処理を行っていることにより、格子状の分割線を有さないような半導体チップの配置に対しても確実な分割処理を実現することができる。また、半導体チップの配置決定方法により決定されたそれぞれの単位チップ形成領域４の配置に対して、センタリング処理が施されていることにより、プラズマエッチングの際におけるエッチングの均一性を確保することができ、良好な状態で分割処理を行うことができる。

上述した半導体チップの配置決定方法においては、図２に示すフローチャートのステップＳ５にて各々の平行線区分領域Ａで最大となる単位チップ形成領域４の配置を決定する方法として、平行線区分領域Ａを構成する２本の平行線Ｌのうちの短い方の平行線Ｌ（平行線分）のいずれかの端部にＹ線分４ｙを配置して、このＹ線分４ｙを基準として所定の間隔ピッチにてそれぞれのＹ線分４ｙを順次配置していくような場合について説明を行っているが、平行線区分領域Ａにおける単位チップ形成領域４の最大取得数の算出はこのような手法による場合のみに限定されるものではなく、その他様々な手法を適用することができる。以下、平行線区分領域Ａにおける単位チップ形成領域４の最大取得数の算出方法の変形例について、図１７に示す模式説明図を用いて説明する。

まず、図１７に示すように、チップ形成有効領域３においてそれぞれの平行線Ｌが配置されることにより形成された１の平行線区分領域Ａ_（ｎ）に注目し、この平行線区分領域Ａ_（ｎ）における単位チップ形成領域４の最大取得数を算出する方法について説明する。なお、ｎは整数であって、基準平行線Ｌ_（０）よりの間隔ピッチ数をＹ軸正方向と負方向に正負の符号を付して表したものである。

図１７に示すように、平行線区分領域Ａ_（ｎ）は領域ＤＥＦＧとして表され、長さ寸法Ｗ_{（ｎ＋１）}を有する平行線分ＤＥ（平行線Ｌ_{（ｎ＋１）}の一部である）と、長さ寸法Ｗ_（ｎ）を有する平行線分ＧＦ（平行線Ｌ_（ｎ）の一部である）とにより挟まれた領域となっている。また、基準平行線Ｌ_（０）はＸ軸からＹ_{（ｏｆｆｓｅｔ）}だけ離間して配置されていることにより、Ｘ軸から平行線分ＤＥまでの距離Ｈ_{（ｎ＋１）}と、Ｘ軸から平行線分ＧＦまでの距離Ｈ_（ｎ）は数（３）、（４）のように表すことができる。
Ｈ_（ｎ）＝ａ・ｎ＋Ｙ_{（ｏｆｆｓｅｔ）} ・・・（３）
Ｈ_{（ｎ＋１）}＝ａ・（ｎ＋１）＋Ｙ_{（ｏｆｆｓｅｔ）} ・・・（４）

さらに、平行線分ＤＥの長さ寸法Ｗ_{（ｎ＋１）}と、平行線分ＧＦの長さ寸法Ｗ_（ｎ）は、Ｈ_（ｎ）、Ｈ_{（ｎ＋１）}、及び、チップ形成有効領域３の輪郭半径（Ｒ−Ｍ）を用いて数（５）、（６）のように表すことができる。
Ｗ_（ｎ）＝２・｛（Ｒ−Ｍ）^２−Ｈ_（ｎ） ^２｝^１／２ ・・・（５）
Ｗ_{（ｎ＋１）}＝２・｛（Ｒ−Ｍ）^２−Ｈ_{（ｎ＋１）} ^２｝^１／２ ・・・（６）

このようにして求められた平行線分ＤＥと平行線分ＧＦのうち、長さ寸法が短い方の平行線分、すなわち、図１７に示す状態では平行線分ＤＥを選択し、この平行線分ＤＥの長さ寸法Ｗ_{（ｎ＋１）}を、単位チップ形成領域４のＸ線分４ｘの長さ寸法ｂで除することにより得られた整数を、平行線区分領域Ａ_（ｎ）における単位チップ形成領域４の最大取得数として算出することができる。

このような手法を用いることにより、実際に単位チップ形成領域４を平行線区分領域Ａ内に配置しなくとも、幾何学的な計算を用いて、最大取得数を算出することができる。

上記実施形態によれば、半導体ウェハ２のチップ形成有効領域３に対するそれぞれの単位チップ形成領域４の配置を決定する際に、チップ形成有効領域３に単位チップ形成領域４の１辺の長さ寸法であるＹ線分４ｙの長さ寸法ａを間隔ピッチとして複数の平行線Ｌを配置することで、複数の平行線区分領域Ａに区分し、当該区分された各々の平行線区分領域Ａ内において配置可能な単位チップ形成領域４の数（取得数）の最大値を、他の平行線区分領域Ａからは独立して個別に算出して、当該最大値が得られる配置をチップ形成有効領域３全体における単位チップ形成領域４の配置として決定している。このように一の平行線区分領域Ａにおいて、他の平行線区分領域Ａから独立して最大に取得可能なそれぞれの単位チップ形成領域４の配置を決定することにより、従来のように単位チップ形成領域の配置を格子状あるいは碁盤の目状の配置とするという制約を受けることなく、チップ形成有効領域３における未活用領域を低減させて、当該領域３を効率的に利用することができる半導体チップの配置を実現することができる。

さらに、チップ形成有効領域３において、それぞれの平行線Ｌの配置を変化させ、当該変化された平行線Ｌの配置にてさらに単位チップ形成領域４の最大取得数及び配置を算出することにより、より取得数が大きくなるような配置を繰り返し処理により算出することが可能となる。

また、このような半導体チップの配置決定方法によれば、各々の平行線区分領域Ａ毎に配列される単位チップ形成領域４の個数が偶数個である場合と奇数個である場合とが混在することとなり、これは従来のように各列の単位チップ形成領域の数が偶数個あるいは奇数個のいずれか一方にのみ統一されるという配置とは大きく異なることとなる。すなわち、このように単位チップ形成領域４の配置数が奇数個である平行線区分領域Ａと偶数個である平行線区分領域Ａとが、１つのチップ形成有効領域３内において混在していることにより、各々の単位チップ形成領域４を分割する分割線は、従来のように格子状に配置されないこととなる。このように分割線が格子状の配置されなければ、半導体チップの分割工程において、従来のようにダイサー等を用いた機械的切断手段を用いての分割処理を行うことはできない。しかしながら、このような場合であっても、半導体ウェハ２の表面において上記格子状ではない分割位置に合致するように分割線を画定するようにマスク層を配置して、当該マスク層が配置された半導体ウェハ２に対してプラズマエッチングを施す（すなわちプラズマダイシング）ことにより、上記分割線に沿ってそれぞれの半導体チップの個片への分割を行うことができる。従って、上記実施形態の半導体チップの配置決定方法により決定された配置に基づいてそれぞれの半導体チップが形成された半導体ウェハに対して、上記プラズマダイシングを施すことで、それぞれの半導体チップの個片への分割を行うことができ、具体的に上記配置決定方法を用いた半導体チップの製造方法を実現することができる。

なお、上記実施形態においては、半導体ウェハ２においてオリエンテーションフラット２ａが形成されているような場合についてのみ説明を行っているが、オリエンテーションフラットが形成されていない半導体ウェハに対しても上記実施形態による半導体チップの配置決定方法を適用することができる。

なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。

本発明の一の実施形態にかかる半導体チップ配置決定装置の構成を示すブロック図である。 上記実施形態の半導体チップの配置決定方法の手順を示すフローチャートである。 半導体ウェハの外観形状を示す模式図である。 単位チップ形成領域を説明するための模式説明図である。 図１の半導体チップ配置決定装置が備える表示部の画面表示イメージ図であり、各種パラメータ入力用の画面表示を示す図である。 表示部の画面表示イメージ図であり、半導体チップの配置が決定された状態の画面表示を示す図である。 上記実施形態の半導体チップの配置決定方法における手順を説明するための模式説明図であって、平行線区分領域が形成された状態を示す図である。 上記半導体チップの配置決定方法の手順を説明する模式説明図であって、平行線区分領域において単位チップ形成領域が形成された状態を示す図である。 上記半導体チップの配置決定方法の手順を説明する模式説明図であって、全ての平行線区分領域において単位チップ形成領域の配置が決定された状態の図である。 上記半導体チップの配置決定方法の手順を説明する模式説明図であって、それぞれの平行線がオフセット配置された状態を示す図である。 上記半導体チップの配置決定方法の手順を説明する模式説明図であって、図１０のオフセット配置された状態にてそれぞれの単位チップ形成領域の配置が決定された状態の図である。 図１１の単位チップ形成領域の配置に対してセンタリング処理を施した配置の模式図である。 図９の単位チップ形成領域の配置に対してセンタリング処理を施した配置の模式図である。 従来の半導体チップの配置決定方法により決定された単位チップ形成領域の配置の模式図であって、図１２の配置に対する比較対象となる配置を示す図である。 従来の半導体チップの配置決定方法により決定された単位チップ形成領域の配置の模式図であって、図１３の配置に対する比較対象となる配置を示す図である。 上記実施形態の半導体チップの配置決定方法を用いた半導体チップの製造方法の手順を示すフローチャートである。 上記実施形態の変形例にかかる平行線区分領域における単位チップ形成領域の取得数の最大値を算出する方法の模式説明図である。

符号の説明

２ 半導体ウェハ
２ａ オリエンテーションフラット
３ チップ形成有効領域
４ 単位チップ形成領域
４ｘ Ｘ線分
４ｙ Ｙ線分
５ 半導体チップ
６ ダイシング線
１０ 表示画面
９０ 処理部
９１ 半導体チップ配置決定用プログラム
９２ 記憶部
９３ 操作部
９４ 表示部
９５ 通信インターフェース
９６ 半導体ウェハデータ
９７ 半導体チップ配置データ
１０１ 半導体チップ配置決定装置
Ａ 平行線区分領域
Ｌ 平行線

Claims (13)

1. 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するため矩形状の領域である複数の単位素子形成領域の配置を決定する方法であって、
   上記各々の単位素子形成領域を構成する互いに直交する第１線分と第２線分のうちの上記第２線分の長さ寸法を配置間隔として、上記素子形成有効領域に複数の平行線を配置して、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される複数の平行線区分領域を形成し、
   上記それぞれの平行線区分領域において上記第１線分の長さ寸法を配置間隔として上記平行線と直交する方向に複数の上記第２線分を配置して、上記それぞれの平行線と上記それぞれの第２線分とにより区分される１又は複数の上記単位素子形成領域を当該平行線区分領域内に形成し、
   上記各々の平行線区分領域において当該形成される単位素子形成領域の数が、他の上記平行線区分領域とは独立して最大となる上記単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定することを特徴とする半導体素子形成領域の配置決定方法。
2. 上記それぞれの平行線区分領域における上記単位素子形成領域の数の合計が最大となるように、上記素子形成有効領域に対する上記それぞれの平行線の配置を決定する請求項１に記載の半導体素子形成領域の配置決定方法。
3. 上記配置されたそれぞれの平行線をオフセット配置することで上記それぞれの平行線の再配置を行い、
   当該再配置における上記それぞれの単位素子形成領域の数の合計値を算出し、
   上記合計値が最大となる上記それぞれの平行線の配置における上記それぞれの単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する請求項２に記載の半導体素子形成領域の配置決定方法。
4. 上記半導体ウェハがオリエンテーションフラットを有し、上記素子形成有効領域が当該オリエンテーションフラットに相当する直線部を有する場合には、当該直線部と平行に上記それぞれの平行線の配置を行う請求項１から３のいずれか１つに記載の半導体素子形成領域の配置決定方法。
5. 上記それぞれの単位素子形成領域は、上記半導体素子の大きさ及び形状と、上記半導体ウェハより上記それぞれの半導体素子を分割する分割線の線幅寸法とに基づいて決定される同じ大きさ及び形状を有する領域である請求項１から４のいずれか１つに記載の半導体素子形成領域の配置決定方法。
6. 上記各々の平行線区分領域における上記単位素子形成領域の形成数の最大値は、当該平行線区分領域を形成する２本の平行線のうちの短辺の長さ寸法を、上記第１線分の長さ寸法にて除すことにより得られる整数である請求項１から５のいずれか１つに記載の半導体素子形成領域の配置決定方法。
7. 上記素子形成有効領域において、上記形成されるそれぞれの単位素子形成領域の数が奇数である上記平行線区分領域と、偶数である上記平行線区分領域とが混在する請求項１から６のいずれか１つに記載の半導体素子形成領域の配置決定方法。
8. 上記それぞれの平行線区分領域において、当該平行線沿いの方向における当該平行線区領域の中心位置を基準として、上記それぞれの単位素子形成領域の配置のセンタリングを行う請求項１から７のいずれか１つに記載の半導体素子形成領域の配置決定方法。
9. プラズマエッチングを施すことにより個片の上記それぞれの半導体素子への分割が行われる上記半導体ウェハに対する上記それぞれの単位素子形成領域の配置を決定する方法である請求項１から８のいずれか１つに記載の半導体素子形成領域の配置決定方法。
10. 請求項１から９のいずれか１つに記載の半導体素子形成領域の配置決定方法を用いて、上記半導体ウェハにおける上記それぞれの半導体素子形成領域の配置を決定し、
    当該配置に基づいて、上記半導体ウェハに上記それぞれの半導体素子を形成し、
    上記半導体ウェハのマスク形成側表面に、上記それぞれの半導体素子形成領域の配置に応じて、上記それぞれの半導体素子を個片に分割するための分割線を画定するマスクを配置し、
    当該マスクが形成された半導体ウェハに対して、上記マスク形成側表面よりプラズマエッチングを施して、上記画定された分割線に沿って上記それぞれの半導体素子に分割し、
    その後、上記マスク形成側表面に対してアッシングを施して上記それぞれのマスクの除去を行い、個片化された上記それぞれの半導体素子を形成することを特徴とする半導体素子の製造方法。
11. 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための矩形状の領域である複数の単位素子形成領域の配置を決定するための手順を実行するためのプログラムであって、
    上記各々の単位素子形成領域を構成する互いに直交する第１線分と第２線分のうちの上記第２の線分の長さ寸法を配置間隔寸法として、上記素子形成有効領域に複数の平行線を配置し、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される複数の平行線区分領域を形成する第１手順と、
    上記第１手順により形成された上記それぞれの平行線区分領域において上記第１線分の長さ寸法をその配置間隔寸法として上記平行線と直交する方向に複数の上記第２線分を配置して、上記それぞれの平行線と上記それぞれの第２線分とにより区分される１又は複数の上記単位素子形成領域を当該平行線区分領域内に形成する第２手順と、
    上記各々の平行線区分領域において上記第２手順により当該形成される単位素子形成領域の数が、他の上記平行線区分領域とは独立して最大となる上記単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する第３手順とのそれぞれの手順を実行するための半導体素子形成領域の配置決定用プログラム。
12. 上記第３手順により得られる上記それぞれの平行線区分領域における上記単位素子形成領域の数の合計値を算出するとともに、当該合計値が最大となるように、上記素子形成有効領域に対する上記それぞれの平行線の配置を決定する第４手順をさらに実行する請求項１１に記載の半導体素子形成領域の配置決定用プログラム。
13. 半導体ウェハにおける素子形成有効領域内に、半導体素子を形成するための矩形状の領域である複数の単位素子形成領域の配置を決定する半導体素子形成領域の配置決定装置であって、
    上記各々の単位素子形成領域を構成する互いに直交する第１線分と第２線分のうちの上記第２の線分の長さ寸法を配置間隔寸法として、上記素子形成有効領域に複数の平行線を配置し、当該素子形成有効領域の外周と上記それぞれの平行線とにより区分される複数の平行線区分領域を形成する平行線区分領域形成手段と、
    上記平行線区分領域形成手段により形成された上記それぞれの平行線区分領域において上記第１線分の長さ寸法をその配置間隔寸法として上記平行線と直交する方向に複数の上記第２線分を配置して、上記それぞれの平行線と上記それぞれの第２線分とにより区分される１又は複数の上記単位素子形成領域を当該平行線区分領域内に形成する単位素子形成領域形成手段と、
    上記各々の平行線区分領域において上記単位素子形成領域形成手段により当該形成される単位素子形成領域の数が、他の上記平行線区分領域とは独立して最大となる上記単位素子形成領域の配置を、上記素子形成有効領域全体における上記それぞれの単位素子形成領域の配置として決定する単位素子形成領域配置決定手段とを備えることを特徴とする半導体素子形成領域の配置決定装置。

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