KR20030001880A - 반도체 웨이퍼 - Google Patents

Abstract

본 발명은 쏘잉(sawing) 공정 진행 시에 칩영역에 발생되는 크랙(crack)을 방지할 수 있는 반도체 웨이퍼에 관해 개시한다.

개시된 본 발명의 반도체 웨이퍼는 다수의 칩영역과, 칩영역들 사이에 형성된 다수의 스크라이브라인영역과, 스크라이브라인영역들이 교차되는 부분에 형성되며, 크랙을 방지하기 위한 홈부를 포함한다.

Description

반도체 웨이퍼{semiconductor wafer}

본 발명은 반도체 웨이퍼에 관한 것으로, 보다 상세하게는 쏘잉(sawing) 공정 진행 시에 칩영역에 발생되는 크랙(crack)을 방지할 수 있는 반도체 웨이퍼에 관한 것이다.

일반적으로 알려진 바와 같이, 반도체 장치가 고집적화됨에 따라, 반도체소자가 형성되는 칩영역 및 이들 칩영역 사이의 스크라이브라인영역의 선폭이 점점더 작아지고 있다.

따라서, 상기 스크라이브라인영역에 절단기구 등을 이용하여 쏘잉하여 칩영역을 분리시키는 공정을 진행할 경우, 패턴의 선폭이 작아짐으로 해서 상기 쏘잉 공정이 어려워진다.

도 1은 종래기술에 따른 반도체 웨이퍼의 평면도이다.

종래기술에 따른 반도체 웨이퍼는, 도 1에 도시된 바와 같이, 반도체소자가 형성되는 다수의 칩영역(10)과, 칩영역(10)들 사이에 형성된 스크라이브라인(scribe line)영역(20)으로 구분되어져 있다. 상기 스크라인브라인영역(20)은 대략 100㎛ 의 폭을 갖는다.

즉, 소자 제조 공정이 끝난 반도체 웨이퍼는 다수개의 패드(미도시)를 갖는 개개의 칩영역(10)으로 나뉘고, 상기 칩영역(10)은 웨이퍼 표면위에 같은 패턴이 완성되었을 때, 개별 반도체 소자 또는 IC가 된다. 그리고 상기 웨이퍼를 개개의 칩영역(10)으로 절단하기 위해 쏘잉하는 영역인 스크라이브라인영역(20)이 상기 칩영역(10) 둘레에 위치한다.

도 2는 도 1의 Ⅰ-Ⅱ선을 따라 절단한 절단면을 보인 공정단면도이다.

상기 구조를 가진 종래기술에 따른 반도체 웨이퍼를 도 2에 도시된 바와 같은 단면도를 이용하여 설명하면 다음과 같다.

종래 기술에 따른 반도체 웨이퍼(100)는 칩영역(10)을 덮어 상기 칩영역(10)을 보호하는 BPSG(Brorn Phosphorus Silicate Glass)층(12)이 형성되어져 있고, 상기 칩영역(10)의 둘레에 스크라이브라인영역(20)이 위치한다.

상기 스크라이브라인영역(20)을 다이야몬드(diamond) 절단기 등의 절단기구를 이용하여 절단하면 칩영역(10)을 개별적인 칩단위로 분리한다.

그러나, 종래의 반도체 웨이퍼는 스크라이브라인영역을 쏘잉하는 경우, 스크라이브라인영역들이 교차되는 부분에 쏘잉 시의 스트레스가 발생되었다.

따라서, 상기 스트레스가 칩영역으로 전해져서 칩 크랙(chip crack)이 발생하는 문제점이 있었다.

이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 칩단위로 쏘잉 공정을 진행할 경우, 칩영역에 크랙이 발생되는 것을 방지할 수 있는 반도체 웨이퍼를 제공함에 그 목적이 있다.

도 1은 종래기술에 따른 반도체 웨이퍼의 평면도.

도 2는 도 1의 Ⅰ-Ⅱ선을 따라 절단한 절단면을 보인 공정단면도.

도 3은 본 발명에 따른 반도체 웨이퍼의 평면도.

도 4는 도 3의 Ⅲ-Ⅳ선을 따라 절단한 절단면을 보인 공정단면도.

도면의 주요부분에 대한 부호의 설명

110. 칩영역 112. 보호층

120. 스크라이브라인영역 130. 홈부

200. 기판

상기 목적을 달성하기 위한 본 발명의 반도체 웨이퍼는 반도체소자가 형성되는 다수의 칩영역과, 칩영역들 사이에 형성된 다수의 스크라이브라인영역과, 스크라이브라인영역들이 교차된 부분에 형성되며, 크랙을 방지하기 위한 홈부를 포함한 것을 특징으로 한다.

이때, 상기 홈부는 십자형상으로, 200 ×200㎛ (가로 ×세로)크기를 가진다.

또한, 상기 홈부는 상기 스크라이브라인영역 표면으로부터 4∼5㎛깊이를 갖는다.

본 발명에서는 쏘잉 공정 진행 시에 스크라이브라인영역에 발생되는 스트레스가 상기 홈부에 의해 저지되므로, 칩크랙 발생을 방지할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 반도체 웨이퍼의 평면도이다.

본 발명에 따른 반도체 웨이퍼는, 도 3에 도시된 바와 같이, 반도체소자가 형성되는 다수의 칩영역(110)과, 칩영역(110)들 사이에 형성된 다수의 스크라이브라인영역(120)과, 스크라이브라인영역(120)들이 교차된 부분에 크랙을 방지하기 위한 홈부(130)로 구분되어진다.

소자 제조 공정이 끝난 반도체 웨이퍼는 다수개의 패드(미도시)를 갖는 개개의 칩영역(110)으로 나뉘고, 상기 칩영역(110)은 웨이퍼 표면위에 같은 패턴이 완성되었을 때, 개별 반도체 소자 또는 IC가 된다.

그리고 상기 웨이퍼를 개개의 칩영역(110)으로 절단하기 위해 쏘잉하는 영역인 스크라이브라인영역(120)이 상기 칩영역(110) 둘레에 위치한다.

또한, 상기 스크라이브라인영역(120)들이 교차된 부분에 크랙을 방지하기 위한 홈부(130)가 형성되어져 있다.

도 4는 도 3의 Ⅲ-Ⅳ선을 따라 절단한 절단면을 보인 공정단면도이다.

상기 구조를 가진 본 발명에 따른 반도체 웨이퍼를 도 4에 도시된 바와 같은 단면도를 이용하여 설명하면 다음과 같다.

본 발명에 따른 반도체 웨이퍼(200)는 칩영역(110)을 덮어 상기 칩영역(110)을 보호하는 BPSG 재질의 절연층(112)이 형성되어져 있고, 상기 칩영역(110)의 둘레에 스크라이브라인영역(120)이 위치한다.

이때, 상기 스크라이브라인영역(120)은 대략 100㎛ 의 폭을 갖는다.

또한, 상기 홈부(130)은, 도 3 및 도 4에 도시된 바와 같이, 십자형상으로, 가로×세로 크기가 200 ×200㎛ 이상이 되도록 패터닝한다.

즉, 본 발명에서는 스크라이브라인영역(120)크기 보다 홈부가 훨씬 크게 형성되므로, 상기 홈부(130)가, 도면에 도시된 바와 같이, 스크라이브라인영역(120)들이 교차된 부분에서 사방으로 길게 배열되도록 형성된다.

본 발명에서는 상기 홈부(130)의 형상을 십자형을 예로 들어 설명하였지만, 십자형 외에도 수직 또는 수평한 직선형, 곡선형 또는 별모양 등 여러 형상을 적용할 수 있다.

그리고, 상기 홈부(130)는, 칩영역(110)의 웰깊이 이상을 유지해야 되므로, 스크라이브라인영역(120)의 기판(200) 표면으로부터 4∼5㎛ 깊이로 식각된다.

상기 구조를 가진 본 발명에 따른 반도체 웨이퍼에서는 절단기구를 이용하여 스크라이브라인영역(120)을 절단하여 칩영역(110)을 개별적인 칩단위로 분리시킨다.

본 발명에서는 쏘잉 공정 진행 시에 스크라이브라인영역(120)에 발생되는 스트레스가 상기 홈부(130)에 의해 저지되므로, 칩크랙 발생을 방지할 수 있다.

이상에서와 같이, 본 발명의 반도체 웨이퍼는 스크라이브라인영역들이 교차되는 부분에 홈부를 형성함으로써, 쏘잉 공정 시 스크라이브라인영역에 발생되는 스트레스가 홈부에 의해 저지되므로, 스트레스가 칩영역으로 전해지지 않는다.

따라서, 본 발명은 쏘잉 시에 발생되는 스트레스를 차단가능함에 따라, 칩크랙 발생을 방지할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

1. 반도체소자가 형성되는 다수의 칩영역과,

   상기 칩영역들 사이에 형성된 다수의 스크라이브라인영역과,

   상기 스크라이브라인영역들이 교차되는 부분에 형성되며, 크랙을 방지하기 위한 홈부를 포함한 것을 특징으로 하는 반도체웨이퍼.
2. 제 1항에 있어서, 상기 홈부은 십자형상인 것을 특징으로 하는 반도체 웨이퍼.
3. 제 1항에 있어서, 상기 홈부는 200 ×200㎛ 크기인 것을 특징으로 하는 반도체 웨이퍼.
4. 제 1항에 있어서, 상기 홈부는 상기 스크라이브라인영역 표면으로부터 4∼5㎛깊이를 갖는 것을 특징으로 하는 반도체웨이퍼.