KR100661084B1 - 반도체장치용 반도체 웨이퍼 및 제조방법 - Google Patents

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KR100661084B1
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명에 따른 반도체 웨이퍼(1)는 서로 직교하는 2방향으로 형성되어 반도체 웨이퍼(1)를 다수의 영역으로 분할하고 제1폭을 가지는 제1스크라이브 라인(31)들과, 상기 영역을 다수의 반도체 칩 영역(2)들로 분할하고 제1폭보다 좁은 제2폭을 가지는 제2스크라이브 라인(32)들과, 반도체 칩 영역(2)의 가장자리를 따라 형성되는 전극패드(5)와, 스크라이브 라인들에 배치되는 금속을 포함한 악세사리 패턴(4)을 포함하여 이루어진다.
상기 제2스크라이브 라인(32)들에는 칩 영역(2)에서 전극패드(5)를 가지는 가장자리에 인접한 부분에서 적어도 최외부 표면에는 악세사리 패턴(4)이 없다.
반도체, 웨이퍼, 다이싱, 레이저, 스크라이브

Description

반도체장치용 반도체 웨이퍼 및 제조방법{Semiconductor wafer and manufacturing process for semiconductor device}
도1은 종래 기술에 따른 반도체 웨이퍼의 모식적 평면도,
도2는 도1의 부분확대도,
도3은 종래 다이싱 방법에서 레이저 조사방법을 나타내고,
도4는 다이싱 후의 도3에서 반도체 웨이퍼를 나타내며,
도5는 제1실시예에서 반도체 웨이퍼의 모식적 평면도,
도6은 도5의 부분확대도,
도7은 본 발명에 따른 방법에서 레이저 조사방법을 나타내고,
도8은 본 발명에 따른 방법에서 레이저 조사방법을 나타내며,
도9는 다이싱 후의 도7 및 8에서 반도체 웨이퍼를 나타내고,
도10a는 도7의 A-A'선에 따른 단면도,
도10b는 도7의 A-A'선에 따른 단면도,
도11a는 도8의 B-B'선에 따른 단면도,
도11b는 도8의 B-B'선에 따른 단면도,
도12a는 다이싱 후 도10a 및 11a에서 반도체 웨이퍼의 단면도,
도12b는 다이싱 후 도10b 및 11b에서 반도체 웨이퍼의 단면도,
도13은 제2실시예에서 반도체 웨이퍼의 부분확대도,
도14는 제3실시예에서 반도체 웨이퍼의 부분확대도,
도15는 다이싱 후 도14에서 반도체 웨이퍼를 나타내는 부분확대도,
도16은 제4실시예에서 반도체 웨이퍼의 부분확대도,
도17은 TEG를 십자로 정렬하는 이점을 설명하기 위한 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 웨이퍼 2 : 반도체 칩 3 : 스크라이브 라인
4 : 악세사리 패턴 5 : 전극패드 6 : 홈
7 : 층간절연막 31: 제1스크라이브 라인 32 : 제2스크라이브 라인
33: 제3스크라이브 라인 41: 정렬표시 42 : TEG
본 발명은 반도체장치 제작용 반도체 웨이퍼(wafer) 및 제조방법에 관한 것으로, 특히 다이싱(dicing)에 의해 반도체 웨이퍼를 개별적인 반도체 칩으로 분할하는 방법 및 그 방법에 사용하는 반도체 웨이퍼에 관한 것이다.
종래에는 다음과 같이 반도체 칩이 제조되어 왔다. 먼저, 반도체 웨이퍼(1)상에 다수의 반도체 칩(2)들이 형성된다(도1). 그런 다음, 반도체 칩(2)으로 된 영역들 사이의 스크라이브 라인(scribe line)(3)들을 따라 다이싱 블레이드(dicing blade)로 알려진 절단기로 반도체 웨이퍼(1)를 절단한다. 따라서, 블레이드-절단 영역(13)들이 형성되어 웨이퍼를 개별적인 반도체 칩(12)들로 분할한다(도4). 웨이퍼를 개별적인 반도체 칩(12)들로 분할하기 위한 이런 방법은 일반적으로 다이싱(dicing)이라 불린다.
다이싱에 있어서, 다이싱 블레이드가 스크라이브 라인(3)을 따라 반도체 웨이퍼(1)를 정확하게 절단할 필요가 있다. 따라서, 도2에 도시된 바와 같이 스크라이브 라인(3)상에 정렬표시(alignment mark)(41)가 형성되고 이 정렬표시(41)를 안내표시로 사용하여 다이싱 블레이드를 정렬한다. 정렬표시(41)는 금속막으로 이루어질 수 있는데, 이 경우 반도체 웨이퍼(1)와 금속 정렬표시(41) 사이에 반사율 차이가 생긴다. 따라서, 정렬표시(41)의 위치는 반사율 차이에 의해 인식되어 다이싱 블레이드를 정렬시킬 수 있다. 이런 기술은 예를 들어 일본 특허공개공보 1989-304721호에 개시되어져 있다.
또한, 스크라이브 라인(3)상에 금속을 포함하는 TEG(test element group, 시험소자군)가 형성될 수 있다. 이런 기술은 예를 들어 일본 특허공개공보 2002-176140호에 개시되어져 있다.
최근에는 반도체 칩이 현저히 소형화되었다. 반도체 칩에서의 소형화는 하나의 반도체 웨이퍼로부터 얻어지는 반도체 장치의 수를 증가시킨다. 그러나, 스크라이브 라인(scribe line)이 종래의 반도체 웨이퍼에서의 스크라이브 라인과 동일한 폭을 가지면, 반도체 웨이퍼상의 영역에서 스크라이브 라인의 비율이 증가된다. 따라서, 하나의 반도체 웨이퍼에서 얻어지는 반도체 칩의 수를 더 증가시키기 위해서는 스크라이브 라인의 폭이 감소되어야 한다.
그러나, 스크라이브 라인이 종래의 반도체 웨이퍼에서보다 더 좁은 폭을 가지면, 다이싱 중에 칩핑(chipping)이 반도체 칩에 손상을 야기시킬 수 있다. 특히, 반도체 웨이퍼상에 형성되는 층간절연막이 반도체 웨이퍼 자체보다도 더 무르기 때문에 스크라이브 라인상의 층간절연막에 칩핑하는 것이 반도체 칩 영역에서 층간절연막에 도달해 버릴 가능성이 있다.
따라서, 도3에 도시된 바와 같이 다이싱 블레이드로 절단하기 전에, 스크라이브 라인(3)에 레이저 빔을 조사(照射)하여 미리 스크라이브 라인(3)에서 층간절연막을 제거하는 기술이 개발되었다. 이 기술은, 예를 들어 일본 특허공개공보 2003-320466호에 개시되어 있다. 이 기술을 사용하여 레이저 조사영역(laser irrediation area)(10)이 스크라이브 라인(3)에 형성된다. 그 영역은 층간절연막을 가지지 않기 때문에 다이싱 블레이드로 절단하는 중에 스크라이브 라인상의 층간절연막에서 칩핑(chipping)을 피할 수 있다. 따라서, 칩핑(chipping)은 반도체 칩이 형성되는 영역에 도달하지 않는다.
일본 특허공개공보 1988-250119호는 하나의 반도체 웨이퍼로부터 얻어지는 반도체 칩들의 수를 최대화하는 방법을 개시하였다. 상세하게는, 스트립 타입의 반도체 칩에서 짧은 가장자리들 간의 스크라이브 라인이 긴 가장자리들 간의 스크라이브 라인보다 더 좁은 폭을 가지고, 악세사리 패턴(accessory pattern)이 짧은 가장자리들 간의 스크라이브 라인에 형성되는 반도체 웨이퍼가 개시되었다(도2 참조).
본 발명자는, 상기 종래 기술은 다음의 문제점을 가지고 있다는 것을 발견했다.
스크라이브 라인(scribe line)상에 레이저 조사를 행할 때에, 악세사리 패턴(accessory pattern)이 레이저로 조사되면, 악세사리 패턴에 포함되는 금속이 흩어진다. 이 때, 반도체 칩에서 스크라이브 라인에 근접하는 영역에 전극패드가 형성되어 있으면, 흩어진 금속이 전극패드를 오염시킨다. 이러한 전극패드의 오염은 뒤에 와이어 결합(wire bonding)과 같은 그 다음의 공정에서 문제를 일으킨다. 이 문제점은 스크라이브 라인의 폭이 더 좁아질수록 더 심각해진다.
본 발명에 따르면, 서로 직교하는 2방향으로 형성되어 반도체 웨이퍼를 다수의 영역으로 분할하고 제1폭을 가지는 제1스크라이브 라인들과, 상기 영역을 다수의 칩 영역들로 분할하고 제1폭보다 더 좁은 제2폭을 가지는 제2스크라이브 라인들과, 칩 영역의 가장자리를 따라 형성되는 전극패드와, 스크라이브 라인들에 배치되는 금속을 포함한 악세사리 패턴을 포함하고, 상기 제2스크라이브 라인들에는 칩 영역에서 전극패드를 가지는 가장자리에 인접한 부분에서 적어도 최외부 표면에는 악세사리 패턴이 없는 반도체 웨이퍼가 제공된다.
하나의 반도체 웨이퍼로부터 가능한 한 많은 반도체 칩들을 얻기 위해 스크라이브 라인의 폭을 충분히 감소시키기 위해서는 다이싱(dicing) 전에 층간절연막을 레이저 조사(照射)로 제거할 필요가 있다. 본 발명에서는, 제2스크라이브 라인에서 전극패드에 인접한 부분의 적어도 최외부 표면에는 금속을 포함한 악세사리 패턴(accessory pattern)이 없다. 따라서, 제2스크라이브 라인에 레이저 빔을 조사할 때에도 전극패드가 금속 비산(飛散)에 의해 결코 오염되지 않는다. 악세사리 패턴(accessory pattern)은 다이싱 전에 레이저 조사를 행할 필요가 없을 정도로 적절히 넓은 제1스크라이브 라인상에 배치될 수 있다.
또한 본 발명은 상기 반도체 웨이퍼를 제조하는 단계와, 레이저 조사(照射)에 의해 제2스크라이브 라인에 홈을 형성하는 단계와, 제1 및 제2스크라이브 라인들을 블레이드(blade)로 절단하는 단계를 포함하고, 제1스크라이브 라인 중에서 적어도 제2스크라이브 라인들과의 교차점이외의 부분은 레이저 빔으로 조사되지 않는 반도체장치의 제조방법을 제공한다.
이 제조방법에서, 금속을 포함하는 악세사리 패턴을 포함하는 제1스크라이브 라인들은 레이저 빔으로 조사되지 않아, 금속 비산(飛散)으로 인한 전극패드의 오염을 피할 수 있다. 여기에서, 제1 및 제2스크라이브 라인들 간의 교차 영역이 레이저 빔으로 조사될 때에도 교차 영역은 일반적으로 전극과 떨어져 있기 때문에 중요하지 않다.
제1스크라이브 라인의 폭은 다이싱 중에 칩핑(chipping)이 반도체 칩에 역효과를 가져오지 않는 범위에서 가급적 감소되어, 제1스크라이브 라인에 레이저 조사(照射)를 행할 필요가 없고 따라서, 하나의 반도체 웨이퍼로부터 가능한 한 많은 반도체 칩들을 얻을 수 있다.
이하, 예시적인 실시예들을 참조하여 본 발명을 설명한다. 당업자들은 본 발명의 가르침을 이용하여 많은 대안적인 실시예들이 달성될 수 있고, 본 발명은 설 명을 위해 예시된 실시예들에 한정되지 않는다는 것을 인식할 것이다.
(제1실시예)
본 발명의 가장 바람직한 실시예로서, 제1실시예를 도5 및 6을 참조하여 설명한다. 도5에서, X-Y 좌표축은 설명에서 편의상 방향을 가리키는데 사용된다.
도5는 본 실시예에 따른 반도체 웨이퍼의 전체도이다.
반도체 웨이퍼(1)상에, 다수의 반도체 칩(칩영역)(2)들이 형성된다. 제1스크라이브 라인(31)들과 제2스크라이브 라인(32)들이 인접한 반도체 칩(2)들 사이에 개재된다. 다시 말해서, 반도체 웨이퍼(1)는 제1스크라이브 라인(31)들과 제2스크라이브 라인(32)들에 의해 다수의 칩 영역(2)들로 분할된다.
여기에서 사용되는 "스크라이브 라인(scribe line)"이라는 단어는 반도체 웨이퍼(1)를 개별적인 반도체 칩(2)들로 분할할 때 절단용 블레이드나 절단용 레이저에 의해 절단되는 영역을 나타낸다.
반도체 칩(2)들이 매트릭스(matrix)로 정렬되므로, 제1스크라이브 라인(31)들과 제2스크라이브 라인(32)들이 실질적으로 서로 직교하는 2방향으로 형성된다. 도5의 실시예에서는 제1스크라이브 라인(31)들과 제2스크라이브 라인(32)들이 각각 X와 Y방향으로 형성된다.
제1폭을 가지는 스크라이브 라인들은 제1스크라이브 라인(31)들이고, 제1폭보다 작은 제2폭을 가지는 스크라이브 라인들은 제2스크라이브 라인(32)들이다. 악세사리 패턴(accessory pattern)이 더 넓은 제1스크라이브 라인(31)들에 배치된다. 실질적으로 평행한 다수의 제1스크라이브 라인(31)들 사이에 수 개의 제2스크라이 브 라인(32)들이 형성된다.
도5에 도시된 바와 같이 이 실시예에서는 3개의 제2스크라이브 라인(32)들이 제1스크라이브 라인(31)들 사이에 형성된다. X 및 Y방향 둘다에서 수 개의 제2스크라이브 라인(32)들이 실질적으로 평행한 다수의 제1스크라이브 라인(31)들 사이에 형성된다. 도5에 형성된 바와 같이 반도체 웨이퍼(1)는 제1스크라이브 라인(31)들에 의해 소정의 영역으로 분할된다. 소정의 영역은 제2스크라이브 라인(32)들에 의해 칩 영역으로 분할된다.
여기에서, 하나의 반도체 웨이퍼(1)로부터 얻어지는 반도체 칩(2)들의 수는 제1스크라이브 라인(31)들을 가능한 한 낮은 빈도로 형성함으로써 증가될 수 있다.
제2스크라이브 라인(32)의 폭은 다이싱이 수행될 수 있는 범위에서 하나의 반도체 웨이퍼(1)로부터 얻어지는 반도체 칩(2)들의 수를 최대화하기 위해 가능한 한 많이 감소된다. 제1스크라이브 라인(31)의 폭은 악세사리 패턴(accessory pattern)이 형성될 수 있고 다이싱 중의 칩핑(chipping)이 반도체 칩(2)에 영향을 미치지 않는 범위에서 가능한 한 많이 감소된다.
예를 들어, 제1스크라이브 라인(31)의 제1폭은 60㎛ 내지 120㎛일 수 있고, 제2스크라이브 라인(32)의 폭은 60㎛보다 작을 수 있다.
도6은 도5에서 S영역을 확대한 것이다.(도5에서 가는 평행선이 새겨진 부분)
도6에 도시된 바와 같이, 반도체 칩(2)은 스크라이브 라인(31,32)들에 인접한 영역에서 전극패드(5)를 포함한다.
게다가, 악세사리 패턴(accessory pattern)(4)은 제2스크라이브 라인(32)이 아닌 제1스크라이브 라인(31)에만 배치된다. 그러나, 제1스크라이브 라인(31)과 제2스크라이브 라인(32) 간의 교차영역에는 악세사리 패턴(4)이 배치될 수 있다. 이 실시예에서는 정렬표시(41)와 TEG(42)는 집합적으로 악세사리 패턴(4)으로 불린다.
다음에는 도6에 도시된 반도체 웨이퍼를 다이싱하는 방법에 대해 도7,8 및 9를 참조하여 설명한다.
도 7,8에 도시된 바와 같이 제2스크라이브 라인(32)들에 레이저 빔을 조사(照射)하여 제2스크라이브 라인(32)들에서 층간절연막을 제거한다. 그 결과로, 제2스크라이브 라인(32)에 홈(레이저 조사영역(10))이 형성된다. 제2스크라이브 라인(32)들에는 악세사리 패턴(accessory pattern)이 형성되지 않으므로, 레이저 조사에 의한 악세사리 패턴에 포함되는 금속 비산(飛散)으로 전극패드(5)가 결코 오염되지 않는다.
도7은 하나의 제2스크라이브 라인(32)에서 레이저 조사(照射)에 의해 두 개의 평행한 홈(레이저 조사영역(10))을 형성하는 예를 나타낸다. 도10a 및 10b는 도7의 A-A'선에 따른 단면도이다. 도10a는 홈(6)들이 층간절연막(7)을 관통하여 반도체 웨이퍼(1)에서 실리콘 층(16)에 도달하는 예를 나타내고, 도10b는 홈(6)이 실리콘 층(16)에 도달하지 않는 예를 나타낸다.
도8은 하나의 제2스크라이브 라인(32)에 레이저 조사(照射)로 하나의 홈(레이저 조사영역(10))을 형성하는 예를 보여준다. 도11a 및 11b는 도8의 B-B'선에 따른 단면도이다. 도11a는 홈(6)들이 층간절연막(7)을 관통하여 반도체 웨이퍼(1)에 서 실리콘 층(16)에 도달하는 예를 나타내고, 도11b는 홈(6)들이 실리콘 층(16)에 도달하지 않는 예를 나타낸다.
여기에서, 악세사리 패턴(accessory pattern)(4)을 가지는 제1스크라이브 라인(31)들에는 레이저 빔을 조사(照射)하지 않으므로, 악세사리 패턴에 포함되는 금속 비산(飛散)으로 전극패드(5)가 오염되지 않는다.
이어서, 도9에 도시된 바와 같이 제1스크라이브 라인(31)과 제2스크라이브 라인(32) 둘 다 절단용 블레이드로 절단한다. 따라서, 블레이드-절단 영역(13)들이 형성되어 개별적인 반도체 칩(12)들을 제공한다. 도9에 도시된 바와 같이 이 실시예의 다이싱 방법에 따른 일부 반도체 칩(20)들에서, 레이저 조사 자국(laser irradiation trace)(14)이 있는 가장자리는 악세사리 패턴(accessory pattern)(4)의 흔적을 가지지 않고, 레이저 조사 자국(laser irradiation trace)(14)이 없는 가장자리는 악세사리 패턴(accessory pattern)의 흔적(17)을 가질 수 있다.
도12는 다이싱 후의 도10 및 11에서의 해당 부분을 나타낸다. 도12a는 다이싱 후의 도10a 및 11a에서의 제2스크라이브 라인(32)들을 나타낸다. 도12b는 다이싱 후의 도10b 및 11b에서의 제2스크라이브 라인(32)들을 나타낸다. 층간절연막(7)이 제2스크라이브 라인(32)에서 레이저 조사(照射)에 의해 미리 제거되므로, 스크라이브 라인들에서 일어나는 칩핑(chipping)이 층간절연막(7)을 통해서 반도체 칩(2)의 층간절연막(7)에 어떤 영향도 미치지 않는다.
비록 제1스크라이브 라인(31)들이 홈을 포함하지 않지만, 스크라이브 라인들 자체가 칩핑(chipping)이 반도체 칩들에서 층간절연막(7)에 영향을 미치는 것을 방 지하기에 충분히 넓다.
대안으로, 정렬표시로서 악세사리 패턴(accessory pattern)이 금속이 아닌 불순물확산층에 의해 형성될 수 있다. 여기에서, 정렬표시는 불순물 농도 차이에 기인한 반사율 차이에 의해 식별된다. 불순물확산층에 의해 형성된 정렬표시는 비산(飛散)된 금속에 의한 전극패드의 오염이 레이저 조사(照射) 중에는 결코 일어나지 않기 때문에 제2스크라이브 라인상에 배치될 수 있다.
도6에서 금속으로 된 악세사리 패턴(accessory pattern)(4)이 반도체 웨이퍼(1)의 표면에 형성되지만, 층간절연막(7)의 내부에 형성될 수도 있다. 예를 들어 그것은 확산 공정에 사용되는 정렬 패턴(alignment pattern)에 해당한다. 이 실시예에서, 금속을 포함한 악세사리 패턴(accessory pattern)(4)이 반도체 웨이퍼(1)의 최외부 표면으로부터 소정의 깊이에 위치하면, 이런 악세사리 패턴(accessory pattern)(4)은 제2스크라이브 라인(32)에서 전극패드(5)에 인접한 영역에 배치될 수 있다. 이 경우, 적어도 반도체 웨이퍼(1)의 최외부 표면상에는 금속을 포함하는 악세사리 패턴(4)이 배치되지 않을 수 있다.
악세사리 패턴(4)에 포함된 금속이 반도체 웨이퍼(1)의 최외부 표면으로부터 소정의 깊이에 위치하면 비산(飛散)된 금속으로 인한 전극패드(5)의 오염이 방지될 수 있기 때문이다. 실험은 제2스크라이브 라인(32)의 최외부표면에서 적어도 1.5㎛ 깊이의 금속으로 된 악세사리 패턴(accessory pattern)(4)에 레이저를 조사해도 전극패드의 오염은 발생하지 않았다는 것을 보여주었다. 악세사리 패턴이 제2스크라이브 라인(32)에 배치될 수 있는 깊이는 악세사리 패턴을 구성하는 금속의 종류, 층간절연막의 종류 및 사용된 레이저의 강도에 따라 변화될 수 있다. 그러나, 제2스크라이브 라인(32)에서 전극패드(5)에 인접한 영역에는 금속을 포함하는 악세사리 패턴이 배치되지 않는 것이 바람직하다.
도6에서, 정렬표시(41)는 제1스크라이브 라인(31)들이 서로 교차하는 영역에 형성되고, TEG(42)는 제1스크라이브 라인(31)의 또 다른 영역에 형성된다. 그러나, 구성의 제한 없이, TEG(42)가 제1스크라이브 라인(31)들이 서로 교차하는 영역에 형성되고, 정렬표시(41)가 또 다른 영역에 형성될 수도 있다.
(제2실시예)
본 발명의 제2실시예를 도13을 참조하여 설명한다.
본 실시예는 악세사리 패턴(accessory pattern)(410)이 제2스크라이브 라인(32)들이 서로 교차하는 영역에 배치된다는 점에서 제1실시예와 다르다. 그 차이점은 설명하지만 나머지 구성요소들의 설명은 생략한다.
스크라이브 라인들이 서로 교차하는 영역이 반도체 칩(2)상에 형성된 전극패드(5)로부터 떨어져 있기 때문에, 이 영역에 배치된 정렬표시(410)로부터 금속이 비산(飛散)될 때에도 전극패드(5)의 오염은 실질적으로 방지될 수 있다.
제2스크라이브 라인(32)들이 서로 교차하는 영역에 배치된 악세사리 패턴(accessory pattern)(410)은 많은 정렬표시를 배치하는 것이 정렬의 정확성을 향상시킬 수 있기 때문에 정렬표시인 것이 바람직하다.
본 실시예에서 반도체 웨이퍼(1)의 다이싱 방법은 제1실시예에서 설명된 바와 같다. 그러나, 제2스크라이브 라인(32)들이 서로 교차하는 영역에 형성된 정렬 표시(410)를 제외한 제2스크라이브 라인들에 레이저 빔을 조사(照射)하여 정렬표시(410)를 남기는 것이 바람직하다. 그 뒤의 블레이드 절단공정에서 손대지 않은 정렬표시(410)를 이용할 수 있기 때문이다.
(제3실시예)
본 발명의 제3실시예를 도14를 참조하여 설명한다.
본 실시예는 각 반도체 칩(2)에서 전극패드(5)가 한 방향의 마주보는 두 개의 가장자리(8)를 따라서만 형성되는 점 및 전극패드(5) 없는 다른 한 방향의 마주보는 두 개의 가장자리(9)에 인접한 소정의 제2스크라이브 라인(32)상에 악세사리 패턴(4)이 형성되는 점에서 제1실시예와 다르다. 이러한 차이점은 설명하지만 나머지 구성요소들의 설명은 생략한다.
악세사리 패턴(4)은 전극패드(5)가 없는 두 개의 가장자리(9)에 인접한 제2스크라이브 라인(32)에 배치되어, 금속이 레이저 조사(照射)에 의해 비산될 때도 전극패드(5)가 오염되는 것을 방지할 수 있다.
본 실시예에서 반도체 웨이퍼(1)의 다이싱 방법은 제1실시예에서 설명한 바와 같다. 도15는 다이싱 후의 본 실시예의 반도체 웨이퍼(1)를 나타낸다. 본 실시예에서, 악세사리 패턴(4)은 전극패드(5)에 인접하지 않는 제2스크라이브 라인(32)에 형성되기 때문에, 레이저 조사 자국(14) 및 악세사리 패턴 자국(17)은 개별적인 칩에서 전극패드(5)가 없는 가장자리에 남아 있을 수 있다.
(제4실시예)
본 발명의 제4실시예를 도16을 참조하여 설명한다.
본 실시예는 제1스크라이브 라인(31)보다 더 넓은 제3스크라이브 라인(33)이 있다는 점에서 제1실시예와 다르다. 예를 들어, 제3스크라이브 라인(33)은 120㎛보다 큰 폭을 가질 수 있다. 이 차이점은 설명하지만 나머지 구성요소의 설명은 생략한다.
제3스크라이브 라인(33)은 블레이드 절단 중에 일어나는 칩핑(chipping)에 의해 반도체 칩(2)이 영향받는 것을 방지하기에 충분히 넓다. 게다가, 악세사리 패턴(accessory pattern)(4)이 제3스크라이브 라인(33)에 배치되고 악세사리 패턴(4)을 구성하는 금속이 레이저 조사(照射)에 의해 비산(飛散)될 때에도, 금속이 반도체 칩(2)에서 전극패드(5)에 도달하지 않는다.
따라서, 악세사리 패턴(4)은 인접한 반도체 칩(2)에서 전극패드(5)가 있는 가장자리를 따라서 제3스크라이브 라인(33)상에 형성될 수 있다. 제3스크라이브 라인(33)은 레이저 조사(照射) 후 또는 레이저 조사 없이 블레이드로 절단될 수 있다.
제1스크라이브 라인(31) 및 제2스크라이브 라인(32)은 제1실시예에서 설명된 바와 같이 절단된다.
본 발명에서, 도6에 도시된 바와 같이 제1스크라이브 라인(31)들은 서로 직교하는 2방향으로 형성되고, 악세사리 패턴(4), 특히 TEG(42)들은 십자(十字)로 배치된다. 이 배치의 이점을 아래에서 설명한다.
TEG(42)는 반도체 칩(2)의 제조공정의 양부(良否)를 검사하는 트랜지스터와 같은 장치와, 이 장치를 외부 부재와 전기적으로 접속시키는 패드로 구성된다. 검 사의 종류 및/또는 검사될 단계에 따라, 복수 종류의 TEG들이 형성된다. 현재의 반도체 웨이퍼에는 20종류의 TEG들이 형성될 수 있다.
게다가, 반도체 웨이퍼의 크기가 최근에는 더 커지게 됨에 따라, 하나의 반도체 웨이퍼상에서 장소에 따른 제조격차가 발생되기 때문에 TEG(42)들은 반도체 웨이퍼 전면에 형성된다.
여기에서, 도17에 도시된 반도체 웨이퍼(1)상의 영역 P 및 Q 내에서 제조 공정의 양부(良否)를 검사하기 위해서, 이 영역에 일정한 간격으로 같은 수의 TEG들이 있는 경우를 설명한다. 영역 P 및 Q는 같은 면적을 가진다.
TEG들이 직선으로 정렬되면, TEG들의 수가 증가함에 따라 일부의 TEG들은 영역 P의 외부에 있게 된다. 따라서, 그것들은 P내의 영역을 검사하는데 사용될 수 없다.
한편, 본 발명에서 그것들을 십자로 정렬하는 것은 영역 P보다 영역 Q에서 더 많은 TEG들이 위치될 수 있다는 점에서 대단히 이롭다.
본 발명은 상기 실시예에 한정되는 것은 아니고 본 발명의 범위와 사상을 벗어나지 않고 수정되거나 변형될 수 있다는 것은 명백하다.
본 발명은 하나의 반도체 웨이퍼로부터 얻어지는 반도체 칩들의 수를 증가시킬 수 있다. 게다가, 본 발명은 반도체 웨이퍼에서 층간절연막을 제거하기 위한 레이저 조사(照射) 중에 스크라이브 라인상에 형성되는 악세사리 패턴으로부터 비산되는 금속에 의해 전극패드가 오염되는 것을 방지할 수 있다.

Claims (10)

  1. 반도체 웨이퍼에 있어서, 서로 직교하는 2방향으로 연장되어 상기 반도체 웨이퍼를 다수의 영역으로 분할하고 제1폭을 가지는 다수의 제1스크라이브 라인들;
    상기 영역을 다수의 반도체 칩 영역들로 분할하고 상기 제1폭보다 좁은 제2폭을 가지는 다수의 제2스크라이브 라인들;
    상기 칩 영역의 가장자리를 따라 형성되는 전극패드; 및
    스크라이브 라인들에 배치되는 금속을 포함한 악세사리 패턴(accessory pattern)을 포함하고,
    상기 제2스크라이브 라인들에는 상기 반도체 칩 영역에서 상기 전극패드를 가지는 가장자리에 인접한 부분에서 적어도 최외부 표면에는 금속을 포함한 악세사리 패턴이 없는 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 제2스크라이브 라인에는 금속을 포함한 악세사리 패턴이 없는 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항에 있어서, 상기 금속을 포함한 악세사리 패턴은 상기 제2스크라이브 라인들이 서로 교차하는 영역에 형성되는 것을 특징으로 하는 반도체 웨이퍼.
  4. 제3항에 있어서, 상기 금속을 포함한 악세사리 패턴은 정렬표시(alignment mark)인 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항에 있어서, 상기 제1폭은 60㎛ 내지 120㎛이고, 상기 제2폭은 60㎛보다 작은 것을 특징으로 하는 반도체 웨이퍼.
  6. 제1항에 있어서, 다수의 상기 금속을 포함한 악세사리 패턴은 서로 교차하는 두 개의 상기 제1스크라이브 라인들에서 십자(十字)로 배치되는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항에 있어서, 상기 제1폭보다 넓은 제3폭을 가지는 다수의 제3스크라이브 라인들을 더 포함하고, 금속을 포함한 악세사리 패턴이 상기 제3스크라이브 라인에 형성되는 것을 특징으로 하는 반도체 웨이퍼.
  8. 제7항에 있어서, 상기 제1폭은 60㎛ 내지 120㎛이고, 상기 제2폭은 60㎛보다 작으며, 상기 제3폭은 120㎛보다 큰 것을 특징으로 하는 반도체 웨이퍼.
  9. 제1항 내지 제8항 중 어느 한 항에 따른 반도체 웨이퍼를 제조하는 단계;
    레이저 빔의 조사(照射)에 의해 상기 제2스크라이브 라인들에 홈을 형성하는 단계; 및
    상기 제1스크라이브 라인들 및 상기 제2스크라이브 라인들을 블레이드(blade)로 절단하는 단계를 포함하고,
    상기 제1스크라이브 라인 중에서, 적어도 상기 제2스크라이브 라인들과의 교차점 이외의 부분은 레이저 빔으로 조사(照射)되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제4항에 따른 반도체 웨이퍼를 제조하는 단계;
    정렬표시를 제외한 상기 제2스크라이브 라인에 레이저 조사(照射)에 의해 홈을 형성하는 단계; 및
    상기 제1스크라이브 라인들 및 상기 제2스크라이브 라인들을 블레이드로 절단하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
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