JPH0217657A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0217657A JPH0217657A JP63168468A JP16846888A JPH0217657A JP H0217657 A JPH0217657 A JP H0217657A JP 63168468 A JP63168468 A JP 63168468A JP 16846888 A JP16846888 A JP 16846888A JP H0217657 A JPH0217657 A JP H0217657A
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- JP
- Japan
- Prior art keywords
- dicing
- chips
- wafer
- chip
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 abstract description 8
- 230000002950 deficient Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体の集積回路において、ダイシングライ
ンの設計方法に関するものである。
ンの設計方法に関するものである。
第３図は半導体ウェハを示す平面図であり、（１）はウ
ェハ、 Ｃ２＠）はダイシングライン、（３）はファセ
ット、（４）はチップである。第４図及び第５図は第３
図に示すＡ部の拡大平面図であり、ダイシングライン及
びカットライン（６）の形状を示す。チップ（４）６角
のダイシングライン（２３）は直角であり、ダイシング
ライン（２ｍ）の交差する面積は狭い、ダイシングはダ
イシングライン（２りの中央部を切断し、ブレーク工程
により圧力を加えチップ（４）に分割する。
ェハ、 Ｃ２＠）はダイシングライン、（３）はファセ
ット、（４）はチップである。第４図及び第５図は第３
図に示すＡ部の拡大平面図であり、ダイシングライン及
びカットライン（６）の形状を示す。チップ（４）６角
のダイシングライン（２３）は直角であり、ダイシング
ライン（２ｍ）の交差する面積は狭い、ダイシングはダ
イシングライン（２りの中央部を切断し、ブレーク工程
により圧力を加えチップ（４）に分割する。
次にダイシングの方法Ｃζついて説明する。
第３図において、ウェハ（１）の一部に７アセツト（３
）（切欠き）があり、ウェハ（１１の整列及びウェハ（
１１の方向の見極めに用いらｎる。ウェハ（１）には数
百側程度のチップ（４）があり、また、第５図に示すよ
うにチップ（４）相互間を切り離すため、ダイシングラ
イン（２＠）の中央部をダイシングライン置にてカット
フィン（６〕を入れあブレーク工程にてウェハ（１）に
圧力を加え、個々のチップ（４）に分割する。第６図は
分割後のチップ（４）を示す斜視図である。
）（切欠き）があり、ウェハ（１１の整列及びウェハ（
１１の方向の見極めに用いらｎる。ウェハ（１）には数
百側程度のチップ（４）があり、また、第５図に示すよ
うにチップ（４）相互間を切り離すため、ダイシングラ
イン（２＠）の中央部をダイシングライン置にてカット
フィン（６〕を入れあブレーク工程にてウェハ（１）に
圧力を加え、個々のチップ（４）に分割する。第６図は
分割後のチップ（４）を示す斜視図である。
従来のダイシングライン（２りの構造では、ダイシング
工程で第６図のようにチップ（４）にチップ欠け（５）
が発生しやすく１発生した場合不良品となることが多く
、そのためダイシング歩留りが低下するという問題が発
生しており、その対策が課題となっていた。
工程で第６図のようにチップ（４）にチップ欠け（５）
が発生しやすく１発生した場合不良品となることが多く
、そのためダイシング歩留りが低下するという問題が発
生しており、その対策が課題となっていた。
この発明は上記の課題を解決するためになされたもので
、チップ（４）の各自に面取りを設けることによりダイ
シングライン（２りが交差する面積を広げ、チップ欠け
（５）不良の救済によるダイシング歩留りの向上を目的
としている。
、チップ（４）の各自に面取りを設けることによりダイ
シングライン（２りが交差する面積を広げ、チップ欠け
（５）不良の救済によるダイシング歩留りの向上を目的
としている。
この発明に係るダイシングラインの構造は、チップの各
自を面取りすることにより交差するダイシングラインの
面積を広げ、また、チップ欠けによる不良の発生を防ぐ
ことによりダイシング歩留の向上を図ったものである。
自を面取りすることにより交差するダイシングラインの
面積を広げ、また、チップ欠けによる不良の発生を防ぐ
ことによりダイシング歩留の向上を図ったものである。
この発明におけるダイシングラインの構造は、チップの
各自を面取りすることにより、アセンブリ工程における
チップ欠けが原因で発生する不良を防ぐ。
各自を面取りすることにより、アセンブリ工程における
チップ欠けが原因で発生する不良を防ぐ。
以下この発明に係る半導体集積回路の一実施例を図につ
いて説明する。
いて説明する。
第１図は第３図に示すＡ部の拡大平面図で、この発明の
ダイシングラインの形状を示している。
ダイシングラインの形状を示している。
図において（２ｂ）はダイシングライン、（４）はチッ
プである。ウェハ（１１上のチップ（４）の各自は面取
りされ、ダイシングライン（２ｂ）の交差する面積は広
くなっており、ブレーク工程等によって生じるチップ欠
け（５）の影響を受けにくくなっている。第２図は第３
図に示すＡ部の拡大図で、ダイシングライン（２ｂ）の
交差部分に位置決め用パターン（７）を設けた他の実施
例を示す。
プである。ウェハ（１１上のチップ（４）の各自は面取
りされ、ダイシングライン（２ｂ）の交差する面積は広
くなっており、ブレーク工程等によって生じるチップ欠
け（５）の影響を受けにくくなっている。第２図は第３
図に示すＡ部の拡大図で、ダイシングライン（２ｂ）の
交差部分に位置決め用パターン（７）を設けた他の実施
例を示す。
次に作用について説明する。
チップ（４）の各自に面取りを行ったため、ダイシング
ライン（２ｂ）が交差する面積が広がり、グイシング工
程でチップ（４）の角が欠けても不良となりにクク、ま
た欠けた場合でも信頼性等にほとんど影響が出す、ダイ
シング歩留りの向上が計れる。
ライン（２ｂ）が交差する面積が広がり、グイシング工
程でチップ（４）の角が欠けても不良となりにクク、ま
た欠けた場合でも信頼性等にほとんど影響が出す、ダイ
シング歩留りの向上が計れる。
また、上記実施例に示すように交差したダイシングライ
ンが広（なったため、第５図のごとく位置決め用パター
ン（７）も入れらｎるようになる。
ンが広（なったため、第５図のごとく位置決め用パター
ン（７）も入れらｎるようになる。
以上のようにこの発明によればチップの各自を面取りす
ることによりチップ欠けによる不良発生を防ぐ効果があ
り、また欠けたチップでも信頼性等に問題が少ないきい
う効果もある。
ることによりチップ欠けによる不良発生を防ぐ効果があ
り、また欠けたチップでも信頼性等に問題が少ないきい
う効果もある。
第１図はこの発明に係る半導体集積回路のウェハに設け
たダイシングラインの形状を示す拡大平面図、第２図は
第１図のダイシングライン交差部分に位置決め用パター
ンを設けた他の実施例、第３囚はウェハの平面図、第４
図は従来のダイシングラインを示す拡大平面図、第５図
は従来のダイシングラインにカットツインを入れた状況
を示す拡大平面図、第６図は従来のウェハより分割され
た１チツプの斜視図である。 図において（２ｂ）はダイシングライン、（４）はチッ
プ、（７）は位置決め用パターンである。 なお、図中、同一符号は同一、又は相嶺部分を示す。
たダイシングラインの形状を示す拡大平面図、第２図は
第１図のダイシングライン交差部分に位置決め用パター
ンを設けた他の実施例、第３囚はウェハの平面図、第４
図は従来のダイシングラインを示す拡大平面図、第５図
は従来のダイシングラインにカットツインを入れた状況
を示す拡大平面図、第６図は従来のウェハより分割され
た１チツプの斜視図である。 図において（２ｂ）はダイシングライン、（４）はチッ
プ、（７）は位置決め用パターンである。 なお、図中、同一符号は同一、又は相嶺部分を示す。
Claims (1)
- 半導体ウェハに設けるダイシングラインにおいて、チッ
プの四角に面取りを付けたことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168468A JPH0217657A (ja) | 1988-07-05 | 1988-07-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168468A JPH0217657A (ja) | 1988-07-05 | 1988-07-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217657A true JPH0217657A (ja) | 1990-01-22 |
Family
ID=15868669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168468A Pending JPH0217657A (ja) | 1988-07-05 | 1988-07-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217657A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007049356A1 (ja) * | 2005-10-28 | 2007-05-03 | Renesas Technology Corp. | 半導体装置およびその製造方法 |
| US7759223B2 (en) | 2004-06-22 | 2010-07-20 | Nec Electronics Corporation | Semiconductor wafer and manufacturing process for semiconductor device |
-
1988
- 1988-07-05 JP JP63168468A patent/JPH0217657A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759223B2 (en) | 2004-06-22 | 2010-07-20 | Nec Electronics Corporation | Semiconductor wafer and manufacturing process for semiconductor device |
| WO2007049356A1 (ja) * | 2005-10-28 | 2007-05-03 | Renesas Technology Corp. | 半導体装置およびその製造方法 |
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