KR20220099333A - 반도체 장치 - Google Patents

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KR20220099333A
KR20220099333A KR1020210001448A KR20210001448A KR20220099333A KR 20220099333 A KR20220099333 A KR 20220099333A KR 1020210001448 A KR1020210001448 A KR 1020210001448A KR 20210001448 A KR20210001448 A KR 20210001448A KR 20220099333 A KR20220099333 A KR 20220099333A
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박형진
김정욱
이효준
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Abstract

본 실시예는 웨이퍼의 스크라이브 라인에 노치(notch)를 배치하여 크랙 스트레스(crack stress)를 집중시켜 웨이퍼의 분단성을 높일 수 있는 반도체 장치를 제공하고자 한다. 또한, 본 실시예는 스크라이브 라인 내에 금속박막을 국부적으로 제거하여 분단 에너지를 다이 표면의 수직방향으로 전달(propagation)함으로써 웨이퍼의 분단성을 높일 수 있는 반도체 장치를 제공하고자 한다.
본 실시예에 따른 반도체 장치는 웨이퍼 내에 서로 이격 배치된 다이 영역; 상기 인접한 다이 영역 사이에 배치되고, 금속물질층으로 커버링된 스크라이브 라인 영역; 및 상기 스크라이브 라인 영역 내에 배치되어, 상기 스크라이브 라인 영역이 연장되는 방향을 가리키는 노치 패턴을 포함하고, 상기 금속물질층이 국부적으로 제거된 오픈 영역을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 웨이퍼 소잉(sawing)을 돕기 위해 웨이퍼의 스크라이브 라인(scribe line) 내에 형성된 노치 패턴을 포함하는 오픈 영역에 관한 것이다.
반도체의 집적도가 높아짐에 따라 다이(die)과 다이(die) 사이의 스크라이브 라인의 폭이 좁아지면서, 물리적인 분단 방법인 블레이드 소잉(blade sawing) 적용이 어려운 문제점이 있다.
본 실시예는 웨이퍼의 스크라이브 라인에 노치(notch) 패턴을 배치하여 크랙 스트레스(crack stress)를 집중시켜 웨이퍼의 분단성을 높일 수 있는 반도체 장치를 제공하고자 한다.
또한, 본 실시예는 스크라이브 라인 내에 금속박막을 국부적으로 제거하여 분단 에너지를 다이 표면의 수직방향으로 전달(propagation)함으로써 웨이퍼의 분단성을 높일 수 있는 반도체 장치를 제공하고자 한다.
본 실시예에 따른 반도체 장치는 웨이퍼 내에 서로 이격 배치된 다이 영역; 상기 인접한 다이 영역 사이에 배치되고, 금속물질층으로 커버링된 스크라이브 라인 영역; 및 상기 스크라이브 라인 영역 내에 배치되어, 상기 스크라이브 라인 영역이 연장되는 방향을 가리키는 노치 패턴을 포함하고, 상기 금속물질층이 국부적으로 제거된 오픈 영역을 포함할 수 있다.
본 실시예에 따른 반도체 장치의 다른 예는 웨이퍼 내에 서로 이격 배치되고, 캐패시터를 포함하는 반도체 소자가 형성된 다이 영역; 상기 인접한 다이 영역 사이에 배치되고, 상기 캐패시터의 상부전극과 동일한 금속물질층이 커버링된 스크라이브 라인 영역; 및 상기 스크라이브 라인 영역 내에 배치되어, 상기 스크라이브 라인 영역이 연장되는 방향을 가리키는 노치 패턴을 포함하고, 상기 금속물질층이 국부적으로 제거된 오픈 영역을 포함할 수 있다.
본 기술은 스크라이브 라인 영역이 금속물질층을 국부적으로 제거하는 오픈 영역을 포함하여 웨이퍼의 분단성을 높일 수 있는 효과가 있다.
본 실시예는 오픈 영역 내에 스크라이브 라인 영역이 연장하는 방향을 가리키는 노치 패턴을 배치하여 크랙 스트레스를 집중시킴으로써 웨이퍼의 분단성을 높이는 효과가 있다.
도 1은 본 실시예에 따른 반도체 장치의 평면도이다.
도 2a 내지 도 2f는 본 실시예들에 따른 반도체 장치의 일 예를 나타내는 평면도들이다.
도 3a 및 도 3b는 본 실시예에 따른 반도체 장치의 일 예를 나타내는 단면도들이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
반도체 집적도 증가에 따른 블레이드 소잉(blade sawing) 방법을 대체하기 위해, 웨이퍼 내부에 레이저 빔(laser beam)을 조사하여 국부적인 멜팅(melting)으로 단결정 실리콘의 내부 크랙(internal crack)을 이용하는 스텔스 다이싱(stealth dicing) 방법이 제안되었다. 스텔스 다이싱 방법은 웨이퍼 내부를 레이저 에너지로 먼저 절삭한 후, 웨이퍼 후면에 붙여둔 테이프에 외압을 가하여 표피를 끊어지게 해 다이(die)를 분리하는 일련의 공정으로 진행할 수 있다. 웨이퍼 후면에 부착된 테이프에 압력을 가하면 확장된 테이프에 의해 웨이퍼가 순간적으로 위로 휘어지면서 다이들이 개별로 싱귤레이션(singulation)된다. 스텔스 다이싱 방법은 표면을 레이저로 직접 다이싱할 때 생기는 부스러기가 없고, 잘리는 라인 폭인 커프(Kerf)가 좁기 때문에 웨이퍼 상에 많은 칩을 넣을 수 있는 여러 이점이 있다.
그러나, 스크라이브 라인(scribe lane)의 웨이퍼 상부에 형성되는 금속 박막 패턴을 포함하는 포토 키(photo key), 공정 모니터링을 위한 테스트 패턴(test pattern) 등에 포함되는 금속 물질 들이 다이싱 공정에 방해요소로 작용될 수 있다.
따라서, 하기의 본 실시예들은 방해요소를 제거함과 동시에 분단성을 높일 수 있는 반도체 장치를 제공하고자 한다. 본 실시예에서는 반도체 소자로서 디램(DRAM) 소자를 예시적으로 설명하기로 한다. 그러나, 본 실시예의 반도체 소자를 디램 소자로 한정하는 것은 아니며, 다이 영역과 스크라이브 라인 영역을 포함하는 모든 반도체 장치에 적용가능하다.
도 1은 본 실시예에 따른 웨이퍼의 평면도이다.
도 1에 도시된 바와 같이, 웨이퍼(100)는 복수의 스크라이브 라인 영역(110, scribe line)과 스크라이브 라인 영역(110)에 의해 정의된 복수의 다이 영역(die, 120)을 포함할 수 있다.
다이 영역(120)은 신호 처리를 위한 반도체 소자가 형성되는 영역이다. 반도체 소자는, 메모리 셀들이 배치되는 셀 영역(cell region)과, 셀 영역을 둘러싸는 주변 영역(non-cell region)을 포함할 수 있다. 주변 영역은 셀 영역을 둘러싸며, 메모리 셀들로 전기적 신호를 인/아웃(in/out)하기 위한 코어/페리(core/peripheral) 영역을 포함할 수 있다. 반도체 소자가 디램(DRAM)으로 구성되는 경우, 셀 영역에는 웨이퍼(100)의 표면으로부터 수직한 방향으로 게이트, 비트라인 및 캐패시터 등이 형성될 수 있다. 주변 영역은 코어/페리 영역 뿐만 아니라, 다이싱(dicing) 공정시 크랙(crack) 방지를 위한 칩 가드(chip-guard) 영역을 더 포함할 수 있다.
스크라이브 라인 영역(110)은 다수의 셀 영역들을 잘라 단위 칩들로 분리할 때 쏘잉 라인(sawing line)으로 기능할 수 있다. 스크라이브 라인 영역(110)에는 포토 키(photo key), 전기적 평가 패턴 및 계측 사이트 등의 보조 구조물들을 포함할 수 있다. 전기적 평가 패턴은 셀 영역들에서 다수의 구조물들이 형성될 때, 각 층들의 개별 또는 통합된 전기적 신호 측정을 위한 테스트 패턴을 포함할 수 있다. 계측 사이트는 셀 영역들에서 다수의 구조물들이 형성될 때, 각 층들의 두께 등과 같은 물리적 측정을 위한 광학적 사이트일 수 있다. 포토 키는 셀 영역들에서 다수의 구조물들이 형성될 때, 예컨대 포토 공정 시 아래 구조물과의 정렬을 위한 패턴일 수 있다. 스크라이브 라인 영역(110)은 다이싱(dicing) 공정 시 일부 또는 전부가 제거되는 영역일 수 있다.
스크라이브 라인 영역(110)은 제1방향으로 연장되는 제1스크라이브 라인 영역(110A)과 제2방향으로 연장되는 제2스크라이브 라인 영역(110B)을 포함할 수 있다. 제1방향과 제2방향은 수직으로 교차할 수 있다. 제1스크라이브 라인 영역(110A)과 제2스크라이브 라인 영역(110B)은 수직으로 서로 교차할 수 있다. 제1 및 제2스크라이브 라인 영역(110A, 110B)이 교차함에 따라 다이 영역(120)이 정의될 수 있다. 제1 및 제2스크라이브 라인 영역(110A, 110B) 각각은 이웃하는 제1 및 제2스크라이브 라인 영역(110A, 110B)들과 일정 거리 이격되어 배치될 수 있으며, 이격된 거리는 사전 설정된 다이 영역(120)의 크기와 동일할 수 있다. 즉, 사전 설정된 다이 영역(120)의 크기에 따라 스크라이브 라인 영역(110)의 선폭 및 간격이 조절될 수 있다.
도 2a 내지 도 2f는 본 실시예들에 따른 노치 패턴의 일 예를 나타내는 평면도들이다. 도 2a 내지 도 2f는 도 1의 도면부호 130으로 표시된 부분의 확대도이다. 도 2a 내지 도 2f에 도시된 실시예는 도 1에 도시된 다이 영역 사이의 모든 스크라이브 라인 영역에 동일하게 적용될 수 있다.
도 2a에 도시된 바와 같이, 스크라이브 라인 영역(110)에 노치 패턴(10N)을 포함하는 오픈 영역(10)이 형성될 수 있다. 오픈 영역(10)은 스크라이브 라인 영역(110) 내에 금속물질의 절대적인 양을 감소시킬 수 있고, 노치 패턴(10N)은 웨이퍼 다이싱 공정시 분단 스트레스를 집중시켜 전달함으로써 분단성을 높이는 스트레스 트리거링(stress triggering) 역할을 할 수 있다.
오픈 영역(10) 및 노치 패턴(10N)에 의해 스크라이브 라인 영역(110)의 최상부에 형성된 물질층이 국부적으로 제거될 수 있다. 물질층은 웨이퍼 다이싱 공정시 방해요소로 작용되는 물질을 포함할 수 있다. 물질층은 예를 들어, 금속물질을 포함할 수 있으며, 특히, 본 실시예에서는 다이 영역(120)의 소자 공정시 함께 형성된 캐패시터의 상부전극(top electrode)을 구성하는 금속물질들을 포함할 수 있다. 본 실시예는 이에 한정되지 않으며, 다이 영역(120)의 소자 공정시 스크라이브 라인 영역 상에도 금속물질이 덮이는 모든 공정에 적용될 수 있다.
다이 영역(120)과 이웃하는 오픈 영역(10)의 양측벽은 다이 영역(120)으로부터 일정 거리 이격될 수 있다. 노치 패턴(10N)은 다이 영역(120)과 이웃하지 않는 오픈 영역(10)의 적어도 일측벽에 형성될 수 있다. 노치 패턴(10N)은 다이 영역(120)과 이웃하지 않는 오픈 영역(10)의 양측벽에 형성될 수 있다. 노치 패턴(10N)은 오픈 영역(10)이 위치하는 스크라이브 라인 영역(110)의 연장되는 방향에 형성될 수 있다. 예를 들어, 제1방향으로 연장하는 제1스크라이브 라인 영역(110A, 도 1 참조)에 오픈 영역(10)이 위치하는 경우, 노치 패턴(10N)은 제1방향을 가리키도록 형성될 수 있다. 또는, 제2방향으로 연장하는 제2스크라이브 라인 영역(110B, 도 1 참조)에 오픈 영역(10)이 위치하는 경우, 노치 패턴(10N)은 제2방향을 가리키도록 형성될 수 있다. 또는, 제1방향 및 제2방향으로 연장하는 제1스크라이브 라인 영역(110A) 및 제2스크라이브 라인 영역(110B) 각각에 오픈 영역(10)이 위치하는 경우, 노치 패턴(10N)은 각 스크라이브 라인 영역의 연장하는 방향을 가리키도록 형성될 수 있다.
특히, 본 실시예의 노치 패턴(10N)은 스트레스 트리거링 역할을 극대화하기 위해, 노치 패턴이 가리키는 방향인 장축의 길이가 그에 수직하는 방향인 단축의 길이와 동일하거나, 단축의 길이보다 더 길도록 조절할 수 있다.
오픈 영역(10)의 일측벽에 형성되는 노치 패턴(10N)은 2개 이상이 이격되어 배치될 수 있다. 다른 실시예로, 오픈 영역(10)의 일측벽에 형성되는 노치 패턴(10N)은 적어도 한개 이상이 배치될 수 있다. 다른 실시예로, 오픈 영역(10)의 일측벽에 형성되는 노치 패턴(10N)은 다수개가 연속하여 배치될 수 있다.
노치 패턴(10N)은 스텔스 다이싱(stealth dicing) 및 WEC(wafer expanding cut) 이후 발생된 크랙(crack) 에너지가 금속 박막 패턴에 닿았을 때, 노치 패턴(10N)이 가리키는 방향으로 크랙 스트레스가 전달되도록 유도함으로써 분단성을 증가시킴과 동시에, 크랙 스트레스가 다이 영역(120)으로 전달 되어 박막 들뜸(film delamination)이 발생하는 것을 방지할 수 있다.
오픈 영역(10)은 포토 키(photo key) 형성시 함께 형성될 수 있다. 다른 실시예로, 오픈 영역(10)은 포토 키(photo key)로 작용할 수 있다. 다른 실시예로, 오픈 영역(10)은 포토 키(photo key) 형성 전 또는 형성 후에 별도의 마스크 공정을 통해 형성될 수도 있다. 다른 실시예로, 오픈 영역(10)은 포토 키(photo key)와 이격되는 영역에 형성될 수도 있다.
다른 실시예로, 오픈 영역(10)은 도 2b와 같이, 하부층과의 오버레이 확인을 위한 오버레이 키(20, overlay key) 패턴이 잔류하도록 패터닝될 수 있다. 다른 실시예로, 오픈 영역(10)은 도 2c와 같이, 웨이퍼와 장치 간의 얼라인 확인을 위한 얼라인 키(30, align key) 패턴이 잔류하도록 패터닝될 수 있다. 다른 실시예로, 오픈 영역(10)은 도 2d와 같이, 제1방향 또는 제2방향으로 연장되는 스크라이브 라인 영역(110) 내에 일정 간격 이격된 복수개의 패턴이 나란이 배치될 수 있다. 다른 실시예로, 오픈 영역(10)은 도 2e와 같이, 노치 패턴(10N)이 가리키는 방향이 오픈 영역(10)의 안쪽이 되도록 패터닝될 수 있다. 다른 실시예로, 오픈 영역(10)은 도 2f와 같이, 노치 패턴(10N)이 한 방향만을 가리키도록 패터닝될 수 있다. 즉, 하나의 오픈 영역(10)에서 일측벽의 노치 패턴(10N)은 오픈 영역(10)의 바깥쪽을 가리키고, 타측벽의 노치 패턴(10N)은 오픈 영역(10)의 안쪽을 가리킬 수 있다. 본 실시예들은 오픈 영역(10)의 일 예들을 설명하고 있으나, 본 실시예는 이에 한정되지 않으며, 노치 패턴(10N)이 가리키는 방향, 오픈 영역(10)의 크기 및 개수가 필요에 따라 조절되고 배치될 수 있다.
오픈 영역(10)에 의해 스크라이브 라인 영역(110)의 최상부에 형성된 금속물질, 예를 들어, 캐패시터의 상부전극을 구성하는 금속물질층을 국부적으로 제거함으로써, 스크라이브 라인 영역(110) 내에 금속물질의 절대적인 양을 감소시킬 수 있다. 따라서, 웨이퍼 다이싱(dicing) 공정시 분단 에너지가 웨이퍼 표면의 수직 방향으로 전달(propagation) 되도록 하여 다이싱 공정을 보다 용이하게 진행할 수 있다.
또한, 스크라이브 라인 영역(110)의 최상부에 형성된 금속물질의 일부만을 국부적으로 제거함으로써, 스크라이브 라인 영역(110) 전체의 금속물질을 제거하는 경우 발생하는 문제를 미연에 방지할 수 있다. 즉, 스크라이브 라인 영역(110) 전체의 금속물질 제거에 따른 잔류물 또는 파티클(particle) 등이 패턴의 측벽에 집중되어, 결과적으로 추후 금속배선 콘택플러그의 낫 오픈(not open) 또는 콘택플러그와 캐패시터 간의 단락(short)과 같은 불량이 발생하는 문제를 미연에 방지할 수 있다.
도 3a 및 도 3b는 본 실시예에 따른 반도체 장치의 일 예를 나타내는 단면도들이다. 도 3a는 도 2a의 평면도를 A-A'에서 바라본 단면도이며, 도 3b는 도 2a의 평면도를 B-B'에서 바라본 단면도이다. 도 3a 및 도 3b는 도 2b 내지 도 2d에서도 동일한 구조를 포함할 수 있으며, 그 외에 본 실시예에 따른 오픈 영역 및 노치 패턴을 포함하는 모든 구조의 단면도에서 동일한 구조를 포함할 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 이웃하는 다이 영역(120) 사이에 스크라이브 라인 영역(110)이 배치될 수 있다. 스크라이브 라인 영역(110)과 인접한 다이 영역(120)은 보호 구조물(210)이 형성될 수 있다. 스크라이브 라인 영역(110)과 인접한 다이 영역(120)은 칩 가드(chip guard) 영역일 수 있으며, 보호 구조물(210)은 셀 영역(cell region)에 형성된 반도체 소자를 보호하는 역할을 할 수 있다.
스크라이브 라인 영역(110)에는 포토 키(photo key)를 위한 플레이트 구조물(DC)이 형성될 수 있다. 플레이트 구조물(DC) 상부에는 금속배선 형성시 포토 키로서 작용할 수 있는 배선물질층(220)이 배치될 수 있다. 플레이트 구조물(DC)과 배선물질층(220) 사이에는 절연층(미도시)이 배치될 수 있다. 도시되지 않았으나, 스크라이브 라인 영역(110)에는 포토 키를 위한 플레이트 구조물(DC)과 인접하여 셀 영역의 캐패시터 구조와 동일한 테스트 소자가 형성될 수도 있다.
플레이트 구조물(DC)은 금속물질층, 절연층 및 금속물질층의 적층구조를 포함할 수 있다. 절연층 상하부의 금속물질층들은 셀 영역의 반도체 소자 형성시 오버레이 키 및/또는 얼라인 키 역할을 하는 포토 키(photo key)로서 작용할 수 있다. 절연층은 다층으로 형성될 수 있으며, 다층의 절연층 사이에 캐패시터의 쓰러짐 방지를 위한 서포터를 더 포함할 수 있다.
플레이트 구조물(DC)의 최상부 금속물질층은 셀 영역의 캐패시터의 상부전극과 동일한 물질로 형성될 수 있으며, 캐패시터의 상부전극 형성과 동시에 형성될 수 있다. 플레이트 구조물(DC)은 후속 웨이퍼 다이싱 공정에서 다이 분단 과정을 방해하는 요소로 작용할 수 있으며, 따라서 본 실시예에서는 도 3b와 같이 플레이트 구조물(DC)의 일부를 국부적으로 제거하는 오픈 영역(10)을 형성하고, 특히 도 3a와 같이 노치 패턴(10N)을 형성하여, 스크라이브 라인 영역의 연장 방향으로 쏘잉 스트레스(sawing stress)를 집중시킬 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
110 : 스크라이브 라인 영역 120 : 다이 영역
10 : 오픈 영역 10N : 노치 패턴

Claims (24)

  1. 웨이퍼 내에 서로 이격 배치된 다이 영역;
    상기 인접한 다이 영역 사이에 배치되고, 금속물질층으로 커버링된 스크라이브 라인 영역; 및
    상기 스크라이브 라인 영역 내에 배치되어, 상기 스크라이브 라인 영역이 연장되는 방향을 가리키는 노치 패턴을 포함하고, 상기 금속물질층이 국부적으로 제거된 오픈 영역
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 스크라이브 라인 영역은,
    제1방향으로 연장하는 제1스크라이브 라인 영역과 제2방향으로 연장하는 제2스크라이브 라인 영역을 포함하고, 상기 제1스크라이브 라인 영역과 제2스크라이브 라인 영역은 수직으로 교차하는 반도체 장치.
  3. 제1항에 있어서,
    상기 다이 영역과 이웃하는 상기 오픈 영역의 양측벽은 상기 다이 영역으로부터 일정 거리 이격된 반도체 장치.
  4. 제1항에 있어서,
    상기 노치 패턴은 상기 다이 영역과 이웃하지 않는 오픈 영역의 적어도 일측벽에 형성된 반도체 장치.
  5. 제1항에 있어서,
    상기 오픈 영역의 일측벽에 형성되는 노치 패턴은 상기 오픈 영역의 바깥쪽을 향하도록 형성된 반도체 장치.
  6. 제1항에 있어서,
    상기 오픈 영역의 일측벽에 형성되는 노치 패턴은 상기 오픈 영역의 안쪽을 향하도록 형성된 반도체 장치.
  7. 제2항에 있어서,
    상기 제1스크라이브 라인 영역에 배치된 오픈 영역은 상기 제1방향을 가리키는 노치 패턴을 포함하고, 상기 제2스크라이브 라인 영역에 배치된 오픈 영역은 상기 제2방향을 가리키는 노치 패턴을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 노치 패턴은 노치 패턴이 가리키는 방향인 장축의 길이가 그에 수직하는 방향의 단축의 길이와 동일하거나, 단축의 길이보다 더 긴 반도체 장치.
  9. 제1항에 있어서,
    상기 오픈 영역의 일측벽에 형성되는 노치 패턴은 다수개가 서로 이격되어 배치되는 반도체 장치.
  10. 제1항에 있어서,
    상기 오픈 영역의 일측벽에 형성되는 노치 패턴은 다수개가 연속하여 배치되는 반도체 장치.
  11. 제1항에 있어서,
    상기 오픈 영역은 포토 키로 작용하는 반도체 장치.
  12. 제1항에 있어서,
    상기 오픈 영역의 내부에 포토 키로 작용하기 위한 복수의 패턴을 더 포함하는 반도체 장치.
  13. 제1항에 있어서,
    상기 오픈 영역은 스크라이브 라인 영역 내에 서로 이격된 복수개가 배치되는 반도체 장치.
  14. 제1항에 있어서,
    상기 금속물질층은 포토키(photo key)를 형성하기 위한 금속물질층인 반도체 장치.
  15. 웨이퍼 내에 서로 이격 배치되고, 캐패시터를 포함하는 반도체 소자가 형성된 다이 영역;
    상기 인접한 다이 영역 사이에 배치되고, 상기 캐패시터의 상부전극과 동일한 금속물질층이 커버링된 스크라이브 라인 영역; 및
    상기 스크라이브 라인 영역 내에 배치되어, 상기 스크라이브 라인 영역이 연장되는 방향을 가리키는 노치 패턴을 포함하고, 상기 금속물질층이 국부적으로 제거된 오픈 영역
    을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 다이 영역과 이웃하는 상기 오픈 영역의 양측벽은 상기 다이 영역으로부터 일정 거리 이격된 반도체 장치.
  17. 제15항에 있어서,
    상기 노치 패턴은 상기 다이 영역과 이웃하지 않는 오픈 영역의 적어도 일측벽에 형성된 반도체 장치.
  18. 제15항에 있어서,
    상기 노치 패턴은 노치가 가리키는 방향인 장축의 길이가 그에 수직하는 방향의 단축의 길이와 동일하거나, 단축의 길이보다 더 긴 반도체 장치.
  19. 제15항에 있어서,
    상기 오픈 영역의 일측벽에 형성되는 노치 패턴은 다수개가 서로 이격되어 배치되는 반도체 장치.
  20. 제15항에 있어서,
    상기 오픈 영역의 일측벽에 형성되는 노치 패턴은 다수개가 연속하여 배치되는 반도체 장치.
  21. 제15항에 있어서,
    상기 오픈 영역은 포토 키로 작용하는 반도체 장치.
  22. 제15항에 있어서,
    상기 오픈 영역의 내부에 포토 키로 작용하기 위한 복수의 패턴을 더 포함하는 반도체 장치.
  23. 제15항에 있어서,
    상기 오픈 영역은 스크라이브 라인 영역 내에 서로 이격된 복수개가 배치되는 반도체 장치.
  24. 제15항에 있어서,
    상기 금속물질층은 포토키(photo key)를 형성하기 위한 금속물질층인 반도체 장치.
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