CN100385628C - 半导体晶片和半导体器件的制造工艺 - Google Patents

半导体晶片和半导体器件的制造工艺 Download PDF

Info

Publication number
CN100385628C
CN100385628C CNB2005100795194A CN200510079519A CN100385628C CN 100385628 C CN100385628 C CN 100385628C CN B2005100795194 A CNB2005100795194 A CN B2005100795194A CN 200510079519 A CN200510079519 A CN 200510079519A CN 100385628 C CN100385628 C CN 100385628C
Authority
CN
China
Prior art keywords
scribe line
semiconductor wafer
width
auxiliary patterns
scribe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005100795194A
Other languages
English (en)
Other versions
CN1713354A (zh
Inventor
木田刚
野田贵三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1713354A publication Critical patent/CN1713354A/zh
Application granted granted Critical
Publication of CN100385628C publication Critical patent/CN100385628C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Laser Beam Processing (AREA)

Abstract

根据本发明的半导体晶片(1)，包括：在两个相互垂直的方向上的第一划片线(31)，其具有第一宽度并将半导体晶片(1)分成多个区域；第二划片线(32)，其具有比第一宽度小的第二宽度并将区域分成多个半导体芯片区(2)；沿着半导体芯片区(2)的边缘形成的电极焊盘(5)；以及设置在划片线中的含金属的辅助图案(4)。在第二划片线(32)中，在与芯片区(2)中具有电极焊盘(5)的边缘相邻的区域中的至少最外表面中不存在辅助图案(4)。

Description

半导体晶片和半导体器件的制造工艺
该申请以日本专利申请No.2004-183892和2004-235020为基础，在这里引入其内容作为参考。
技术领域
本发明涉及一种半导体晶片和制造半导体器件的方法，特别涉及一种通过划片将半导体晶片分成单独的半导体芯片的工艺和该工艺所使用的半导体晶片。
背景技术
通常，如下制造半导体芯片。首先，在半导体晶片1上形成多个半导体芯片2(图1)。然后，沿着具有半导体芯片2的区域之间的划片线3，用已知为划片刀(dicing blade)的切割机来切割半导体晶片1。因此，形成刀片切割区(blade-cut area)13以将晶片分成独立的半导体芯片12(图4)。用于将晶片分成独立的半导体芯片12的这种工艺通常称为划片。
对于划片，划片刀必须沿着划片线3精确地切割半导体晶片1。因此，如图2所示，在划片线3上形成对准标记41，用于利用对准标记41作为导引标记来对准划片刀。对准标记41可由金属膜制成，在半导体晶片1和金属对准标记41之间产生了反射率差。因此，可以由反射率差来检查对准标记41的位置，能对准划片刀。例如，在特开专利公开No.1989-304721中公开了这种技术。
另外，可在划片线3上形成TEG(测试元件组)42，其可包含金属。例如，在特开专利公开No.2002-176140中公开了这种技术。
近来，已显著地缩减了半导体芯片的尺寸。半导体芯片的尺寸缩减增加了由一片半导体晶片获得的半导体器件的数目。然而，当划片线具有与常规半导体晶片中的划片线相同的宽度时，在半导体晶片上的区域中增加了划片线的比例。因此必须缩减划片线的宽度，用于进一步增加由一片半导体晶片获得的半导体芯片的数目。
然而，当划片线具有比常规半导体晶片中的更短的宽度时，在划片期间的破坏现象(chipping)会导致半导体芯片损坏。特别地，形成于半导体晶片上的层间绝缘膜比半导体晶片本身更易碎，以致划片线上的层间绝缘膜中的破坏现象很可能到达半导体芯片区中的层间绝缘膜。
因此，如图3所示，开发了在用划片刀切割之前，用激光束照射划片线3以预先除去划片线3中的层间绝缘膜的技术。例如，在特开专利公开No.2003-320466中公开了该技术。利用该技术，在划片线3中形成激光照射区10。由于该区域不具有层间绝缘膜，所以在用划片刀切割期间可以避免划片线上的层间绝缘膜中的破坏现象。因此，破坏现象决不会到达其中形成了半导体芯片的区域。
特开专利公开No.1988-250119描述了用于使由一片半导体晶片获得的半导体芯片的数目最大化的措施。具体地，公开了一种半导体晶片，其中在条型半导体芯片中较短边缘之间的划片线具有比较长边缘之间的划片线短的宽度，且在较短边缘之间的划片线上形成了辅助图案(accessory pattern)(参见，其中的图2)。
发明内容
现在本发明人发现了上述的现有技术具有以下问题。
如果激光照射在划片线上期间用激光照射辅助图案，则使辅助图案中包含的金属散开了。在此，当在半导体芯片中的划片线附近的区域中形成电极焊盘时，散开的金属会污染电极焊盘。电极焊盘的这种污染引起了随后工艺如丝焊中的问题。随着划片线的宽度变短，该问题变得更显著。
根据本发明，提供了一种半导体晶片，包括：
在两个相互垂直的方向上的第一划片线，其具有第一宽度并将半导体晶片分成多个区域；
第二划片线，其具有比第一宽度小的第二宽度并将所述区域分成多个芯片区；
沿着芯片区的边缘形成的电极焊盘；以及
设置在划片线中的含金属的辅助图案；
其中在第二划片线中，在与芯片区中具有电极焊盘的边缘相邻的区域中的至少最外表面中不存在辅助图案。
为了显著地缩减划片线的宽度以从一片半导体晶片获得尽可能多的半导体芯片，需要在划片之前通过激光照射来除去层间绝缘膜。在本发明中，在第二划片线中与电极焊盘相邻的区域的至少最外表面中不存在含金属的辅助图案。因此，甚至当用激光束照射第二划片线时，电极焊盘决不会由于金属散开而被污染。辅助图案可以设置在第一划片线上，其足够宽以消除划片之前激光照射的必要性。
本发明还提供了一种半导体器件的制造方法，包括如下步骤：
制备上述的半导体晶片；
通过激光照射在第二划片线中形成沟槽；
以及
用刀片切割第一和第二划片线；
其中除了与第二划片线相交之外的第一划片线中的至少部分没有被激光束照射。
在该制造方法中，没有用激光束照射包括含金属的辅助图案的第一划片线，从而避免由于金属散开而污染电极焊盘。在此，甚至当用激光束照射第一和第二划片线之间的交叉区时，因为交叉区通常远离电极，所以金属散开而污染电极焊盘是不显著的。
可以将第一划片线的宽度缩减到只要划片期间的破坏现象对半导体芯片没有不利影响的范围，以消除对第一划片线激光照射的必要性，且由此从一片半导体晶片获得尽可能多的半导体芯片。
本发明可以增加由一片半导体晶片获得的半导体芯片的数目。此外，本发明可以防止在用于除去半导体晶片中的层间绝缘膜的激光照射期间电极焊盘被从形成在划片线上的辅助图案散开的金属污染。
附图说明
自下面的说明并结合附图，本发明的以上和其它目的、优点和特征将变得更显而易见，其中：
图1是根据现有技术的半导体晶片的平面示意图。
图2是图1的部分放大图。
图3示出了在常规的划片方法中的激光照射工艺。
图4示出了划片之后图3中的半导体晶片。
图5是实例1中的半导体晶片的平面示意图。
图6是图5的部分放大图。
图7示出了根据本发明的工艺中的激光照射工艺。
图8示出了根据本发明的工艺中的激光照射工艺。
图9示出了划片之后图7和8中的半导体晶片。
图10A是图7的线A-A′的剖面图。
图10B是图7的线A-A′的剖面图。
图11A是图8的线B-B′的剖面图。
图11B是图8的线B-B′的剖面图。
图12A是划片之后图10A和11A中的半导体晶片的剖面图。
图12B是划片之后图10B和11B中的半导体晶片的剖面图。
图13是实例2中的半导体晶片的部分放大图。
图14是实例3中的半导体晶片的部分放大图。
图15是示出划片之后图14中的半导体晶片的部分放大图。
图16是实例4中的半导体晶片的部分放大图。
图17说明了对准TEG为十字的优点。
具体实施方式
现在在此将参考说明性的实施例描述本发明。本领域技术人员将认识到，利用本发明的技术可以实现许多的可选实施例，且本发明并不局限于为了说明目的说明的实施例。
实例1
作为本发明的最优选实施例，将参考图5和6描述实例1。在图5中，X-Y坐标轴系统用于便于表示说明时的方向。
图5是根据该实例中的半导体晶片的总图。
在半导体晶片1上，形成了多个半导体芯片(芯片区)2。第一划片线31和第二划片线32介于相邻的半导体芯片2之间。换句话说，通过第一划片线31和第二划片线32将半导体晶片1划分为多个芯片区2。
在此使用的术语“划片线”涉及当将半导体晶片1分成独立的半导体芯片2时，通过切割刀片或切割激光切割的区域。
由于半导体芯片2对准为矩阵，所以在两个基本上彼此垂直的方向上形成第一划片线31和第二划片线32。在图5的实例中，第一划片线31和第二划片线32分别形成在X和Y方向上。
具有第一宽度的划片线是第一划片线31，而具有比第一宽度小的第二宽度的划片线是第二划片线32。辅助图案4设置在较宽的第一划片线31处。在多个基本上平行的第一划片线31之间，形成了几个第二划片线32。
在该实例中，如图5所示，在第一划片线31之间形成三个第二划片线32。在X和Y方向上，在多个基本上平行的第一划片线31之间形成几个第二划片线32。如图5所示，由第一划片线31将半导体晶片1划分成给定区域。由第二划片线32将给定区域划分成芯片区。
在此，可以通过以尽可能低的频率形成第一划片线31，来增加由一片半导体晶片1获得的半导体芯片2的数目。
只要可以进行划片，就尽可能多地缩减第二划片线32的宽度，以使由一片半导体晶片1获得的半导体芯片2的数目最大。只要可以形成辅助图案4且在划片期间的破坏现象对半导体芯片2没有影响，就尽可能多地缩减第一划片线31的宽度。
例如，第一划片线31的第一宽度可以为60μm至120μm，而第二划片线32的宽度可以小于60μm。
图6放大了图5中的区域S(图5中的阴影线区)。
如图6所示，半导体芯片2包括在与划片线31、32相邻的区域中的电极焊盘5。
此外，辅助图案4仅设置在第一划片线31中，而没有设置在第二划片线32中。但假设辅助图案4可以设置在第一划片线31和第二划片线32之间的交叉区域中。在该实例中，对准标记41和TEG 42的组合共同地称为辅助图案4。
接下来，将参考图7、8和9描述如图6所示的半导体晶片的划片工艺。
如图7或8所示，用激光束照射第二划片线32，以除去第二划片线32中的层间绝缘膜。结果，在第二划片线32中形成沟槽(激光照射区10)。由于在第二划片线32中没有形成辅助图案，所以通过激光照射散开包含在辅助图案中的金属决不会污染电极焊盘5。
图7示出了通过激光照射在一个第二划片线32中形成两个平行沟槽(激光照射区10)的实例。图10A和10B是图7的线A-A′的剖面图。图10A示出了沟槽6穿入层间绝缘膜7并到达半导体晶片1中的硅层16的实例，而图10B示出了沟槽6没有到达硅层16的实例。
图8示出了通过激光照射在一个第二划片线32中形成一个沟槽(激光照射区10)的实例。图11A和11B是图8的线B-B′的剖面图。图11A示出了沟槽6穿入层间绝缘膜7并到达半导体晶片1中的硅层16的实例，而图11B示出了沟槽6没有到达硅层16的实例。
在此，由于没有用激光束照射具有辅助图案4的第一划片线31，所以电极焊盘5没有由于散开包含在辅助图案中的金属污染。
随后，如图9所示，用切割刀片切割第一划片线31和第二划片线32。因此，形成刀片切割区13以给出独立的半导体芯片12。如图9所示，在根据该实例的划片工艺的一些半导体芯片20中，具有激光照射迹线14的边缘可不具有辅助图案4的剩余迹线，而没有激光照射迹线14的边缘可具有辅助图案的剩余迹线17。
图12示出了划片之后图10和11中的一部分。图12A示出了划片之后图10A和11A中的第二划片线32。图12B示出了划片之后图10B和11B中的第二划片线32。由于通过激光照射预先除去了在第二划片线32中的层间绝缘膜7，所以划片线中出现的破坏现象没有通过层间绝缘膜7在半导体芯片2的层间绝缘膜7中产生影响。
虽然第一划片线31不包括沟槽，但划片线本身足够宽以防止破坏现象影响半导体芯片中的层间绝缘膜7。
可选地，作为对准标记的辅助图案可不由金属而由掺杂剂扩散层形成。在此，通过由于掺杂剂浓度差引起的反射率差来识别对准标记。因为在激光照射期间决不会发生由散开的金属引起的电极焊盘的污染，所以由掺杂剂扩散层形成的对准标记可设置在第二划片线上。
虽然由金属制成的辅助图案4形成在图6中的半导体晶片1的表面上，但它可以形成在层间绝缘膜7内。例如，对应于扩散工艺中使用的对准图案。在该实例中，如果包含金属的辅助图案4位于自半导体晶片1最外表面的预定深度中，则这种辅助图案4可以设置在与第二划片线32中的电极焊盘5相邻的区域中。在这种情况下，至少在半导体晶片1的最外表面上，不能设置包含金属的辅助图案4。因为，当含金属的辅助图案4位于自半导体晶片1最外表面的预定深度中时，可以防止由于散开的金属引起电极焊盘5的污染。实验表明，当在自第二划片线32最外表面的至少1.5μm深度处形成了形成辅助图案4时，则通过激光照射第二划片线32不会出现金属污染电极焊盘。辅助图案可以设置在第二划片线32中的深度可随着构成辅助图案的金属类型、层间绝缘膜的类型和所用的激光强度而变化。然而优选的是，将不含金属的辅助图案设置在与第二划片线32中的电极焊盘5相邻的区域中。
在图6中，在第一划片线31彼此相交的区域中形成对准标记41，并在第一划片线31中的另一区域中形成TEG 42。然而，不局限于该结构，TEG 42可以形成在第一划片线31彼此相交的区域中，而对准标记41可以形成在另一区域中。
实例2
将参考图13描述本发明的实例2。
本实例与实例1的差别在于：辅助图案410设置在第二划片线32彼此相交的区域中。将描述该差别，而将省略其它元件的描述。
由于划片线彼此相交的区域远离半导体芯片2上形成的电极焊盘5，所以甚至当金属从设置于该区域中的对准标记410散开时，也能够基本上防止电极焊盘5的污染。
希望设置于第二划片线32彼此相交区域中的辅助图案410是对准标记，因为设置多个对准标记可改善对准精度。
在本实例中半导体晶片1的划片方法如实例1中描述的。然而，希望用激光束照射除了第二划片线32彼此相交的区域中形成的对准标记410之外的第二划片线，以留下对准标记410。这是因为可在刀片切割的随后工艺中利用完整的对准标记410。
实例3
将参考图14描述本发明的实例3。
该实例与实例1的差别在于：在每个半导体芯片2中，仅在一个方向上沿着两个相对的边缘8形成了电极焊盘5，以及与在另一个方向上的没有形成电极焊盘5的两个相对的边缘9相邻的给定的第二划片线32上形成了辅助图案4。将描述这些差别，而省略其它元件的描述。
辅助图案4可以设置在与没有电极焊盘5的两个边缘9相邻的第二划片线32中，从而甚至当通过激光照射散开金属时也能防止电极焊盘5被污染。
在该实例中的半导体晶片1的划片方法如实例1中描述的。图15示出了划片之后该实例的半导体晶片1。在该实例中，由于辅助图案4形成在没有与电极焊盘5相邻的第二划片线32中，所以激光照射迹线14和辅助图案迹线17都可以保留在独立芯片中没有电极焊盘5的边缘中。
实例4
将参考图16描述本发明的实例4。
该实例与实例1的差别在于：有比第一划片线31宽的第三划片线33。例如，第三划片线33可具有大于120μm的宽度。将描述该差别，而省略其它元件的描述。
第三划片线33足够宽，以防止半导体芯片2被刀片切割期间出现的破坏现象影响。此外，甚至当辅助图案4设置在第三划片线33中且构成辅助图案4的金属被激光照射散开时，金属也不会达到半导体芯片2中的电极焊盘5。
因此沿着相邻半导体芯片2中具有电极焊盘5的边缘，可以在第三划片线33上形成辅助图案4。在激光照射或不进行激光照射之后，可以用刀片切割第三划片线33。
如实例1中描述的切割第一划片线31和第二划片线32。
在本发明中，例如图6所示，第一划片线31形成在两个相互垂直的方向上，且辅助图案4尤其是TEG 42设置为十字。以下将描述该结构的优点。
TEG 42由如晶体管的器件构成，用于检查半导体芯片2的制造工艺和焊盘将器件电连接到外部构件上的性能。根据检查的类型和/或要检查的步骤，形成了多个类型的TEG。在当前的半导体晶片中，可形成20种类型的TEG。
此外，在半导体晶片的整个表面上方形成TEG，因为近来随着半导体晶片的尺寸变大，而在一片半导体晶片上产生了制造时的位置变化。
在此，将描述用于检查在如图17所示的半导体晶片1上的区域P和Q之内的制造工艺的性能的情况，在这些区域中有规则间隔的相等数目的TEG。区域P和Q具有相等的面积。
如果将TEG排列为直线，则随着TEG数目增加，一些TEG位于区域P的外面。因此不能使用它们来检查P之内的区域。
另一方面，在本发明中将它们排列为十字是非常有利的，因为在区域Q中可以比在区域P中放置更多的TEG。
显而易见的是，本发明不局限于上述实施例，在不脱离本发明的范围和精神的条件下，可以对它们进行修改和改变。

Claims (8)

1.一种半导体晶片，包括：
多个第一划片线，其在两个相互垂直的方向上延伸，所述第一划片线具有第一宽度并将半导体晶片分成多个区域；
多个第二划片线，其具有比第一宽度小的第二宽度，所述第二划片线将区域分成多个半导体芯片区；
沿着芯片区的边缘形成的电极焊盘；以及
设置在所述第一和第二划片线中的含金属的辅助图案，
其中在第二划片线中，在与半导体芯片区中具有电极焊盘的边缘相邻的区域中的至少最外表面中不存在含金属的辅助图案，
其中含金属的辅助图案还形成在第二划片线彼此相交的区域中。
2.如权利要求1的半导体晶片，其中所述形成在第二划片线彼此相交区域中的含金属的辅助图案是对准标记。
3.如权利要求1的半导体晶片，其中第一宽度是60μm至120μm并包括60μm和120μm，第二宽度小于60μm。
4.如权利要求1的半导体晶片，其中多个含金属的辅助图案在两个交叉的第一划片线中设置为十字。
5.如权利要求1的半导体晶片，进一步包括多个第三划片线，其具有比第一宽度大的第三宽度，其中含金属的辅助图案形成于所述第三划片线中。
6.如权利要求5的半导体晶片，其中第一宽度是60μm至120μm并包括60μm和120μm，第二宽度小于60μm，且第三宽度大于120μm。
7.一种半导体器件的制造方法，包括如下步骤：
制备如权利要求1至6中任何一个的半导体晶片；
通过用激光束照射在第二划片线中形成沟槽；并用刀片切割第一划片线和第二划片线；
其中至少在第一划片线中除了与第二划片线相交的部分之外的部分没有被激光束照射。
8.一种半导体器件的制造方法，包括如下步骤：
制备如权利要求2的半导体晶片；
通过激光照射在除了对准标记之外的第二划片线中形成沟槽；以及
用刀片切割第一划片线和第二划片线。
CNB2005100795194A 2004-06-22 2005-06-22 半导体晶片和半导体器件的制造工艺 Expired - Fee Related CN100385628C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004183892 2004-06-22
JP2004183892 2004-06-22
JP2004235020 2004-08-12
JP2004235020A JP4377300B2 (ja) 2004-06-22 2004-08-12 半導体ウエハおよび半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1713354A CN1713354A (zh) 2005-12-28
CN100385628C true CN100385628C (zh) 2008-04-30

Family

ID=35481156

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100795194A Expired - Fee Related CN100385628C (zh) 2004-06-22 2005-06-22 半导体晶片和半导体器件的制造工艺

Country Status (5)

Country Link
US (2) US7554211B2 (zh)
JP (1) JP4377300B2 (zh)
KR (1) KR100661084B1 (zh)
CN (1) CN100385628C (zh)
TW (1) TWI293188B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367324A (zh) * 2012-04-01 2013-10-23 上海华虹Nec电子有限公司 用于半导体芯片的切割道

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3962713B2 (ja) * 2003-09-30 2007-08-22 キヤノン株式会社 アライメントマークの形成方法、およびデバイスが構成される基板
JP4648745B2 (ja) * 2005-04-12 2011-03-09 セイコーインスツル株式会社 金属膜パターニング用レチクルおよびそれを用いた露光法と半導体ウエハ
US7755207B2 (en) * 2005-07-27 2010-07-13 Ricoh Company, Ltd. Wafer, reticle, and exposure method using the wafer and reticle
US20070077011A1 (en) * 2005-09-30 2007-04-05 Emcore Corporation Simple fiducial marking for quality verification of high density circuit board connectors
US7614800B2 (en) * 2005-09-30 2009-11-10 Emcore Corporation Fiducial markings for quality verification of high density circuit board connectors
US7198988B1 (en) * 2005-11-16 2007-04-03 Emcore Corporation Method for eliminating backside metal peeling during die separation
US7382038B2 (en) 2006-03-22 2008-06-03 United Microelectronics Corp. Semiconductor wafer and method for making the same
JP4712641B2 (ja) * 2006-08-09 2011-06-29 富士通セミコンダクター株式会社 半導体ウエハとその試験方法
DE102007004953A1 (de) * 2007-01-26 2008-07-31 Tesa Ag Heizelement
US7741196B2 (en) * 2007-01-29 2010-06-22 Freescale Semiconductor, Inc. Semiconductor wafer with improved crack protection
US20080265445A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Marks for the Alignment of Wafer-Level Underfilled Silicon Chips and Method to Produce Same
JP2008311455A (ja) * 2007-06-15 2008-12-25 Nec Electronics Corp 半導体装置の耐熱応力評価方法、及び評価素子を有する半導体ウエハ
JP2009049390A (ja) * 2007-07-25 2009-03-05 Rohm Co Ltd 窒化物半導体素子およびその製造方法
JP5466820B2 (ja) * 2007-10-18 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 半導体基板、及び半導体装置の製造方法
US8680653B2 (en) * 2007-11-12 2014-03-25 Infineon Technologies Ag Wafer and a method of dicing a wafer
US8648444B2 (en) * 2007-11-29 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer scribe line structure for improving IC reliability
JP5460108B2 (ja) * 2008-04-18 2014-04-02 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5309728B2 (ja) * 2008-06-27 2013-10-09 富士通セミコンダクター株式会社 レチクルデータ作成方法及びレチクルデータ作成装置
US8796073B2 (en) * 2008-09-24 2014-08-05 Qualcomm Incorporated Low cost die-to-wafer alignment/bond for 3d IC stacking
JP2010225961A (ja) * 2009-03-25 2010-10-07 Mitsubishi Electric Corp 半導体素子の製造方法
US8039367B2 (en) * 2009-05-13 2011-10-18 United Microelectronics Corp. Scribe line structure and method for dicing a wafer
JP5175803B2 (ja) * 2009-07-01 2013-04-03 新光電気工業株式会社 半導体装置の製造方法
KR101102658B1 (ko) * 2009-11-27 2012-01-04 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
CN102157366A (zh) * 2011-01-31 2011-08-17 杭州士兰明芯科技有限公司 一种减少晶片减薄后翘曲的方法
CN102683278A (zh) * 2011-03-08 2012-09-19 上海华虹Nec电子有限公司 芯片和芯片的分离方法
JP5992731B2 (ja) * 2012-06-07 2016-09-14 株式会社ディスコ ウエーハの加工方法
US9443807B2 (en) * 2013-09-06 2016-09-13 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
US20150069627A1 (en) * 2013-09-06 2015-03-12 Kabushiki Kaisha Toshiba Interposer wafer and method of manufacturing same
KR101646170B1 (ko) 2014-09-11 2016-08-09 한국전기연구원 계통연계운전 및 독립운전을 수행하는 전력시스템 제어 방법
CN104701301B (zh) * 2015-03-10 2018-05-01 武汉新芯集成电路制造有限公司 一种晶圆对准标记
JP6358240B2 (ja) * 2015-11-19 2018-07-18 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
KR102537526B1 (ko) * 2016-05-31 2023-05-26 삼성전자 주식회사 반도체 장치
JP6815692B2 (ja) * 2016-12-09 2021-01-20 株式会社ディスコ ウェーハの加工方法
JP6779574B2 (ja) * 2016-12-14 2020-11-04 株式会社ディスコ インターポーザの製造方法
CN107068618B (zh) * 2017-03-20 2021-02-19 通富微电子股份有限公司 一种半导体圆片级封装方法
TWI714865B (zh) * 2017-06-28 2021-01-01 矽創電子股份有限公司 晶圓結構
JP2019054172A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
JP6677232B2 (ja) * 2017-09-29 2020-04-08 日亜化学工業株式会社 発光装置の製造方法
CN108133928B (zh) * 2017-12-25 2020-04-10 豪威科技(上海)有限公司 划片槽及图像传感器晶圆
US11977099B2 (en) * 2018-02-06 2024-05-07 Hitachi High-Tech Corporation Method for manufacturing semiconductor device
CN111566790B (zh) 2018-02-06 2024-04-19 株式会社日立高新技术 半导体装置的评价装置
WO2019155520A1 (ja) 2018-02-06 2019-08-15 株式会社 日立ハイテクノロジーズ プローブモジュールおよびプローブ
US11387130B2 (en) * 2019-01-25 2022-07-12 Semiconductor Components Industries, Llc Substrate alignment systems and related methods
TWI699580B (zh) * 2019-03-07 2020-07-21 友達光電股份有限公司 陣列基板
DE102019204457B4 (de) * 2019-03-29 2024-01-25 Disco Corporation Substratbearbeitungsverfahren
EP3799112B1 (en) * 2019-09-30 2024-02-21 IMEC vzw Method for dicing a semiconductor substrate into a plurality of dies
IT201900024436A1 (it) * 2019-12-18 2021-06-18 St Microelectronics Srl Procedimento per tagliare substrati di semiconduttore e prodotto a semiconduttore corrispondente
KR20220007443A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지
KR20220099333A (ko) * 2021-01-06 2022-07-13 에스케이하이닉스 주식회사 반도체 장치
CN115097691B (zh) * 2022-08-29 2022-12-02 合肥晶合集成电路股份有限公司 一种掩模板及形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051807A (en) * 1987-04-07 1991-09-24 Seiko Epson Corporation Integrated semiconductor structure with incorporated alignment markings
US5496777A (en) * 1993-08-26 1996-03-05 Oki Electric Industry Co., Ltd. Method of arranging alignment marks
JP2001035776A (ja) * 1999-07-22 2001-02-09 Seiko Epson Corp 半導体装置の製造方法及びレチクル
CN1380692A (zh) * 2001-04-12 2002-11-20 日本电气株式会社 具有测试元件组元件的半导体器件
US6713843B2 (en) * 2002-01-28 2004-03-30 Amic Technology Corporation Scribe lines for increasing wafer utilizable area

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5096855A (en) * 1988-05-23 1992-03-17 U.S. Philips Corporation Method of dicing semiconductor wafers which produces shards less than 10 microns in size
JPH01304721A (ja) 1988-06-01 1989-12-08 Mitsubishi Electric Corp 標識を有する半導体基板
JPH0217657A (ja) 1988-07-05 1990-01-22 Mitsubishi Electric Corp 半導体集積回路
JPH02101758A (ja) * 1988-10-11 1990-04-13 Hitachi Ltd 半導体装置の製造方法
KR980012183A (ko) * 1996-07-25 1998-04-30 김광호 웨이퍼 스크라이브 라인에 형성된 테스트용 딜레이 소자
JPH1197645A (ja) * 1997-09-19 1999-04-09 Nec Corp 半導体記憶装置
KR19990053079A (ko) * 1997-12-23 1999-07-15 윤종용 인식 마크가 형성된 반도체 웨이퍼 및 그 인식 마크를 이용한 웨이퍼 절삭 방법
JPH11233458A (ja) 1998-02-18 1999-08-27 Hitachi Ltd 半導体素子の製造方法およびその製造に用いる半導体ウエハ
JP2000124158A (ja) 1998-10-13 2000-04-28 Mitsubishi Electric Corp 半導体ウェハ及び半導体装置
JP3065309B1 (ja) * 1999-03-11 2000-07-17 沖電気工業株式会社 半導体装置の製造方法
JP2000340746A (ja) 1999-05-26 2000-12-08 Yamaha Corp 半導体装置
JP2001076997A (ja) 1999-09-01 2001-03-23 Sharp Corp 半導体装置の製造方法
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
JP2002176140A (ja) 2000-12-06 2002-06-21 Seiko Epson Corp 半導体集積回路ウェハ
US6869861B1 (en) * 2001-03-08 2005-03-22 Amkor Technology, Inc. Back-side wafer singulation method
JP2003007608A (ja) * 2001-06-27 2003-01-10 Canon Inc アライメント方法、露光装置およびデバイス製造方法
US6596562B1 (en) * 2002-01-03 2003-07-22 Intel Corporation Semiconductor wafer singulation method
JP2003320466A (ja) 2002-05-07 2003-11-11 Disco Abrasive Syst Ltd レーザビームを使用した加工機
JP4422463B2 (ja) * 2003-11-07 2010-02-24 株式会社ディスコ 半導体ウエーハの分割方法
JP4550457B2 (ja) * 2004-03-26 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2006140294A (ja) * 2004-11-11 2006-06-01 Fujitsu Ltd 半導体基板、半導体装置の製造方法及び半導体装置の試験方法
JP2007214243A (ja) * 2006-02-08 2007-08-23 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051807A (en) * 1987-04-07 1991-09-24 Seiko Epson Corporation Integrated semiconductor structure with incorporated alignment markings
US5496777A (en) * 1993-08-26 1996-03-05 Oki Electric Industry Co., Ltd. Method of arranging alignment marks
JP2001035776A (ja) * 1999-07-22 2001-02-09 Seiko Epson Corp 半導体装置の製造方法及びレチクル
CN1380692A (zh) * 2001-04-12 2002-11-20 日本电气株式会社 具有测试元件组元件的半导体器件
US6713843B2 (en) * 2002-01-28 2004-03-30 Amic Technology Corporation Scribe lines for increasing wafer utilizable area

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367324A (zh) * 2012-04-01 2013-10-23 上海华虹Nec电子有限公司 用于半导体芯片的切割道

Also Published As

Publication number Publication date
JP4377300B2 (ja) 2009-12-02
JP2006041449A (ja) 2006-02-09
US7759223B2 (en) 2010-07-20
KR20060046444A (ko) 2006-05-17
US20090227088A1 (en) 2009-09-10
CN1713354A (zh) 2005-12-28
US7554211B2 (en) 2009-06-30
US20050282360A1 (en) 2005-12-22
TWI293188B (en) 2008-02-01
KR100661084B1 (ko) 2006-12-26
TW200605206A (en) 2006-02-01

Similar Documents

Publication Publication Date Title
CN100385628C (zh) 半导体晶片和半导体器件的制造工艺
EP0032801B1 (en) Method of dicing a semiconductor wafer
CN1819159B (zh) 半导体晶片及半导体器件的制造方法以及半导体器件
CN100334711C (zh) 用于与散热器有效热接触的、微电子管芯侧面上的背面金属化
KR20180088637A (ko) 절삭 공구 및 그 제조 방법
EP0343720B1 (en) Semiconductor wafer and method of dividing it
EP1443552A2 (en) Semiconductor device and method of fabricating semiconductor device
KR20210136028A (ko) 질화물 세라믹 기판의 제조 방법 및 질화물 세라믹 기재
US20060073676A1 (en) Pre-process before cutting a wafer and method of cutting a wafer
CN1159075A (zh) 用于减少芯片空间的沟槽划线
JP2004186340A (ja) 化合物半導体ウエハの劈開方法
JPH06275583A (ja) 面取り半導体チップ及びその面取り加工方法
CN102372426A (zh) 借助于激光将由易脆裂的材料制成的圆的平板分割成多个矩形单板的方法
EP1705153A2 (en) Bevel dicing semiconductor components
CN211350639U (zh) 一种晶圆
CN111430229B (zh) 切割方法
CN111029331A (zh) 一种晶圆及其切割方法
CN102569209A (zh) 防裂结构
KR20030001880A (ko) 반도체 웨이퍼
JP2007081038A (ja) 半導体ウェハ、並びに、半導体チップおよびその製造方法
US6489250B1 (en) Method for cutting group III nitride semiconductor light emitting element
JP7361357B2 (ja) 半導体基板の分断方法及び分断装置
JPS62108007A (ja) 半導体板の分割方法
CN116885074A (zh) 发光二极管、led芯粒及发光装置
CN111618439A (zh) 半导体衬底的切割方法及装置和覆膜除去方法及装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080430

Termination date: 20190622

CF01 Termination of patent right due to non-payment of annual fee