JP2006140294A - 半導体基板、半導体装置の製造方法及び半導体装置の試験方法 - Google Patents

Abstract

【課題】 本発明は、スクライブライン幅による制約を取り除いて一つのレチクル領域内に配置できる半導体素子の数を増大することを課題とする。
【解決手段】 半導体基板１０において、複数の露光焼付け領域１４内に複数の半導体素子１２が形成される。隣接する露光焼付け領域の間に延在する第２のスクライブライン２０の幅は、露光焼付け領域（レチクル領域）１４内で隣接する半導体素子１２の間に延在する第１のスクライブライン１８の幅より大きい。第１のスクライブライン１８の幅は、半導体基板１０を切断し得る最小の幅に等しい。
【選択図】 図３

Description

本発明は半導体基板、半導体装置の製造方法及び半導体装置の試験方法に係り、特に一つの半導体基板（ウエハ）に複数の半導体素子を一括して形成する技術及びかかる半導体装置の試験方法に関する。

半導体装置の製造効率を高めるために、一つ（１枚）の半導体基板（ウエハ）に複数の半導体素子（半導体チップ）を一括して形成することが一般的である。

半導体基板上に一括して形成された複数の半導体素子は、半導体基板状態のまま電気的試験等が施された後、個々の半導体素子に個片化（チップ化）され、更に必要に応じて外装処理が施される。

半導体基板への半導体素子の形成には、所謂フォトリソグラフィ処理を含む前工程処理が執られる。

かかるフォトリソグラフィ処理に於いては、予め所定の半導体素子領域形成用、或いは電極・配線形成用パターンが形成されたレチクル（焼付け用原版）が準備され、半導体基板の一方の主面に形成された皮膜上に配設された感光性樹脂層（フォトレジスト層）に対して、当該レチクルを用いて露光処理を施し、当該感光性樹脂層の現像処理を行なった後、残された感光性樹脂層をマスクとして前記皮膜などを選択的にエッチング除去して、半導体基板上にかかる皮膜のパターンが形成される。

近年、半導体基板のサイズは大型化されつつあり（８インチ径から１０インチ径へ）、一枚のレチクルで半導体基板の主面全体をカバーすることができないため、一枚の半導体基板を複数の領域に分割し、各領域に当該レチクルを用いての露光処理が行なわれる。

即ち、半導体基板、レチクルを相対的に移動して、各領域にレチクル単位で順次露光焼付けが行なわれる。
尚、通常一枚のレチクルには半導体素子に対応するパターンが複数個形成されている。

半導体基板上に形成された半導体素子は、当該半導体基板がダイシングブレードにより切断されることにより個片化される。

従って、前記レチクルにより露光・焼付けされる半導体素子に対応するパターンの間には、ダイシングブレードにより切削・除去される領域即ちダイシング領域が設けられる。

通常、このダイシング領域の幅はダイシングブレードの幅にほぼ等しくなるように設定され、１回のダイシング処理により、隣接する半導体素子間のダイシング領域のほぼ全領域が切削除去される。

かかる従来の処理方法によって、半導体基板上に形成された露光焼付けパターンの一例を図１に示す。

上述のように、レチクルによる露光焼付けは複数の領域に対して順次行なわれる。

ここで、レチクルによる１回の露光焼付け領域をレチクル領域と称する。また、ダイシングブレードにより削り取られるダイシング領域を、スクライブラインあるいはダイシングラインと称する。

図１に示す例にあっては、４個のレチクル領域２−１〜２−４が点線で示され、各レチクル領域には４行４列１６個の半導体素子に対応するパターン４が含まれている。

半導体基板上の一列の半導体装置に対応するパターン４の間隔は、各レチクル領域２−１〜２−４内ではスクライブライン（ダイシング領域）の幅Ｗ１であり、レチクル上のパターンにより設定されている。

一方、一つのレチクル領域２−１と隣接したレチクル領域２−２との間の領域の幅Ｗ２も、スクライブラインＷ１の幅にほぼ等しくするために、各レチクル領域の外周部分のダイシング領域の幅は、レチクル領域内でのスクライブライン幅Ｗ１の略１／２（半分）に設定されている。

すなわち、隣接するレチクル領域間にあっては、それぞれの外周のダイシング領域が連続した結果の幅Ｗ２が、ダイシングブレードの幅にほぼ等しくなり、スクライブライン幅Ｗ１と同等の幅となるよう、半導体基板上でのレチクル領域２−１〜２−４の位置が調整される。

かかるスクライプラインの幅の設定は、半導体素子に対応するパターン４の配列の横方向Ｗだけでなく、縦方向の幅Ｌ全てのスクライブライン幅も等しくなるように設定される。

このように、従来は、半導体基板上に形成される半導体素子に対応するパターン４の相互の間隔（幅Ｗ１及びＷ２、幅Ｌ１及びＬ２）の全てを、ダイシングブレードの幅に等しくすることにより、ダイシングの際の効率化を図っていた。

また、半導体基板上に形成された多数個の半導体素子に対し、これを個片化する前に試験を行なう際には、複数個（例えば図１に示す例では２個）の半導体素子に対して同時に電気的接続を行なって、複数個の半導体素子を同時に試験することにより試験の効率化を図っていた。

図１に示す例にあっては、一列に並んだ半導体素子のうち、隣接する２個４−１ａ及び ４−１ｂ（両者は同一機能を有し、この為同じパターンが形成されている）に対して同時に試験を行ない、次いで隣接する２個４−１ｃ及び４−１ｄに対して同時に試験を行なう。

更に、隣接する２個４−２ａ及び４−２ｂに対して同時に試験を行ない、これ以降同様に２個の半導体素子に対し同時に試験を行なう。

この様に、２個の半導体素子に対して同時に試験を行なう方法に於いて、例えば半導体素子４−１ｄと４−２ａとを対象とした試験を行なう場合（ひとつのレチクル領域に形成される半導体素子数が奇数個の場合）であっても、当該半導体素子間の間隔Ｗ２が、他の半導体素子間の間隔Ｗ１と同じとされているため容易である。

即ち、このような試験方法は、半導体基板上の複数個の半導体素子の間隔が、スクライブライン幅に等しく一定であるという配置構成に基づいている。

一方、半導体基板上にあって、半導体素子の周囲には、位置決め用アライメントマークなどを設ける必要がある。

尚、このようなマークは、製造上必要であるが完成された半導体素子としては不要なものであることから、通常はスクライブライン上に設けられ、ダイシングの際に除去されてしまう。

すなわち、スクライブラインは、アライメントマークなどを配設するための領域としても機能している。このため、スクライブライン幅はアライメントマークより大きい必要がある。

しかし、全てのスクライブラインの幅を、アライメントマークを設けることができる幅とすると、スクライブラインの幅の拡大を招き、半導体基板の面積に対してスクライブラインの占有面積が増大し、一枚の半導体基板に形成することのできる半導体素子の数が減少してしまう。

そこで、狭いスクライブラインと広いスクライブラインとを交互に配置して、広いスクライブライン上にのみアライメントマークを配置することにより、一枚の半導体基板に形成する半導体素子の数を増やすことが提案されている（例えば、特許文献１参照。）。

また、異なる幅のスクライブラインが、一枚の半導体基板に設定されるものとして、縦方向のスクライブライン幅と横方向のスクライブライン幅とが異なるものが提案されている（例えば、特許文献２参照。）。
特開２０００−１２４１８５号公報 特開昭６３−２５０１１９号公報

上述のように、レチクル領域内に於ける半導体素子相互間のスクライブラインの幅を一定とし、且つレチクル領域の外周のダイシング領域をスクライブライン幅の１／２とする半導体装置の配置構成によれば、半導体基板に形成される半導体素子間には全て等しい幅のスクライブ領域が形成され、スクライブライン幅に等しい幅のダイシンブレードを用いることにより効率的なダイシング処理を行なうことができる。

しかしながら、一つのレチクル領域内に配置される半導体素子の数については、必ずしも最良ではない。スクライブライン幅を一定とするために、レチクル領域内に於ける半導体素子の配置に制約が生じ、一つのレチクル領域内に配設することができる半導体素子の数をより大きな値にすることができない場合がある。

近年、半導体装置のより小形化、高集積化のために、半導体基板の厚みをより減じる方向にあり、従ってより厚さ（幅）の薄いダイシングブレードを用いても切断可能となりつつある。

しかしながら、前述の如く、半導体基板に於いてはスクライブライン幅を一定とする半導体素子の配置を採用するために、結果として、薄化された半導体基板を切断することのできる必要最小限の幅のダイシングブレードではなく、それよりも大きな幅のダイシングブレードを用いる場合が多い。

必要最小限の厚さ（幅）のダイシングブレードを用いれば、半導体基板に於けるダイシング領域の幅・面積をより低減することができ、半導体素子を形成する面積を増大させることが可能となり、一枚の半導体基板上に形成される半導体素子の数を増加させることができる。

しかしながら、前述の如く、ダイシングの効率化のためスクライブライン幅を一定とする半導体素子の配置構成では、必要最小限の厚さ（幅）のダイシングブレードを有効に適用できない場合があり、この為一枚の半導体基板に形成される半導体素子の数をより多くすることができないという問題があった。

本発明は上述の問題点に鑑みなされたものであり、スクライブライン幅による制約を取り除き、形成することができる半導体素子の数を増大することができる半導体基板、半導体装置の製造方法並びに半導体装置の試験方法を提供することを目的とする。

上述の目的を達成するために、本発明によれば、複数個の半導体素子領域を含む単位露光焼付け領域が複数形成され、複数の半導体素子領域が形成された半導体基板であって、前記単位露光焼付け領域内に形成された半導体素子領域間の第１のスクライブラインの幅と、隣接する前記単位露光焼付け領域間に於ける第２のスクライブラインの幅とが異なることを特徴とする半導体基板が提供される。

本発明による半導体基板において、前記第１のスクライブラインの幅は、前記半導体基板を切断し得る最小の幅であることが好ましい。また、前記第１のスクライブラインの幅は、前記第２のスクライブラインの幅よりも狭いことが好ましい。さらに、前記第１のスクライブラインの幅は、前記半導体基板の厚みに基づいて決定された幅であることが好ましい。

本発明による半導体基板において、前記露光焼付領域内に前記第１のスクライブラインが複数本延在し、該複数本の第１のスクライブラインの幅は各々異なることとしてもよい。また、前記第２のスクライブライン上にアライメントマークが配置されたこととしてもよい。

また、本発明によれば、第１のスクライブラインで分離された複数の半導体素子に対応するパターンを有するレチクルを用いて、半導体基板上に第１の露光焼付け領域を形成する第１の露光焼付け工程と、当該レチクル及び前記半導体基板を相対的に移動し、前記第１の露光焼付け領域との境界に、前記第１のスクライブラインよりも大なる幅を有する第２のスクライブラインが延在するように第２の露光焼付け領域を形成する第２の露光焼付け工程と、前記半導体基板を、前記第１のスクライブライン及び前記第２のスクライブラインに沿って切断分離し、半導体素子を個片化する工程を有することを特徴とする半導体装置の製造方法が提供される。上述の半導体装置の製造方法において、前記第１のスクライブラインの幅を、前記半導体基板を切断し得る最小の幅に設定することとしてもよい。

また、本発明によれば、半導体基板に、複数個の半導体素子領域を含む単位露光焼付け領域が複数形成されて、複数個の半導体素子領域が形成された半導体装置の試験方法であって、第１の単位露光焼付け領域と、第２の単位露光焼付け領域との間に於いて対応する位置にある半導体素子領域に対し同時に試験を行なうことを特徴とする半導体装置の試験方法が提供される。上述の半導体装置の試験方法において、第２の焼付領域内の半導体素子に対して接触を行なう位置を、前記第１の焼付け領域と第２の焼付領域との位置の誤差に基づいて補正することとしてもよい。

上述の如く、本発明によれば、一つのレチクル領域に形成される複数の半導体素子の相互間は、必要最小限の厚み（幅）のダイシングブレードを用いて第１のスクライブラインに沿って半導体基板を切断する。従って、ダイシングに要する（切断で削り取られる）半導体基板の面積が減少し、その分一枚の半導体基板に於いて半導体素子を形成することができる面積が増大する。

即ち、一つのレチクル領域内に形成される半導体素子の数が増大し、結果として一枚の半導体基板に於いて形成される半導体素子の数を増加させることができる。

また、本発明による半導体装置の試験方法によれば、異なる露光焼付け領域において対応する位置にある複数個の半導体素子を同時に試験することができるため、スクライブライン幅が異なっても、当該複数の半導体素子に対して、同時に電気的接触を行ない同時に試験を行なうことができる。

本発明の実施形態について、図面を参照しながら説明する。

まず、本発明の一実施形態が適用された半導体基板について図２及び図３を参照しながら説明する。図２は本発明による半導体装置の製造方法により複数の半導体素子が形成された半導体基板の平面図である。図３は図２の点線で囲まれたＡ部の拡大図である。

図２は、シリコン（Ｓｉ）からなる半導体基板１０に於いて、複数個の半導体素子１２が形成された状態を示す。

同図に於いて、破線により画定された領域１４は、一枚のレチクルにより一括して露光・パターニングされた領域（単位露光焼付け領域、以下レチクル領域と称する）であって、各レチクル領域１４内には５行５列２５個の半導体素子１２が配設される。

勿論、一つのレチクル領域１４に形成する半導体素子１２の数は２５個に限られず、半導体素子の大きさ、レチクルの大きさ或いはスクライブラインの幅に基づいて適宜選択される。

本発明にあっては、後述のようにスクライブラインの幅を全て同じとすることなく適宜選択することにより、一つのレチクル領域１４内に形成される半導体素子１２の数を最大としている。

当該レチクル領域１４は、円形（通常はオリエンテーションフラット１０Ａを具備する）の半導体基板１０の一方の主面全体をカバーするように、当該半導体基板１０の一方の主面全体を覆う如く、格子状に配設される。

尚、図２に於いて、半導体基板１０の縁（エッジ）部近傍並びに周囲にはみ出した領域は、半導体装置１２の形成は不適或いは不要であるが、レチクル領域１４の配設形態を示すために、無効半導体装置領域１６として示している。

図２に於いて、レチクル領域１４を複数個含む領域A部を、図３に示す。

同図に於いて、一つのレチクル領域１４内において隣接する半導体素子１２の間の領域に相当するスクライブライン１８（第１のスクライブライン）の幅ＳＷ１は、隣接するレチクル領域１４の境界線１４ａに沿って延在するスクライブライン２０（第２のスクライブライン）の幅ＳＷ２より小さい。

前述の如く、従来は、図１に示したように、半導体基板の全面に於いて、スクライブライン１８の幅ＳＷ１とスクライブライン２０の幅ＳＷ２とが等しくなるようにレチクル領域１４内での半導体素子１２の位置を決めていたが、本発明にあっては、全てのスクライブラインの幅を同じとする制約を無くし、一つのレチクル領域内に形成される半導体素子の数を最大とするという観点からスクライブラインの幅を決定している。

本実施例にあっては、一つのレチクル領域内に形成する半導体素子の数を最大とするために、一つのレチクル領域１４内に於いて隣接する半導体素子１２相互間のスクライブライン幅ＳＷ１を、当該半導体基板１０を切断し得る最小のダイシングブレード幅に等しくしている。

前述の如く、近年、半導体基板の厚さを減少させる方向にあり、それに伴い当該半導体基板を切断し得るダイシングブレードの幅も減少している。例えば、従来の厚みの半導体基板を切断し得るダイシングブレード幅が１２０μｍであったとすると、薄型となった半導体基板を切断し得るダイシングブレード幅は４０μｍ〜６０μｍにまで減少している。したがって、必要最小限の厚み（幅）のダイシングブレードを用いれば、切断で削り取られる半導体基板の面積が減少し、これに対応して半導体素子を形成する面積が増大する。これにより、一つのレチクル領域内に形成できる半導体素子の数が増大し、結果として一枚の半導体基板から形成される半導体素子の数を増加させることができる。

即ち、本実施例にあっては、一つのレチクルに形成される複数個の半導体素子のパターン間には、半導体基板を切断し得る最小寸法のダイシングブレード厚み（幅）に対応するスクライブライン幅が設定される。

そして、当該レチクルを適用して順次露光焼付けを行なう。

当該レチクル領域内では、複数個の半導体素子（対応する焼付けパターン）部は中央に寄せられた状態であり、その外周部分の余剰領域が、当該レチクル領域のスクライブライン領域となる。

即ち、本実例にあっては、一つのレチクル領域において、複数個の半導体素子を必要最小限の間隔＝半導体基板を切断し得る最小のスクライブライン幅をもって分離配置し、また露光焼付け領域の外周部分の余剰領域をスクライブラインとしている。

この時、一つのレチクル領域の外周部分に於ける余剰領域の幅は、半導体基板を切断し得る最小のスクライブライン幅の１／２より大きな値であればよい。

当該レチクル領域の外周部分に於ける余剰領域の幅を、半導体基板を切断し得る最小のスクライブライン幅の１／２より大きくすることにより、隣接するレチクル領域間のスクライブライン（図３のスクライブライン２０）の幅は、半導体基板を切断し得る最小のスクライブライン幅（図３のスクライブライン１８）より大きくなる。

したがって、隣接したレチクル領域間のスクライブライン上には、アライメントマーク等を配設することができる。

このようにスクライブライン幅を決定することにより、本実施例にあっては、一つの半導体基板内に、異なる幅を有するスクライブラインが存在することになる。

隣接したレチクル領域間に於けるスクライブラインは、一つのレチクル領域内に於ける半導体素子相互間のスクライブラインよりも幅広であることから、より厚みの大なるダイシングブレードにより一回で切削してもよく、あるいは一つのレチクル領域内に於ける半導体素子間のスクライブラインを切削するダイシングブレードを用いて２度の切削処理を行なってもよい。

以上のように、本実施形態による半導体基板は、複数のレチクル領域内に複数の半導体素子が形成されており、隣接する露光焼付け領域の間に延在する第２のスクライブラインの幅は、露光焼付け領域内で隣接する半導体素子の間に延在する第１のスクライブラインの幅とは異なっている。第１のスクライブラインの幅は、半導体基板の厚みに基づいて決定された幅であり、半導体基板を切断し得る最小の幅であることが好ましい。

また、本実施形態による半導体装置の製造方法によれば、半導体基板を切断し得る最小の幅に等しい第１のスクライブラインで分離された複数の半導体素子に対応するパターンを有する一枚のレチクルを用いて、半導体基板上に複数の半導体装置に対応するパターンを露光焼付けして第１の露光焼付け領域とし、レチクルを移動して、第１の露光焼付け領域に隣接して、境界に延在する第２のスクライブラインの幅が第１のスクライブラインの幅より大きくなるように、第２の露光焼付け領域を形成する。そして、レチクルを移動しながら露光焼付けを繰り返して半導体基板の略全面に半導体素子を形成する。その後、第１のスクライブライン及び第２のスクライブラインに沿ってダイシング（切断分離）して半導体素子を個片化する。すなわち、半導体基板を切断し得る最小の幅に等しい幅のダイシングブレードを用いて第１のスクライブラインに沿って半導体基板を切断して半導体素子に個片化する。

本実施形態においては、半導体基板の切断に薄型のダイシングブレードを用いたが、半導体基板が薄くなったことにより、ダイシングブレードに代わり、レーザー光による切断も可能となる。この場合にはダイシング幅を２０μｍ〜３０μｍにまで狭めることができ、
一つのレチクル領域内に形成できる半導体素子の数が増大し、結果として一枚の半導体基板から形成される半導体素子の数をさらに増加させることができる
次に、上述の実施形態で半導体素子が形成された半導体基板を、半導体基板状態のまま電気的試験を行なう場合の試験方法について説明する。

従来、一枚の半導体基板に形成される複数個の半導体素子は、全て同じ間隔で整列しているものとして、例えば図１に示すように、隣接して配置された２個の半導体素子に対して同時に電気的コンタクトをとり、２個の半導体素子を一つの単位として電気的コンタクトを横方向に順次移動しながら、試験を行なっていた、
半導体素子４は、同じ機能、電極配置を有し、同時に試験される半導体素子である。

すなわち、図１においてＴ１で示した半導体素子４は同時に試験され、この試験が終了した後に電気的コンタクトをＴ２で示す半導体素子４に移動して試験を行なう。同様に電気的コンタクトをとる半導体素子４を順次移動してＴ３，Ｔ４で示す半導体素子４の試験を行なう。

従来のように、一枚の半導体基板内においてスクライブライン幅が全て同じ場合は、同時に試験する半導体素子が、２つ（或いはそれ以上）のレチクル領域に跨がっている場合でも、２つの隣接する半導体素子の相対的な位置関係は一定であり、電気的コンタクトをとる位置を変更する必要が無かった。

ところが、本発明にあっては、上述の実施形態のように、一つのレチクル領域の周囲に配設されたスクライブライン幅が、当該レチクル領域内の半導体素子間に於けるスクライブライン幅と異なる場合、隣接する２つのレチクル領域に於ける半導体素子間の相対的位置関係（距離）は、前記レチクル領域内に於ける半導体素子間の距離とは異なる。

この為、一つのレチクル領域内に於ける複数の半導体素子の試験を同時に行なうことはできるが、隣接するレチクル領域間に跨がっての複数個の半導体素子の試験、即ち第一のレチクル領域内の端部に位置する第一の半導体素子と、当該第一のレチクル領域に隣接する第二のレチクル領域に於いて前記第一の半導体素子に対向する第二の半導体素子に対して同時に試験を行なうことはできない。

そこで、本発明にあっては、図４に示すように、半導体基板上に隣接して配設された複数個のレチクル領域１４間に於いて、当該レチクル領域内の対応する位置に配設されている半導体素子１２に対して、同時に電気的コンタクトをとり同時に試験を行なう。

即ち、図４において、Ｔ１で示されるように、第一のレチクル領域１４−１に於ける半導体素子１２−１ａと、第二のレチクル領域１４−２に於ける半導体素子１２−２ａは、同時に試験される。

そして、この試験の終了後、電気的コンタクトを、Ｔ２で示す対応する２個の半導体素子１２−１ｂ、１２−２ｂに移動し、これらの半導体素子の試験を行なう。

次いで、電気的コンタクトを、Ｔ３で示す対応する２個の半導体装置１２−１ｃ，１２−２ｃに移動して、これらの半導体素子の試験を行なう。

かかる試験を、他の被試験半導体素子１２に対し順次行なう。

本実施形態では、一枚のレチクルを順次移動して各レチクル領域１４を形成するので、各レチクル領域１４内における半導体素子１２の相対的位置関係は一定である。

したがって、図４に示す試験方法の場合、Ｔ１で示す２個の半導体装置１２に電気的コンタクトをとるコンタクタを、そのまま半導体素子１２の寸法だけ横に移動すれば、コンタクタはＴ２で示された２個の半導体素子１２の上に移動することとなり、Ｔ２で示す２個の半導体素子１２に対して同時に電気的コンタクトをとることができる。Ｔ３で示す２個の半導体素子１２についても同様である。

図４にあっては、２つのレチクル領域１４の２個の半導体素子１２について行なう試験方法を示しているが、同時に試験する半導体素子１２は２個に限ることなく、コンタクタを構成できるのであれば、２つ以上のレチクル領域１４に形成された同じ位置の半導体素子に対して同時に試験を行なうこともできる。

すなわち、同時に試験する半導体素子の数は２個以上の任意の数とすることができる。

図５は、かかる試験方法について、より詳細に説明するための模式図である。

図５に示す試験方法では、横方向に並設された４つのレチクル領域１４を含む領域１４１に於いて、それぞれのレチクル領域１４内に於いて対応する４個の半導体素子１２に対して同時に試験を行なう状態を示す。

前記図４に示した例では、一つのレチクル領域１４内に５行５列計２５個の半導体素子１２が形成されているが、図５に示す例では一つのレチクル領域１４内に４行４列計１６個の半導体装置１２が形成された場合を示している。

図５に示される構成にあっては、Ｔ１で示されるところの対応する４個の半導体素子１２に対して同時に電気的コンタクトがとられ、当該４個の半導体素子１２に対して同時に試験が行なわれる。

続いて、Ｔ２で示される対応する４個の半導体素子１２に対して同時に電気的コンタクトがとられ、当該４個の半導体素子１２に対して同時に試験が行なわれる。しかる後、Ｔ３で示される４個の半導体装置１２に対して同時に電気的コンタクトがとられ、その４個の半導体素子１２に対して同時に試験が行なわれる。

このように順次対応する４個の半導体素子１２に対して同時に試験を行ない、一列の半導体素子置１２に対する試験が終了したら、図５中の長い矢印で示すように、次の段に移動して同様に対応する４個の半導体素子１２に対して同時に試験を行なう。

そして、領域１４１内に於ける半導体素子に対する試験が終了したならば、次の領域１４２内に於いて横方向に並設された４つのレチクル領域１４内の半導体素子１２に対して、同様の試験を行なう。

以上のように、本発明による試験方法では、幅の異なるスクライブラインが一枚の半導体基板中に存在していても、複数の露光焼付け領域にまたがって各露光焼付け領域内で同じ位置に配置された複数の半導体素子を同時に試験することができる。

かかる試験方法は、図６に示すように、一つのレチクル領域内に異なる幅のスクライブラインが存在する場合にも適用することができる。

図６は、一つのレチクル領域内に、互いに幅の異なるスクライブラインが存在する例を示す平面図である。

図６において、第一のレチクル領域１４−１内に存在する縦方向に延在するスクライブライン２２，２４，２６，２８、及び隣接する第二のレチクル領域１４−２との境界線に沿ったスクライブライン３０は、夫々異なる幅ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ１５を有している。

同様に、第一のレチクル領域１４−１内に存在する横方向に延在するスクライブライン３２，３４，３６，３８、及び隣接する第三のレチクル領域１４−３との境界線に沿ったスクライブライン４０は、夫々異なる幅ＳＬ１１，ＳＬ１２，ＳＬ１３，ＳＬ１４，ＳＬ１５を有している。

例えば、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）では、一つのレチクル内に互いに異なる（サイズが異なるもの、機能が異なるものも含む）半導体素子に相当するパターンを形成する場合がある。

また、同種の半導体素子を一部分に集めて形成し、異なる種類の半導体素子のグループとの間のスクライブライン幅を大きくするといった場合がある。

この他、異なる幅のスクライブラインを一つのレチクル領域内に設けることが考えられるが、上述の試験方法によれば、レチクル単位で配置された半導体素子において、レチクル領域内の同じ位置に配置された半導体素子は同種の半導体素子であるので、上述の試験方法により複数のレチクル領域に跨がって、複数の半導体素子に対して同時に試験を行なうことができる。

かかる試験方法にあっては、第一のレチクル領域と他（第二）のレチクル領域とに於いて対応する位置にある半導体素子に対して、同時に電気的なコンタクトをとって試験を行なう。

電気的なコンタクトを実現するため所謂プローバが用いられるが、複数のレチクル領域に於ける対応する半導体素子に対して同時にコンタクトをとる場合には、予めレチクル領域の寸法を考慮し、同時に試験される複数個の被試験半導体素子に対応してプローバのプローブ（触針）を配置しておくことにより、当該プローバごと移動することによって、次の被試験半導体素子群に対応する位置へ一括して移動させることができる。

このような試験方法は、レチクルが精度よく移動してレチクルによる複数の露光焼付け領域の位置精度が良く行なわれることが前提となっているが、何らかの理由でレチクルの移動精度が悪化して、露光焼付け領域の位置精度が悪化した場合を想定すると、プローブ位置を補正することが必要となる。

即ち、一つのレチクル領域内に形成される半導体素子の位置関係は変化しないが、同時に試験される他のレチクル領域に有る半導体素子との間の相対的位置が、変化してしまう恐れがある。このように、同時に試験される半導体粗素子を含むレチクル領域同士の相対的位置の変化は、対応する半導体素子同士の相対位置変化に等しくなる。

そこで、当該レチクル領域間の位置精度を監視或いは検知し、レチクル領域相互間の位置精度が悪化した際には、プローブの位置を補正することが好ましい。

プローブの位置補正は、例えば第一のレチクル領域に形成された半導体素子に対応するプローブを規準として、他（第二）のレチクル領域に形成された半導体素子の位置を、当該レチクル領域の位置ずれに対応して補正することによりなされる。

図７は異なるレチクル領域に形成された２個の半導体素子を同時に試験することのできるプローバの一例を示す断面図である。図８は、図７に示すプローブカードのＸＹθ移動機構の平面図である。

図８に示すプローバは、２つのプローブカード５２−１，５２−２を有しており、プローブカード５２−１，５２−２の各々は、一つの半導体素子の電極にコンタクトするためのプローブ（触針）５４を有する。プローブ５４の先端は、半導体基板に形成された半導体素子の対応する電極に接触するように配置されている。

プローブガード５２−１は、基板５６に固定されており、一方、プローブカード５２−２は基板５６に対して微小移動可能に支持されている。

すなわち、プローブカード５２−２は、プローバ筐体５８に取り付けられたＸＹθ移動機構６０の移動軸６２に固定され、ＸＹθ移動機構６０を駆動することで、基板５６に対して微小移動させることができる。もう一方のプローブカード５２−１は基板５６に固定されているので、結果として、プローブカード５２−２はプローブカード５２−１に対して微小移動可能である。プローブカード５２−２を移動可能にするため、プローブカード５２−２と基板５６との間は、フレキシブルな基板間配線５９により接続されている。

ＸＹθ移動機構６０は、移動軸６２を半導体基板の主面に平行な方向であるＸ方向、Ｙ方向に微小移動可能であり、且つＸＹ面内でθ方向に微小回転可能である。

ＸＹθ移動機構６０は、図８に示すように、移動軸６２を駆動するために電歪素子又は磁歪素子のようなマイクロアクチュエータ６４−１，６４−２，６４−３，６４−４を有する。マイクロアクチュエータ６４−１は駆動軸６２をＸ軸方向に微小移動させることにより、プローブカード５２−２をＸ軸方向に微小移動させる。マイクロアクチュエータ６４−２は駆動軸６２をＹ軸方向に微小移動させることにより、プローブカード５２−２をＹ軸方向に微小移動させる。マイクロアクチュエータ６４−３及び６４−４は駆動軸６２から径方向に突出したピン６２ａを押圧することにより駆動軸６２をθ方向に回転させ、プローブカード５２−２をθ方向に微小移動させる。

図７及び図８に示すプローバによれば、第一のレチクル領域に形成された半導体素子にコンタクトするプローブカード５２−１に対して、他（第二）のレチクル領域に形成された半導体素子にコンタクトするプローブカード５２−２の位置を補正することができ、プローブカード５２−１及び５２−２の両方を、試験すべき複数の半導体素子に対して精度良く位置決めすることができる。

なお、図７には示していないが、半導体基板はＸＹ方向に移動するステージ上に配置され、半導体基板をＸＹ方向に順次移動して試験すべき半導体素子をプローブカード５１−１，５２−２の直下に移動させることで半導体基板上の半導体素子に対して順次試験を行なう。

以上のように、本実施形態によれば、複数の露光焼付け領域の各々で対応する位置にある複数の半導体素子に同時に電気的接触を行ない、電気的な接触を行なった複数の半導体素子を同時に試験することとなる。また、複数の半導体素子に同時に電気的接触を行なう際に、少なくとも一つの半導体素子に対して接触を行なう位置を、露光焼付け領域間の位置誤差に基づいて補正する。

以上のように、本発明による半導体装置の製造方法にて形成した半導体基板は、一つのレチクル領域（露光焼付け領域）内に於いて隣接する半導体素子の相互の間隔は、当該半導体基板を切断し得る最小の幅（第１のスクライブライン幅）に選択されており、隣接するレチクル領域間に形成される第２のスクライブラインの幅が前記第１のスクライブライン幅に比べて大きくされている。

従って、当該半導体基板に形成される半導体素子の数を、前記従来法に比してより多く
得ることができる。

また、本発明による半導体装置の試験方法によれば、幅広のスクライブラインを挟んで並ぶ複数個のレチクル領域において、対応する位置にある半導体素子を同時に試験する。

即ち、半導体基板上にあって、スクライブライン幅が異なる状態にあっても、複数のレチクル領域間に於いて対応する位置にある複数の半導体素子に対して同時にコンタクトし、同時に試験を行なうことができる。

半導体基板に形成された従来の露光焼付けパターン示す平面図である。 本発明の一実施形態による半導体装置の製造方法により複数の半導体素子が形成された半導体基板の平面図である。 図２の点線で囲まれたＡ部の拡大図である。 ２つのレチクル領域にまたがった２個の半導体素子を同時に試験する試験方法を説明するための模式図である。 ４つのレチクル領域にまたがった４個の半導体素子を同時に試験する試験方法を説明するための模式図である。 幅の異なるスクライブラインが一つのレチクル領域内に存在する例を示す平面図である。 異なるレチクル領域に形成された２個の半導体装置を同時に試験することのできるプローバの一例を示す断面図である。 図７に示すプローブカードのＸＹθ移動機構の平面図である。

符号の説明

１０ 半導体基板（ウエハ）
１２ 半導体素子
１４ 露光焼付け領域（レチクル領域）
１４ａ 境界線
１６ 無効半導体装置部分
１８，２０，２２，２４，２６，２８，３０，３２，３４，３６，３８，４０ スクライブライン
５２−１，５２−２ プローブカード
５４ プローブ
５６ 基板
５８ プローバ筐体
５９ 基板間配線
６０ ＸＹθ移動機構
６２ 移動軸
６２ａ ピン
６４−１，６４−２，６４−３，６４−４ マイクロアクチュエータ

Claims (10)

1. 複数個の半導体素子領域を含む単位露光焼付け領域が複数形成され、複数の半導体素子領域が形成された半導体基板であって、
   前記単位露光焼付け領域内に形成された半導体素子領域間の第１のスクライブラインの幅と、隣接する前記単位露光焼付け領域間に於ける第２のスクライブラインの幅とが異なることを特徴とする半導体基板。
2. 請求項１記載の半導体基板であって、
   前記第１のスクライブラインの幅は、前記半導体基板を切断し得る最小の幅であることを特徴とする半導体基板。
3. 請求項１記載の半導体基板であって、
   前記第１のスクライブラインの幅は、前記第２のスクライブラインの幅よりも狭いことを特徴とする半導体基板。
4. 請求項１記載の半導体基板であって、
   前記第１のスクライブラインの幅は、前記半導体基板の厚みに基づいて決定された幅であることを特徴とする半導体基板。
5. 請求項１記載の半導体基板であって、
   前記露光焼付領域内に前記第１のスクライブラインが複数本延在し、該複数本の第１のスクライブラインの幅は各々異なることを特徴とする半導体基板。
6. 請求項１記載の半導体基板であって、
   前記第２のスクライブライン上にアライメントマークが配置されたことを特徴とする半導体基板。
7. 第１のスクライブラインで分離された複数の半導体素子に対応するパターンを有するレチクルを用いて、半導体基板上に第１の露光焼付け領域を形成する第１の露光焼付け工程と、
   当該レチクル及び前記半導体基板を相対的に移動し、前記第１の露光焼付け領域との境界に、前記第１のスクライブラインよりも大なる幅を有する第２のスクライブラインが延在するように第２の露光焼付け領域を形成する第２の露光焼付け工程と、
   前記半導体基板を、前記第１のスクライブライン及び前記第２のスクライブラインに沿って切断分離し、半導体素子を個片化する工程を有することを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法であって、
   前記第１のスクライブラインの幅を、前記半導体基板を切断し得る最小の幅に設定することを特徴とする半導体装置の製造方法。
9. 半導体基板に、複数個の半導体素子領域を含む単位露光焼付け領域が複数形成されて、複数個の半導体素子領域が形成された半導体装置の試験方法であって、
   第１の単位露光焼付け領域と、第２の単位露光焼付け領域との間に於いて対応する位置にある半導体素子領域に対し同時に試験を行なうことを特徴とする半導体装置の試験方法。
10. 請求項９記載の半導体装置の試験方法であって、
    第２の焼付領域内の半導体素子に対して接触を行なう位置を、前記第１の焼付け領域と第２の焼付領域との位置の誤差に基づいて補正することを特徴とする半導体装置の試験方法。
    

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