KR20090038358A - 기판 개편화 방법 - Google Patents

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아키노리 시라이시
마사히로 스노하라
게이 무라야마
히데아키 사카구치
미츠토시 히가시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

기판(10)을 개별 조각으로 분리하는데 이용된 분리선 A를 수직 방향 및 수평 방향으로 소정의 간격으로 설정하고, 이어서 상기 분리선 A를 따라 기판(10)을 분리하여 기판(10)을 개별 조각으로 분리하는 기판 개편화 방법은, 상기 기판 상의 상기 분리선 사이의 각각의 교차점에, 기판의 개별 조각의 코너부를 모따기하는데 사용되는 관통홀을 형성하는 모따기 패턴(14)을 형성하는 공정, 기판(10)을 에칭하여 모따기용 관통홀을 형성하는 공정, 및 상기 분리선 A를 따라 수직 방향 및 수평 방향으로 기판을 각각 분리하여 개별 조각의 기판을 얻는 공정을 포함한다.
기판, 분리선, 모따기, 관통홀

Description

기판 개편화 방법{SUBSTRATE DIVIDING METHOD}
본 발명은 반도체 웨이퍼, 실리콘 기판 등의 기판을 개별 조각으로 분리하는 기판 개편화 방법에 관한 것이다.
반도체 웨이퍼로부터 반도체 칩을 형성하는 공정, 실리콘 기판으로부터 인터포저(interposer)용 기판(실리콘 칩)을 형성하는 공정 등에서는, 반도체 웨이퍼 또는 실리콘 기판을 절단하여 개별 반도체 칩 또는 실리콘 칩을 형성하는 작업이 수행되어야 한다.
도 8은 반도체 웨이퍼(5)로부터 개별 조각으로서의 반도체 칩을 얻기 위해서, 반도체 웨이퍼(5)를 절단하는 예를 나타낸다. 반도체 웨이퍼(5) 상에 절단 테이프를 점착하고, 이어서 절단 라인(6)을 따라 절단 블레이드를 이동시켜 반도체 웨이퍼(5)를 절단함으로써, 반도체 웨이퍼(5)를 개별 반도체 칩(8)으로 분리한다.
반도체 웨이퍼 또는 실리콘 기판을 절단하는 방법으로서는, 회전 블레이드(blade)를 사용하여 절단하는 방법 이외에, 기판 상에 절단 홈을 마련한 후, 브레이킹(breaking)에 의해 기판을 개별 조각으로 분리하는 방법, 기판 상의 분리 위치에 스크래치(scratch)를 만든 후, 기판을 개별 조각으로 분리하는 방법, 레이저 빔을 이용하여 기판을 절단하는 방법 등이 있다(예를 들면, 일본 공개 특허 제2004-235626호 공보 및 일본 공개 특허 제2007-59452호 공보 참조).
반도체 웨이퍼 또는 실리콘 기판을 가로 및 세로 방향으로 절단 또는 브레이킹(breaking)하여 반도체 칩 또는 실리콘 칩을 얻는 경우에, 칩의 평면 형상은 사각형이 되고 그것의 코너부는 예각으로 각각 형성된다. 따라서, 절단 공정에서 코너부에 응력이 집중되기 쉽다. 결과적으로, 코너부가 깨지거나 코너부에서 크랙이 생기는 문제가 발생한다. 또한, 반도체 칩 또는 실리콘 칩을 반송하거나 반도체 칩 또는 실리콘 칩을 실장 기판에 접합할 때, 반도체 칩 또는 실리콘 칩이 파손하는 문제가 있었다. 특히, 반도체 칩 또는 실리콘 칩의 두께가 얇으면, 강도가 저하되고 반도체 칩 또는 실리콘 칩이 취급 시에 파손되기 쉽다는 문제가 있다.
반도체 웨이퍼 또는 실리콘 기판으로부터 개별 반도체 칩 또는 실리콘 칩을 형성하는 경우에, 칩의 코너부가 깨지거나 절단 위치에서 치핑(chipping)이 생기는 문제는 반도체 웨이퍼 또는 실리콘 기판을 취급하는 경우로 한정되지 않는다. 물론, 이러한 문제는 글래스(glass) 기판, 세라믹 기판 등과 같은 기판을 개별 조각의 단위 기판으로 절단하는 공정에서도 동일하게 일어날 수 있다.
본 발명은 이들 과제를 해소하기 위해 이루어진 것이며, 반도체 웨이퍼, 실리콘 기판 등과 같은 기판을 개편화할 때, 개별 조각의 기판의 코너부에서 파편 또는 크랙의 발생을 방지하고, 개별 기판의 강도를 향상시켜 기판의 취급을 용이하게 하는 동시에, 제조 수율을 향상시킬 수 있는 기판 개편화 방법을 제공하는 것을 본 발명의 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제 1 양태에 따르면, 기판 상에 분리선을 가로 및 세로 방향으로 소정의 간격으로 설정하는 공정, 상기 기판 상의 상기 분리선의 각각의 교차점에, 개별 조각의 기판의 코너부를 모따기하도록 관통홀을 형성하는 공정, 및 상기 관통홀이 형성된 상기 기판을 상기 분리선을 따라 개별 조각을 분리하는 공정을 포함하는 기판을 개별 조각으로 분리하는 기판 개편화 방법이 제공된다.
또한, 상기 관통홀을 형성하는 공정은 상기 기판의 표면을 레지스트로 피복하는 공정, 상기 분리선의 각각의 교차점에서 상기 기판의 표면을 노출하도록, 상기 레지스트에 모따기 패턴을 형성하는 공정, 및 상기 모따기 패턴이 형성되는 상기 레지스트를 마스크로 사용하여 상기 기판을 에칭하여서, 상기 관통홀을 형성하는 공정을 포함할 수 있다.
상기 기판이 실리콘 기판인 경우에, 상기 실리콘 기판을 RIE(Reactive Ion Etching)법에 의해 에칭함으로써, 간단하게 상기 관통홀을 형성할 수 있다.
또한, 상기 모따기 패턴 각각을 소정 폭으로 상기 관통홀의 윤곽에 형상이 대응하는 패턴으로서 형성할 수 있다. 따라서, 관통홀을 용이하게 형성할 수 있다.
또한, 상기 분리선을 따라 절단 블레이드에 의해 상기 기판을 절단함으로써, 상기 기판을 상기 개별 조각으로 분리할 수 있다. 상기 분리선을 따라 상기 기판을 벽개(劈開)함으로써, 상기 기판을 상기 개별 조각으로 분리할 수 있다. 따라 서, 관통홀이 안정적으로 용이하게 형성된다.
또한, 상기 분리선을 상기 기판의 결정 성장 면의 방향과 평행하도록 설정할 수 있다.
상기 관통홀 각각을, 상기 분리선의 교차점을 둘러싸고 4 개의 정점이 각각 상기 분리선 상에 위치하는 사각형으로 형성할 수 있다. 또한, 상기 관통홀 각각을, 각각의 변이 상기 분리선의 교차점을 향해 볼록하게 만곡되는 변형된 사각형으로 형성할 수 있다. 따라서, 상기 기판을 개별 조각으로 분리함으로써, 코너부가 직선적으로 모따기된 개별 조각의 기판을 얻을 수 있다. 또한, 개별 조각의 기판을 코너부가 R 형상(원호 형상)으로 모따기된 상태로 얻을 수 있다.
또한, 상기 기판으로서는 반도체 웨이퍼 등의 실리콘 기판이 바람직하게 사용될 수 있다.
본 발명의 기판 개편화 방법에 따르면, 기판 상의 분리선의 교차 위치에 모따기용 관통홀을 형성한 후, 분리선을 따라 기판을 개별 조각으로 분리한다. 따라서, 개별 조각의 기판의 각각의 코너부는 모따기되므로, 개별 조각의 기판의 강도를 향상시킬 수 있고, 개별 조각의 기판은 취급이 용이할 수 있다.
또한, 기판 상에 미리 모따기 형성용 관통홀을 형성한다. 따라서, 기판의 절단 또는 분리 시에, 개별 조각의 기판의 코너부는 코너부에서 깨지거나 크랙이 생기는 것이 방지될 수 있다.
도 1a 및 도 1b는 본 발명에 따른 기판 개편화 방법의 예로서, 실리콘 기판으로부터 분리 실리콘 칩을 형성하는 공정을 나타낸다.
도 1a 및 도 1b는 실리콘 기판(10)의 표면에 레지스트(12)를 피착한 후, 레지스트(12)를 노광 및 현상함으로써, 실리콘 기판(10)의 표면이 노출되는 모따기 패턴(14)을 형성하는 상태를 나타낸다. 모따기 패턴(14)은 실리콘 기판(10)을 개별 조각으로 분리하는 분리선 A가 상호 교차하는 교차점에 대응하는 위치에, 가로 및 세로로 소정 간격으로 정렬하여 설치된다(분리선은 가상의 선일 수 있음).
도 1b에는, 모따기 패턴(14)을 확대하여 나타낸다. 모따기 패턴(14)은 실리콘 기판(10)을 개별 조각으로 분리할 때, 개별 분리 실리콘 칩(20)의 각각의 코너부를 모따기하도록 설치된다. 모따기 패턴(14)은 분리선 A의 교차점을 둘러싸는 마름모 형상으로, 각각의 변이 원호 형상으로 형성되는 변형된 사각 형상으로서 형성된다. 본 실시예에서는, 모따기 패턴(14)의 각각의 변을 구성하는 모따기 선(14a)은 교차점을 향해 볼록한 원호 형상, 구체적으로는 반(半)원호 형상으로 형성되고, 분리선 A와 모따기선(14a)이 교차하는 교차 위치에서, 분리선 A가 모따기 선(14a)의 접선이 되도록 설정된다.
도 2a 내지 도 2c는 실리콘 기판(10) 상에 모따기 패턴(14)을 형성하는 공정을, 도 1b의 B - B 선 방향에서 본 단면도에 의해 나타낸다.
도 2a는 실리콘 기판(10)의 표면을 레지스트(12)로 피복한 상태를 나타낸다. 레지스트(12)는 드라이(dry) 필름 레지스트를 실리콘 기판(10)의 표면에 적층하여 형성될 수 있다.
도 2b는 분리선 A(도 1 참조)의 교차점에 대응하는 위치의 레지스트(12)를 노광 및 현상함으로써, 모따기 패턴(14)을 형성하는 상태를 나타낸다. 전술한 바와 같이, 모따기 패턴(14)을 형성한 부위에서는, 실리콘 기판(10)의 표면이 노출된다.
이어서, 실리콘 기판(10)을 드라이(dry) 에칭한다. 드라이 에칭에 의해, 실리콘 기판(10)의 표면이 노출되는 부위에서, 실리콘 기판(10)은 두께 방향으로 에칭된다. 이로써, 실리콘 기판(10)에 관통홀(18)이 형성된다.
도 2c는 실리콘 기판(10)에 관통홀(18)이 형성된 상태를 나타낸다. 관통홀(18)은 도 1a 및 도 1b에서, 모따기 패턴(14)의 내측(변형된 사각형의 내부)에서 실리콘 기판(10)을 두께 방향으로 관통하도록 형성된다.
실리콘 기판(10)을 드라이 에칭하는 방법으로서는, 예를 들면 RIE(Reactive Ion Etching)법을 채용할 수 있다. RIE법에 따르면, 레지스트(12)로 피복되는 영역은 에칭되지 않지만, 모따기 패턴(14)이 형성되고 실리콘 기판(10)의 표면이 노출되는 부위는 선택적으로 에칭된다. 또한, RIE법에 따르면, 모따기 패턴(14)의 평면 형상을 유지하면서 두께 방향으로 에칭이 진행되어, 모따기 패턴(14)의 평면 형상과 동일한 패턴으로 관통홀(18)이 형성된다.
실리콘 기판(10)에 관통홀(18)을 형성한 후, 레지스트(12)를 제거한다. 이어서, 실리콘 기판(10)으로부터 개별 조각으로서의 실리콘 칩(20)을 형성한다.
실리콘 기판(10)으로부터 개별 조각으로서의 실리콘 칩(20)을 형성하는 방법으로서는, 분리선 A를 따라 절단 블레이드(회전식 블레이드)를 이동시켜서 실리콘 기판을 개별 조각으로 분리하는 방법, 및 분리선 A를 따라서 실리콘 기판을 벽개(劈開)해서 실리콘 기판을 개별 조각으로 분리하는 방법이 있다.
도 3a는 분리선 A를 따라 절단 블레이드를 이동시켜 실리콘 기판을 분리하는 상태를 나타낸다. 이 상태에서, 절단 블레이드의 통과 폭을 참조 부호 "d"로 나타내고, 변형된 사각형으로 형성된 관통홀(18)의 중심을 연결하도록 절단 블레이드를 이동시킨다.
도 3b는 개별 조각으로 분리된 하나의 실리콘 칩(20)을 나타낸다. 실리콘 칩(20)의 코너부(20a)는 원호 형상으로 모따기된다. 절단 블레이드를 사용하여 실리콘 기판(10)을 절단하는 경우에, 실리콘 칩(20)의 코너부(20a)를 모따기하도록, 관통홀(18)의 최대폭이 절단 블레이드의 통과 폭 d의 두 배보다 넓어지도록, 관통홀(18)을 형성해야 한다(여기에서, 최대폭은 모따기 패턴(14)의 변형된 사각형의 두 정점 사이의 대각선에 의해 규정됨). 즉, 절단 블레이드를 가로 및 세로 방향으로 이동시킬 때에, 관통홀(18)의 에지부(18a)가 실리콘 칩(20) 측에 남아 있도록 관통홀(18)의 형상 및 크기를 설정하고, 소정의 관통 폭 d를 가지는 절단 블레이드를 사용한다.
도 3a에 나타낸 바와 같이, 관통홀(18)이 형성되는 실리콘 기판(10)에 대해서 절단 블레이드를 이동시켜서 실리콘 기판(10)을 분리하는 방법에 따르면, 실리콘 기판(10)을 절단하는 동안에, 실리콘 칩(20)의 코너부에 응력의 집중으로 인해서 일어날 수 있는, 실리콘 칩(20)의 코너부의 깨짐 또는 코너부의 크랙의 발생을 방지한다. 또한, 실리콘 칩(20)의 코너부(20a)는 모따기된 형상으로 형성되므로, 실리콘 칩(20)의 강도가 향상된다. 따라서, 실리콘 칩(20)의 취급 시에 실리콘 칩(20)의 코너부가 깨지거나 손상되는 것을 방지한다.
도 4는 분리선 A를 따라서 실리콘 기판(10)을 벽개하는 방법에 의해서 얻어진 실리콘 칩(20)을 나타낸다. 실리콘 기판(10)의 벽개는 실리콘 기판(10)에 형성된 관통홀(18)의 에지부(정점)를 기점으로 해서 시작된다. 본 실시예에서는, 관통홀(18)의 코너부 근방에서, 모따기 선(14a)이 분리선 A에 접하고, 분리선 A를 통해 서로 대향하는 모따기 선(14a)은 예리한 예각으로 형성되면서 서로 교차한다. 따라서, 관통홀(18)의 코너부가 확실하게 벽개의 기점으로서 작용한다.
실리콘 칩(20)의 각각의 코너부에는 관통홀(18)이 형성되므로, 실리콘 기판(10)을 벽개할 때, 실리콘 칩(20)의 코너부에 깨짐 또는 크랙이 생기지 않는다.
여기에서, 실리콘 기판(10)의 결정 성장 면의 방위가 (100)면인 경우에는, 실리콘 기판(10)에 설정되는 분리선 A의 방향을 실리콘 기판(10)의 결정면의 방향과 평행하게 설정하는 것이 유효하다. 실리콘 기판(10)의 결정 성장 면에 평행하게 분리선 A(분리 위치)를 설정하는 경우에, 실리콘 기판(10)을 벽개할 때에, 벽개 방향이 분리선 A의 방향과 일치한다. 이로써, 실리콘 칩(20)에 불필요한 응력을 작용시키지 않으면서 실리콘 기판(10)을 용이하게 벽개할 수 있다.
또한, 실리콘 기판(10)을 개별 조각으로 분리하는 방법으로서는, 분리선 A의 위치와 정렬해서 절단 홈을 형성하고, 이어서 절단 홈의 위치에서 실리콘 기판을 개별 조각으로 브레이킹하는 방법이 채용될 수 있다. 또한, 실리콘 기판(10)의 분리선 A를 따라 스크레이퍼(scraper)에 의해 분리 스크래치를 만들고, 이어서 실리 콘 기판을 개별 조각으로 분리하는 방법이 채용될 수 있다. 이들 중 어느 방법의 경우에도, 실리콘 기판(10)에 미리 모따기용의 관통홀(18)을 형성하는 경우에, 상술한 바와 같이, 실리콘 칩(20)에 어떤 파손이나 치핑(chipping)을 생기지 않게 하면서 실리콘 기판(10)을 개별 조각으로 분리할 수 있다.
상술한 바와 같이, 본 실시예의 칩 형성 방법은 실리콘 기판(10)을 개별 조각으로 분리해서 실리콘 칩(20)을 형성할 때의 분리선 A의 교차점을 따라 모따기용 관통홀(18)을 형성하고, 이어서 관통홀(18)의 위치를 기준으로 실리콘 기판(10)을 개별 조각으로 절단 또는 분리하는 것을 특징으로 한다.
관통홀(18)을 형성하는 방법으로서, 상기 실시예에서는 관통홀(18)의 평면 형상과 동일한 형상을 가지는 모따기 패턴(14)을 실리콘 기판(10) 상에 형성한다. 그러나, 이 방법 대신에, 도 5a에 나타낸 바와 같이, 관통홀(18)의 윤곽(외곽선)에 형상이 대응하고 소정의 폭을 가지는 모따기 패턴(15)을 실리콘 기판(10) 상에 형성할 수 있다.
도 5a는 실리콘 기판(10)의 표면을 레지스트(12)로 피복한 후, 실리콘 기판(10)에 형성할 관통홀(18)에 대응하는 위치에 모따기 패턴(15)을 형성하므로, 그 형상은 관통홀(18)의 윤곽에 대응한다. 이 상태에서는, 관통홀(18)의 윤곽에 대응하는 실리콘 기판(10)의 표면의 일부가 레지스트(12)로부터 노출된다.
이 실시예에서의 모따기 패턴(15)은 네 변이 각각 원호 형상으로 만곡되는 변형된 사각형으로서 관통홀(18)의 윤곽에 대응하는 실리콘 기판(10)의 표면의 일부를 노출하도록 레지스트(12)를 노광 및 현상함으로써 형성된다.
이 방법에서, 관통홀(18)의 윤곽에 대응하도록 실리콘 기판(10)의 표면 부분을 노출시키는 모따기 패턴(15)을 각각 형성하고, 이어서 예를 들면 RIE법에 의해 실리콘 기판(10)을 에칭하면, 실리콘 기판(10)은 모따기 패턴(15)의 노출된 부분을 따라 두께 방향으로 에칭된다. 따라서, 모따기 패턴(15)에 의해 둘러싸인 부분이 제거된다. 도 5b에 나타낸 바와 같이, 평면 형상이 변형된 사각형인 관통홀(18)이 각각 형성된다.
이 방법에 의하면, 관통홀(18)의 윤곽에 대응하는 부분의 실리콘 기판을 소정의 폭으로만 에칭하여 관통홀(18)을 각각 형성한다. 따라서, 관통홀(18)의 전체 평면 영역에 걸쳐 실리콘 기판(10)을 에칭하는 경우보다 에칭에 의해 제거된 실리콘 기판의 양이 적어지는 동시에, 에칭 시간을 단축할 수 있다.
상기 실시예에서, 실리콘 기판(10)의 표면에 형성된 모따기 패턴(14, 15)에, 실리콘 칩(20)의 코너부(20a)를 원호 형상 또는 곡선 형상으로 모따기한다. 도 6a 및 도 6b는 실리콘 칩(20)의 코너부(20a)를 직선적으로 모따기한 예를 나타낸다.
도 6a는 분리선 A 상에 정점이 위치하는 정방형으로 모따기 패턴(16)을 형성한 예이다. 실리콘 기판(10)은 모따기 패턴(16)이 형성되는 정방형의 영역에서만 레지스트로부터 노출된다. 도 6b는 분리선 A 상에 정점이 위치하는 정방형의 윤곽에 대응하는 실리콘 기판(10)의 표면의 일부를 소정의 폭으로 레지스트로부터 노출하는 모따기 패턴(17)을 형성한 예이다.
도 6a 및 도 6b에 나타낸 어느 하나의 모따기 패턴(16, 17)을 형성하는 경우에, 실리콘 기판(10)을 에칭함으로써, 실리콘 기판(10)에 정방형의 관통홀이 형성 되고, 이어서 예를 들면, 이들 관통홀의 중심 위치를 따라 절단 블레이드를 사용하여 실리콘 기판(10)을 절단하거나 분리선 A의 위치에서 실리콘 기판(10)을 벽개하는 등의 분리 방법을 적용함으로써, 개별 실리콘 칩(20)을 얻을 수 있다.
도 7은 도 6에 나타낸 모따기 패턴(16, 17)을 형성함으로써, 정방형의 관통홀을 형성하는 실리콘 기판(10)으로부터 얻어진 실리콘 칩(20)을 나타낸다. 실리콘 칩(20)의 코너부(20a)는 직선적으로, 45도 컷(cut)으로 모따기 된다.
이 방법에서, 실리콘 칩(20)의 코너부(20a)를 직선적으로 모따기하는 관통홀을 각각 형성하여 실리콘 기판(10)으로부터 개별 실리콘 칩(20)을 형성하는 경우에, 실리콘 칩(20)의 코너부(20a)는 둔각을 가진다. 따라서, 상술한 실시예와 마찬가지로, 실리콘 기판(10)을 분리할 때에, 실리콘 칩(20)의 코너부가 깨지거나 코너부에서 크랙이 생기는 것을 방지할 수 있다. 또한, 얻어진 실리콘 칩(20)의 코너부(20a)가 모따기되므로, 강도가 향상될 수 있고, 이로써 실리콘 칩(20)을 취급할 때에 실리콘 칩(20)이 파손되는 것을 방지할 수 있다.
또한, 이 실시예와 같이, 모따기용의 정방형으로 형성된 관통홀을 가로 및 세로로 정렬한 경우에도, 정방형으로 개구된 관통홀의 에지부가 분리선 A 상에 위치한다. 따라서, 관통홀의 에지부를 기점으로 해서 실리콘 기판(10)을 벽개함으로써, 용이하게 개별 실리콘 칩(20)을 얻을 수 있다.
또한, 실리콘 기판(10)에 형성된 모따기용 관통홀(18)의 형상으로서는, 상술한 변형된 사각형 또는 정방형 이외에, 분리선 A와 각각의 변 사이의 교차 각도가 상이한 마름모 또는 분리선 A를 둘러싸는 일반적인 사각형을 채용할 수 있다.
상기 실시예에서는, 실리콘 기판(10)으로부터 개별 실리콘 칩(20)을 형성하는 방법을 예로 들어 설명했다. 그러나, 실리콘 기판(10)으로서는, 단순한 실리콘 기판이 채용될 수 있고, 반도체 회로가 형성되는 반도체 웨이퍼가 채용될 수 있고, 또는 반도체 장치에 사용되는 인터포저에 형성되는 관통홀 등과 같은 접속부가 형성되는 실리콘 기판이 채용될 수 있다.
반도체 웨이퍼에서, 인접하는 반도체 칩의 중간에는 폭이 약 50 ㎛ 내지 100 ㎛인 절단용 공간(space)이 확보된다. 따라서, 반도체 칩에 형성되는 회로에 영향을 주지 않는 범위 내에서 모따기용 관통홀을 형성하고, 개별 반도체 칩을 얻을 수 있다. 반도체 칩의 코너부가 모따기되므로, 강도가 향상될 수 있고, 이로써 취급 시에 야기되는 파손을 방지할 수 있다.
최근에, 반도체 장치를 소형화할 목적으로, 반도체 웨이퍼의 단계에서, 웨이퍼의 이면을 연삭함으로써, 얇은 반도체 칩이 제공된다. 본 발명의 기판 개편화 방법은 얇은 반도체 웨이퍼를 개별 조각으로 분리하여 반도체 칩을 형성하는 경우에, 반도체 칩의 파손 방지에 특히 유효하게 이용될 수 있다.
또한, 본 발명은 반도체 웨이퍼와 같은 실리콘으로 이루어진 기판뿐만 아니라, GaAs로 이루어진 화합물 반도체 웨이퍼에도 적용될 수 있다. 또한, 글래스판(glass plate) 또는 세라믹판 등과 같은 무기 재료로 이루어진 대형 기판을 개별 조각으로 분리하는 경우에도, 본 발명을 완전히 동일하게 적용할 수 있다.
본 실시예에서는, 실리콘 기판에 모따기용 관통홀을 형성하기 위해서, 레지스트로 기판의 표면을 피복하고, 모따기 패턴을 형성하고, RIE법에 의해 에칭함으 로써, 실리콘 기판에 관통홀을 형성한다. 그러나, 관통홀을 형성하는 방법은 상기 방법에 한정되는 것이 아니라, 가공 대상에 대응해 임의의 방법이 적절히 선택될 수 있다.
본 발명을 예시적인 실시예와 함께 설명하였지만, 본 발명에서 일탈하지 않고 그 내에서 다양한 변경 및 변형이 이루어질 수 있음은 당업자에게 자명하고, 이에 따라 본 발명의 본래의 사상 및 범주 내에서의 모든 변경 및 변형은 첨부된 특허청구범위에 포함된다.
도 1a 및 도 1b는 실리콘 기판의 표면에 모따기 패턴을 형성한 상태를 나타내는 평면도.
도 2a 내지 도 2c는 실리콘 기판에 관통홀을 형성할 때까지의 필요한 공정을 나타내는 단면도.
도 3a는 절단 블레이드를 사용하여 실리콘 기판을 절단하는 상태의 평면도.
도 3b는 실리콘 기판을 절단하여 얻어진 실리콘 칩의 평면도.
도 4는 실리콘 기판을 벽개하여 얻어진 실리콘 칩의 평면도.
도 5a 및 도 5b는 모따기 패턴의 다른 예를 나타내는 평면도.
도 6a 및 도 6b는 모따기 패턴의 또 다른 예를 나타내는 평면도.
도 7은 실리콘 칩의 평면도.
도 8a 및 도 8b는 반도체 웨이퍼를 절단하는 종래의 방법을 나타내는 설명도.
* 도면의 주요 부분에 대한 부호의 설명 *
5 : 반도체 웨이퍼 10 : 실리콘 기판
12 : 레지스트 14, 15, 16, 17 : 모따기 패턴
14a : 모따기 선 18 : 관통홀
18a : 에지부 20 : 실리콘 칩
20a : 코너부

Claims (9)

  1. 기판을 개별 조각으로 분리하는 기판 개편화(個片化) 방법에 있어서,
    상기 기판 상에 분리선을 가로 및 세로 방향으로 소정의 간격으로 설정하는 공정,
    상기 기판 상의 상기 분리선의 각각의 교차점에, 상기 개별 조각의 기판의 코너부를 모따기하도록 관통홀을 형성하는 공정, 및
    상기 관통홀이 형성된 상기 기판을 상기 분리선을 따라 개별 조각을 분리하는 공정을 포함하는 것을 특징으로 하는 기판 개편화 방법.
  2. 제 1 항에 있어서,
    상기 관통홀을 형성하는 공정은,
    상기 기판의 표면을 레지스트로 피복하는 공정,
    상기 분리선의 각각의 교차점에서 상기 기판의 표면을 노출하도록, 상기 레지스트에 모따기 패턴을 형성하는 공정, 및
    상기 모따기 패턴이 형성되는 상기 레지스트를 마스크로 사용하여 상기 기판을 에칭하여서, 상기 관통홀을 형성하는 공정을 포함하는 것을 특징으로 하는 기판 개편화 방법.
  3. 제 2 항에 있어서,
    상기 모따기 패턴 각각을 소정 폭으로 상기 관통홀의 윤곽에 형상이 대응하는 패턴으로서 형성하는 것을 특징으로 하는 기판 개편화 방법.
  4. 제 1 항에 있어서,
    상기 분리선을 따라 절단 블레이드에 의해 상기 기판을 절단함으로써, 상기 기판을 상기 개별 조각으로 분리하는 것을 특징으로 하는 기판 개편화 방법.
  5. 제 1 항에 있어서,
    상기 분리선을 따라 상기 기판을 벽개(劈開)함으로써, 상기 기판을 상기 개별 조각으로 분리하는 것을 특징으로 하는 기판 개편화 방법.
  6. 제 5 항에 있어서,
    상기 분리선을 상기 기판의 결정 성장 면의 방향과 평행하도록 설정하는 것을 특징으로 하는 기판 개편화 방법.
  7. 제 1 항에 있어서,
    상기 관통홀 각각을, 상기 분리선의 교차점을 둘러싸고 4 개의 정점이 각각 상기 분리선 상에 위치하는 사각형으로 형성하는 것을 특징으로 하는 기판 개편화 방법.
  8. 제 7 항에 있어서,
    상기 관통홀 각각을, 각각의 변이 상기 분리선의 교차점을 향해 볼록하게 만곡되는 변형된 사각형으로 형성하는 것을 특징으로 하는 기판 개편화 방법.
  9. 제 1 항에 있어서,
    상기 기판은 실리콘 기판인 것을 특징으로 하는 기판 개편화 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190142317A (ko) * 2017-04-18 2019-12-26 하마마츠 포토닉스 가부시키가이샤 칩의 제조 방법, 및 실리콘 칩

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4924681B2 (ja) * 2009-09-10 2012-04-25 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子、及びｉｉｉ族窒化物半導体レーザ素子を作製する方法
JP5281545B2 (ja) * 2009-11-04 2013-09-04 スタンレー電気株式会社 半導体発光素子の製造方法
CN102687288B (zh) * 2009-11-05 2016-04-06 Bbsa有限公司 第iii族氮化物半导体纵向结构led芯片及其制造方法
JP5131266B2 (ja) * 2009-12-25 2013-01-30 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子、及びｉｉｉ族窒化物半導体レーザ素子を作製する方法
JP4793494B2 (ja) 2010-01-18 2011-10-12 住友電気工業株式会社 Ｉｉｉ族窒化物半導体レーザ素子を作製する方法
US9165833B2 (en) 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US8378458B2 (en) * 2010-03-22 2013-02-19 Advanced Micro Devices, Inc. Semiconductor chip with a rounded corner
DE102010032029B4 (de) * 2010-07-21 2012-09-13 Jenoptik Automatisierungstechnik Gmbh Verfahren zum Trennen einer runden Planplatte aus sprödbrüchigem Material in mehrere rechteckige Einzelplatten mittels Laser
JP2012059859A (ja) * 2010-09-08 2012-03-22 Disco Abrasive Syst Ltd 半導体デバイス
JP6024076B2 (ja) * 2011-01-13 2016-11-09 セイコーエプソン株式会社 シリコンデバイスの製造方法
JP2012227306A (ja) * 2011-04-19 2012-11-15 Ngk Insulators Ltd セラミック基板の製造方法
KR20140041527A (ko) 2011-05-12 2014-04-04 (주)웨이브스퀘어 Ⅲ족 질화물 반도체 수직형 구조 ｌｅｄ 칩 및 그 제조 방법
JP2011216914A (ja) * 2011-07-27 2011-10-27 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体レーザ素子、及びｉｉｉ族窒化物半導体レーザ素子を作製する方法
US8940618B2 (en) * 2012-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for cutting semiconductor wafers
JP6060509B2 (ja) * 2012-03-29 2017-01-18 大日本印刷株式会社 半導体素子の製造方法
JP6050613B2 (ja) * 2012-06-12 2016-12-21 新電元工業株式会社 半導体ウェーハ、半導体装置の製造方法及び半導体装置
GB201307773D0 (en) * 2013-04-30 2013-06-12 Atlantic Inertial Systems Ltd MEMS sensors
US9728518B2 (en) 2014-04-01 2017-08-08 Ati Technologies Ulc Interconnect etch with polymer layer edge protection
JP6336895B2 (ja) * 2014-11-28 2018-06-06 シチズンファインデバイス株式会社 基板および基板の製造方法
WO2016088868A1 (ja) * 2014-12-04 2016-06-09 日本電気硝子株式会社 ガラス板
GB2534204A (en) * 2015-01-17 2016-07-20 Melexis Technologies Nv Semiconductor device with at least one truncated corner and/or side cut-out
JP5763858B2 (ja) * 2015-02-13 2015-08-12 ビービーエスエイ リミテッドＢＢＳＡ Ｌｉｍｉｔｅｄ Ｉｉｉ族窒化物半導体縦型構造ｌｅｄチップの製造方法
US20180301605A1 (en) * 2015-03-19 2018-10-18 Osram Opto Semiconductors Gmbh A window that covers an optoelectronic semiconductor chip, a panel comprising a plurality of windows, a method of producing windows and an optoelectronic semiconductor device
JP2017073424A (ja) * 2015-10-05 2017-04-13 日本特殊陶業株式会社 配線基板及びその製造方法
JP6579981B2 (ja) * 2016-03-11 2019-09-25 三菱電機株式会社 半導体ウエハおよびその製造方法
US20180015569A1 (en) * 2016-07-18 2018-01-18 Nanya Technology Corporation Chip and method of manufacturing chips
EP3493338A4 (en) * 2016-07-26 2019-07-24 Sony Semiconductor Solutions Corporation SEMICONDUCTOR LIGHT EMITTING ELEMENT AND METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT EMITTING ELEMENT
JP2018046094A (ja) * 2016-09-13 2018-03-22 エイブリック株式会社 半導体チップ、半導体装置、半導体ウェハ、及び半導体ウェハのダイシング方法
CN108206161B (zh) * 2016-12-20 2020-06-02 晟碟半导体（上海）有限公司 包含角部凹陷的半导体装置
KR101925565B1 (ko) * 2016-12-30 2018-12-06 (재)한국나노기술원 갈라짐 패턴을 이용한 에피층 분리 방법
JP2018109716A (ja) * 2017-01-05 2018-07-12 ソニーセミコンダクタソリューションズ株式会社 レンズモジュールおよびレンズモジュールの製造方法、撮像装置、並びに電子機器
EP3361839A1 (en) * 2017-02-14 2018-08-15 Infineon Technologies AG Multiple substrate and method for its fabrication
JP6384934B2 (ja) * 2017-06-20 2018-09-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US10699973B2 (en) 2017-11-06 2020-06-30 GLOBALFOUNDERS Inc. Semiconductor test structure and method for forming the same
JP6950484B2 (ja) * 2017-11-20 2021-10-13 沖電気工業株式会社 半導体素子、発光基板、光プリントヘッド、画像形成装置
JP7193920B2 (ja) * 2018-03-09 2022-12-21 株式会社ディスコ パッケージ基板の加工方法
CN111390399B (zh) * 2020-03-12 2022-02-15 上海柏楚电子科技股份有限公司 基于冷却点的切割控制方法、系统、电子设备与介质
CN111430229B (zh) * 2020-04-28 2023-12-01 长江存储科技有限责任公司 切割方法
DE102020215554A1 (de) 2020-12-09 2022-06-09 Robert Bosch Gesellschaft mit beschränkter Haftung Substratscheibe, Verfahren zum Herstellen einer Substratscheibe und Verfahren zum Herstellen einer Mehrzahl von Bauelementen
CN115870641B (zh) * 2023-02-20 2023-05-23 湖北三维半导体集成创新中心有限责任公司 一种芯片及其制造方法、封装结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
JP4542789B2 (ja) 2003-01-10 2010-09-15 株式会社東芝 半導体装置の製造装置及びその製造方法
JP4515790B2 (ja) * 2004-03-08 2010-08-04 株式会社東芝 半導体装置の製造方法及びその製造装置
US7211500B2 (en) * 2004-09-27 2007-05-01 United Microelectronics Corp. Pre-process before cutting a wafer and method of cutting a wafer
JP2006173428A (ja) * 2004-12-17 2006-06-29 Seiko Epson Corp 基板加工方法及び素子製造方法
JP4716819B2 (ja) 2005-08-22 2011-07-06 新光電気工業株式会社 インターポーザの製造方法
KR100772016B1 (ko) * 2006-07-12 2007-10-31 삼성전자주식회사 반도체 칩 및 그 형성 방법
US7648891B2 (en) * 2006-12-22 2010-01-19 International Business Machines Corporation Semiconductor chip shape alteration

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190142317A (ko) * 2017-04-18 2019-12-26 하마마츠 포토닉스 가부시키가이샤 칩의 제조 방법, 및 실리콘 칩

Also Published As

Publication number Publication date
EP2051297A3 (en) 2011-01-26
TW200917354A (en) 2009-04-16
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EP2051297A2 (en) 2009-04-22

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