JP7193920B2 - パッケージ基板の加工方法 - Google Patents

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Description

本発明は、パッケージ基板の加工方法に関する。
パッケージ基板の加工方法として、パッケージ基板をダイシングによって分割予定ラインに沿って個片化するものが知られている（例えば、特許文献１参照）。特許文献１に記載の加工方法では、配線基板の一方の面にバンプ等の電極が配設されると共に、配線基板の他方の面に半導体チップが搭載されて封止剤で一括封止されてパッケージ基板が形成されている。パッケージ基板の分割予定ラインに沿ってダイシングされることで、パッケージ基板が個々のパッケージに分割され、分割後のパッケージは電極を介してメイン基板等に実装される。
特開２０１２－０３９１０４号公報
上記したようなパッケージ基板を個片化する際に、封止剤側からパッケージ基板を分割したいという要望がある。封止剤側からパッケージ基板を分割するためには、パッケージ基板のバンプ側を保持しなければならない。しかしながら、通常はパッケージ基板のバンプ側にアライメントマークが設けられているため、パッケージ基板のバンプ側を保持した状態ではアライメントマークを検出することができない。このため、パッケージ基板を分割予定ラインに沿って精度よく分割することが困難になっていた。
本発明はかかる点に鑑みてなされたものであり、パッケージ基板を封止剤側から分割する際に的確な位置でアライメントすることができるパッケージ基板の加工方法を提供することを目的の１つとする。
本発明の一態様のパッケージ基板の加工方法は、配線基材と、交差する複数の分割予定ラインで区画された配線基材上の各デバイス領域にそれぞれ搭載された複数のデバイスチップと、該デバイスチップを封止する封止剤と、からなるパッケージ基板の加工方法であって、該封止剤側を保持し、該デバイス領域外の該封止剤で封止されない配線基材外周を含む部分に、複数の分割予定ラインに沿って少なくとも該配線基材を貫通して分割溝を形成する配線基材加工ステップと、該配線基材加工ステップを実施した後に、該封止剤側と反対面に保持テープを貼着又は保持治具に吸引保持するパッケージ基板保持ステップと、該パッケージ基板保持ステップを実施した後に、該配線基材外周の分割溝を基準にアライメントを行い、該パッケージ基板を分割して分割予定ラインに沿って個々のパッケージに個片化する個片化ステップと、を備える。
この構成によれば、複数の分割予定ラインに沿って少なくとも配線基材を貫通した分割溝が形成されているため、パッケージ基板の分割時には分割溝を基準にしてアライメントを行うことができる。このため、パッケージ基板の封止剤側にアライメントマークが無くても、パッケージ基板を分割予定ラインに沿って精度よく分割することができる。
本発明の一態様のパッケージ基板の加工方法において、該個片化ステップにおいては、配線基材外周の該分割溝を基準にアライメントを行い、該分割溝と連通するまで該封止剤側からＶ溝形成手段で切り込み、該分割予定ラインに対応する領域に沿って該封止剤上面から溝底に向かって傾斜した側壁を備えるようにＶ溝を形成するとともに個々のパッケージに個片化し、該個片化ステップを実施した後に、複数の該パッケージの該封止剤上面及び側壁に導電性のシールド層を形成するシールド層形成ステップを備える。
本発明によれば、パッケージ基板のデバイス領域外に分割予定ラインに対して所定の位置関係のアライメントの基準を貫通形成することで、パッケージ基板を分割する際に的確な位置でアライメントすることができる。
本実施の形態の半導体パッケージの断面模式図である。 本実施の形態のパッケージ基板の裏面図及び表面図である。 比較例の半導体パッケージの製造方法の説明図である。 本実施の形態のパッケージ基板の第１の加工方法の説明図である。 本実施の形態のパッケージ基板の第１の加工方法の説明図である。 本実施の形態のパッケージ基板の第１の加工方法の説明図である。 本実施の形態のパッケージ基板の第２の加工方法の説明図である。 本実施の形態のパッケージ基板の第２の加工方法の説明図である。 本実施の形態のパッケージ基板の第３の加工方法の説明図である。 本実施の形態のパッケージ基板の第３の加工方法の説明図である。 試験体に設けたシールド層の厚みを示す図である。 試験体の側面の傾斜角とシールド層の厚みとの関係を示す図である。 半導体パッケージの変形例を示す図である。 貫通孔形成ステップの変形例を示す図である。 Ｖ溝形成ステップの変形例を示す図である。 個片化ステップの変形例を示す図である。 Ｖブレードの変形例を示す図である。
以下、添付図面を参照して、本実施の形態のパッケージ基板の加工方法について説明する。図１は、本実施の形態の半導体パッケージの断面模式図である。図２は、本実施の形態のパッケージ基板の裏面図及び表面図である。図３は、比較例の半導体パッケージの製造方法の説明図である。なお、以下の実施の形態はあくまでも一例を示すものであり、各ステップ間に他のステップを備えてもよいし、ステップの順序を適宜入れ換えてもよい。また、図２及び図３の平面図では説明の便宜上バンプを省略して記載している。
図１に示すように、半導体パッケージ１０（パッケージ）は、いわゆるＥＭＩ（Electro-Magnetic Interference）で遮断を要する全てのパッケージの半導体装置であり、外面のシールド層１６によって周囲への電磁ノイズの漏洩を抑制するように構成されている。シールド層１６の内側では、配線基板（配線基材）１１の表面に実装されたデバイスチップ１２が樹脂層（封止剤）１３で封止されており、配線基板１１の裏面にバンプ１４が配設されている。配線基板１１には、デバイスチップ１２に接続される電極やグランドライン１７を含む各種配線が形成されている。
デバイスチップ１２は、半導体ウェーハをデバイス毎に個片化して形成され、配線基板１１の所定の位置にマウントされている。また、パッケージ側面（側壁）２３にはパッケージ上面（封止剤上面）２２から下方に向かって外側に広がるような傾斜面２５が形成されており、この傾斜面２５に対してスパッタ法等によって上方から導電性のシールド層１６が形成されている。一般的な半導体パッケージの鉛直なパッケージ側面とは異なり、パッケージ側面２３の傾斜面２５がシールド層１６の形成方向に対して斜めに交差しているため、傾斜面２５にシールド層１６が形成され易くなっている。
ところで、図２に示すように、半導体パッケージはパッケージ基板１５の分割によって形成されるが、パッケージ基板１５の裏面は分割予定ライン２７によって格子状に区画され、パッケージ基板１５の表面は樹脂層１３によって分割予定ライン２７が覆われている。また、パッケージ基板１５の裏面にはアライメントマーク２８が設けられており、パッケージ基板１５の表面にはアライメントマーク２８が設けられていない。このため、通常はパッケージ基板１５の裏面側を上面に向けることで、アライメントマーク２８を基準にパッケージ基板１５が個々に分割される。
パッケージ基板１５を分割するだけであれば、パッケージ基板１５の裏面でアライメントすればよいが、分割後の半導体パッケージ１０（図１参照）に傾斜面２５を付けるためにはパッケージ基板１５の樹脂層１３側からＶ溝４７（図５Ｃ参照）を形成しなければならない。上記したように、パッケージ基板１５の表面にはアライメントマーク２８が存在しないため、樹脂層１３を上方に向けた状態では樹脂層１３側に分割予定ライン２７に沿ったＶ溝４７を形成することが難しい。このように、パッケージ基板１５の表面の樹脂層１３にＶ溝４７を形成するために、パッケージ基板１５の裏面のアライメントマーク２８を使用することができない。
この場合、図３Ａに示すように、パッケージ基板１５の表面にアライメントマーク２９を設ける構成も考えられる。しかしながら、樹脂ラミネートとメタルめっき等の既存の方法では、パッケージ基板１５の裏面のアライメントマーク２８とパッケージ基板１５の表面のアライメントマーク２９を一致させることが難しい。例えば、パッケージ基板１５の裏面のアライメントマーク２８とパッケージ基板１５の表面のアライメントマーク２９が数十μｍ以上位置ズレすることもあり、分割予定ラインに沿ってパッケージ基板１５を加工することが困難になっている。
このため、図３Ｂに示すように、アライメントマーク２８の代わりに、パッケージ基板１５を貫通した切削痕９１でアライメントする方法が考えられる。この場合、パッケージ基板１５の裏面を上方に向けた状態で、分割予定ライン２７の延長線上でパッケージ基板１５の外縁付近に切削ブレード９２が位置付けられる。そして、切削ブレード９２を上下動させる、いわゆるチョッパーカットが実施されることで、分割予定ライン２７に対応した箇所に切削痕９１が形成される。切削痕９１がパッケージ基板１５を貫通しているため、パッケージ基板１５の表面側で切削痕９１を基準にアライメントを実施することができる。
しかしながら、チョッパーカットで形成した切削痕９１を利用した加工方法では、切削痕９１を基準にパッケージ基板１５の表面側でＶ溝を形成することができるが、Ｖ溝形成後にパッケージ基板１５を良好に分割することが難しい。チョッパーカットの場合、パッケージ基板１５の外縁から樹脂層１３、すなわちデバイス領域まで切削痕９１が延びているため、パッケージ基板１５のデバイス領域の強度が低下している。パッケージ基板１５を個片化する際には、個片化ブレード９５で切削痕９１からパッケージ基板１５を切り込むことになるが、貫通した切削痕９１を個片化ブレード９５が通ることでバタツキ等が生じてチップ飛び、クラック、チッピング等の品質に影響する。そこで、本実施の形態では、パッケージ基板１５の裏面のアライメントマーク２８を基準に、Ｖ溝形成時のアライメントの基準をパッケージ基板１５に貫通形成している。
以下、図４から図６を参照して、パッケージ基板の第１の加工方法について説明する。図４から図６は、パッケージ基板の第１の加工方法の説明図である。なお、図４Ａはマウントステップ、図４Ｂは基板作成ステップ、図４Ｃは貫通孔形成ステップのそれぞれ一例を示す図である。図５Ａはパッケージ基板保持ステップ、図５Ｂ及び図５ＣはＶ溝形成ステップのそれぞれ一例を示す図である。図６Ａは個片化ステップ、図６Ｂ及び図６Ｃはシールド層形成ステップのそれぞれ一例を示す図である。
図４Ａに示すように、先ずマウントステップが実施される。マウントステップでは、配線基板１１の表面が交差する分割予定ラインで格子状に区画されており、区画された各デバイス領域に複数のデバイスチップ１２が搭載される。配線基板１１内にはグランドライン１７等の配線が形成され、配線基板１１の裏面にはバンプ１４が配設されている。デバイスチップ１２の上面の電極にワイヤ１９の一端が接続され、配線基板１１の表面の電極１８にワイヤ１９の他端が接続される。なお、ワイヤボンディングに限らず、デバイスチップ１２の裏面の電極を配線基板１１の表面の電極に直接接続するフリップチップボンディングが実施されてもよい。
図４Ｂに示すように、マウントステップが実施された後に基板作成ステップが実施される。基板作成ステップでは、複数のデバイスチップ１２がマウントされた配線基板１１の表面側に封止剤３１が供給され、各デバイスチップ１２が封止剤３１で一括封止されてパッケージ基板１５（図４Ｃ参照）が作成される。この場合、デバイスチップ１２が実装された配線基板１１の裏面が保持治具（不図示）に保持されており、配線基板１１の上面を覆うように枠型３２が配置されている。枠型３２の上壁には注入口３３が開口しており、注入口３３の上方には封止剤３１の供給ノズル３４が位置付けられている。
そして、供給ノズル３４から注入口３３を通じて、配線基板１１の上面に封止剤３１が供給されてデバイスチップ１２が封止される。この状態で、封止剤３１が加熱又は乾燥されることで硬化されて、配線基板１１の上面に樹脂層１３（図３Ｃ参照）を形成したパッケージ基板１５が作成される。なお、封止剤３１には、硬化性を有するものが用いられ、エポキシ樹脂、シリコーン樹脂、ウレタン樹脂、不飽和ポリエステル樹脂、アクリルウレタン樹脂、又はポリイミド樹脂等から選択することができる。また、封止剤３１は液状に限らず、シート状、パウダー状の樹脂を使用することもできる。このようにして、配線基板１１上の複数のデバイスチップ１２が一括で封止される。なお、パッケージ基板１５が予め用意されている場合には、マウントステップ、基板作成ステップを省略してもよい。
図４Ｃに示すように、基板作成ステップが実施された後に貫通孔形成ステップが実施される。貫通孔形成ステップでは、パッケージ基板１５の表面が保持治具（不図示）に保持されており、パッケージ基板１５の裏面のアライメントマーク２８が上方に向けられる。アライメントマーク２８は、パッケージ基板１５のデバイス領域外で、分割予定ラインの延長上に設けられている。パッケージ基板１５がデバイスチップ１２の一括封止によって収縮しても、パッケージ基板１５の収縮に応じてアライメントマーク２８が変位されるため、アライメントマーク２８と分割予定ラインの位置関係が大きく変わることがない。
パッケージ基板１５の上方にはドリル３６が位置付けられており、撮像手段（不図示）でアライメントマーク２８を撮像することで、アライメントマーク２８の中央にドリル３６が位置合わせされる。ドリル３６のドリル径はアライメントマーク２８よりも小さく形成されている。そして、ドリル３６がパッケージ基板１５に向けて降ろされることで、パッケージ基板１５が貫通されて、アライメントマーク２８の中央に貫通孔３７が形成される。この貫通孔３７によって、パッケージ基板１５の表面側からでも分割予定ラインを検出可能なアライメント用のマークが形成される。
貫通孔３７は、小型のドリル３６によってアライメントマーク２８よりも小さな円形に形成されているため、高倍率で撮像することによってアライメント精度を高めることができる。このように、パッケージ基板１５のデバイス領域外の領域でパッケージ基板１５が貫通されて、分割予定ラインに対して所定の位置関係を有する貫通孔３７が形成される。なお、分割予定ラインに対する所定の位置関係とは、アライメントマーク２８上に貫通孔３７を形成する構成に限られない。分割予定ラインの位置が特定可能な位置であれば、アライメントマーク２８から外れた位置に貫通孔３７が形成されてもよい。
また、パッケージ基板１５の全てのアライメントマーク２８に貫通孔３７を形成する必要はない。貫通孔３７は、少なくとも分割予定ライン２７の位置検出及びθ補正に必要な箇所だけに形成されていればよい。
図５Ａに示すように、貫通孔形成ステップが実施された後に、パッケージ基板保持ステップが実施される。パッケージ基板保持ステップでは、環状フレーム４１の中央を塞ぐように保持テープ４２が貼着され、この保持テープ４２にパッケージ基板１５の樹脂層１３と反対面が貼着される。これにより、保持テープ４２の外周部が環状フレーム４１によって支持され、保持テープ４２を介してパッケージ基板１５が環状フレーム４１の内側に位置付けられる。なお、パッケージ基板保持ステップは、マウンタ等の専用装置によって機械的に実施されてもよいし、オペレータの手作業によって実施されてもよい。
なお、保持テープ４２は、全体として、後段のシールド層形成ステップ（図６Ｂ参照）のプラズマ処理に対する耐性を有する材料で形成されることが好ましい。プラズマ処理に対する耐性とは、耐プラズマ性、耐熱性、耐真空性を含むプラズマ耐性を示している。保持テープ４２のテープ基材は、１５０度－１７０度の耐熱温度の材料で形成されることが好ましく、例えば、ポリエチレンナフタレート樹脂、ポリイミド樹脂から選択することができる。また、環状フレーム４１は、上面視リング状に形成されていてもよいし、上面視矩形枠状に形成されていてもよい。
図５Ｂに示すように、パッケージ基板保持ステップが実施された後にＶ溝形成ステップが実施される。Ｖ溝形成ステップでは、パッケージ基板１５が保持テープ４２を介してチャックテーブル（不図示）に保持され、パッケージ基板１５の上方に撮像手段４５が位置付けられる。撮像手段４５によってパッケージ基板１５の表面側から貫通孔３７が撮像されて、貫通孔３７を基準にアライメントが実施されて分割予定ラインが検出される。このとき、貫通孔３７が小さく形成されているため、撮像手段４５によって高倍率で撮像することでアライメント精度が高められている。
図５Ｃに示すように、アライメントによって分割予定ラインが検出されると、Ｖ溝形成用の切削ブレード（以下、Ｖブレード４６（Ｖ溝形成手段）と称する）が分割予定ラインに位置合わせされる。Ｖブレード４６は、ダイヤモンド砥粒等が結合剤で固められて、先端がＶ形状の円板状に成形されている。パッケージ基板１５の外側でＶブレード４６がパッケージ基板１５の厚み方向途中の深さまで降ろされ、Ｖブレード４６に対してパッケージ基板１５が水平方向に切削送りされる。これにより、Ｖブレード４６で樹脂層（封止剤）１３側からパッケージ基板１５が切り込まれてハーフカットされ、分割予定ラインに対応する領域に沿って樹脂層１３の上面から切削溝底に向かって傾斜した側壁を備えるようにＶ溝４７が形成される。
なお、本実施の形態では、Ｖブレード４６の先端が尖ったＶ字形状に形成されたが、この構成に限定されない。Ｖブレード４６の先端は、パッケージ基板１５に対してＶ溝４７を形成可能な形状であればよい。例えば、図１７に示すように、Ｖブレード４９の先端が平坦なＶ字形状に形成されていてもよい。よって、切削ブレードの先端がＶ字形状とは、切削ブレードの先端まで尖った完全なＶ字形状に限らず、切削ブレードの先端が平坦な略Ｖ字形状を含む形状である。また、Ｖブレードの先端のＶ字面は直線的に傾斜している必要はなく、僅かに丸みを帯びていてもよい。
図６Ａに示すように、Ｖ溝形成ステップが実施された後に個片化ステップが実施される。個片化ステップでは、パッケージ基板１５が保持テープ４２を介してチャックテーブル（不図示）に保持され、Ｖ溝形成ステップと同様に撮像手段（不図示）で貫通孔３７を基準にアライメントが実施される。アライメントによって分割予定ラインが検出されると、個片化用の切削ブレード（以下、ストレートブレード５１と称する）がパッケージ基板１５のＶ溝４７に位置合わせされる。ストレートブレード５１は、ダイヤモンド砥粒等が結合剤で固められて、先端が矩形状の円板状に成形されている。
そして、パッケージ基板１５の外側でストレートブレード５１が保持テープ４２の厚み方向途中の深さまで降ろされ、ストレートブレード５１に対してパッケージ基板１５が水平方向に切削送りされる。これにより、ストレートブレード５１で樹脂層１３側から保持テープ４２の途中まで切り込まれてパッケージ基板１５がフルカットされ、Ｖ溝４７の溝底から保持テープ４２に向かって矩形溝５２が形成される。このように、Ｖ溝４７に沿ってパッケージ基板１５が分割されて、分割予定ラインに沿ってパッケージ基板１５が個々の半導体パッケージ１０に個片化される。
なお、全ての分割予定ラインに対してＶ溝形成ステップが完了してから、個片化ステップが実施される構成に限られない。Ｖブレード４６及びストレートブレード５１を備えたツインダイサによって、分割予定ライン毎にＶ溝形成ステップと個片化ステップが連続的に実施されてもよい。
図６Ｂに示すように、個片化ステップが実施された後にシールド層形成ステップが実施される。シールド層形成ステップでは、複数の半導体パッケージ１０のパッケージ外面に導電性材料でシールド層１６が形成される。この場合、各半導体パッケージ１０が保持テープ４２を介してプラズマ装置（不図示）内に搬入され、所定の形成条件で各半導体パッケージ１０に対して上方からスパッタ等のプラズマ処理によって導電性材料が成膜される。これにより、各半導体パッケージ１０のパッケージ上面２２及びパッケージ側面２３（図６Ｃ参照）に所望の厚みでシールド層１６が形成される。
このとき、図６Ｃに示すように、パッケージ側面２３の傾斜面２５がパッケージ上面２２から下方に向かって外側に広がっており、傾斜面２５がシールド層１６の形成方向（鉛直方向）に対して斜めに交差している。よって、半導体パッケージ１０にシールド層１６を形成する際に、パッケージ上面２２だけでなくパッケージ側面２３の傾斜面２５にも、十分なシールド効果が発揮できる厚みでシールド層１６が形成される。さらに、保持テープ４２がプラズマ処理に対して耐性を有しているため、プラズマ処理によって保持テープ４２が劣化することがない。
また、パッケージ側面２３の鉛直面２６やパッケージ間の溝底５３にもシールド層１６が形成されるため、保持テープ４２から半導体パッケージ１０をピックアップする際に、半導体パッケージ１０の下部にシールド層１６でバリが生じる場合がある。この場合、シールド層１６の成膜条件に加えて、パッケージ間のアスペクト比（縦横比）を調整することで、半導体パッケージ１０のバリの発生を抑えることが可能である。パッケージ間のアスペクト比は、ストレートブレード５１（図６Ａ参照）の幅寸法及び切り込み量によって調整される。
パッケージ間のアスペクト比は、パッケージ側面２３の傾斜面２５の下端から保持テープ４２に切り込んだ溝底５３までの深さをＹｍｍ、パッケージ側面２３の鉛直面２６の対向間隔をＸｍｍとした際にＹ／Ｘで表される。パッケージ側面２３の鉛直面２６の下側やパッケージ間の溝底５３はアスペクト比の影響を受け易く、パッケージ間のアスペクト比が高くなるのに伴ってシールド層１６が薄く形成される。したがって、アスペクト比を高めることで、アスペクト比が影響し難い傾斜面２５にシールド層１６が適度な厚みで形成され、アスペクト比が影響し易い鉛直面２６の下側や溝底５３にシールド層１６が薄く形成されてバリの発生が抑えられる。
また、配線基板１１のグランドライン１７は、パッケージ側面２３の傾斜面２５の下側で外部に露出している。傾斜面２５の下側で適度な厚みのシールド層１６にグランドライン１７が接続されるため、半導体パッケージ１０で生じた電磁ノイズがグランドライン１７を通じて半導体パッケージ１０外に逃がされる。なお、パッケージ側面２３の鉛直面２６の下側ではシールド層１６が薄くなるが、配線基板１１の多数の配線（不図示）によって電磁ノイズがカットされている。したがって、半導体パッケージ１０の周囲の電子部品への電磁ノイズの漏洩が全体的に防止される。
なお、配線基板１１のグランドライン１７は、シールド層１６に接続されていればよく、パッケージ側面２３の鉛直面２６でシールド層１６に接続されてもよい。また、シールド層１６は、銅、チタン、ニッケル、金等のうち一つ以上の導電性材料によって厚さ数μｍ以上の金属層であり、スパッタ法、イオンプレーティング法、プラズマＣＶＤ（chemical Vapor Deposition）法等のプラズマ処理によって形成されてもよい。このようにして、パッケージ上面２２及びパッケージ側面２３がシールド層１６でカバーされた半導体パッケージ１０が製造される。
次に、図７及び図８を参照して、パッケージ基板の第２の加工方法について説明する。第２の加工方法は、アライメントマークに貫通孔を形成する代わりに、最外周の分割予定ラインに沿って貫通溝を形成する点で第１の加工方法と相違している。したがって、第１の加工方法と同じマウントステップ、基板作成ステップについては説明を省略する。図７及び図８は、パッケージ基板の第２の加工方法の説明図である。なお、図７Ａ及び図７Ｂは貫通溝形成ステップ、図７Ｃはパッケージ基板保持ステップのそれぞれ一例を示す図である。図８ＡはＶ溝形成ステップ、図８Ｂは個片化ステップ、図８Ｃはシールド層形成ステップのそれぞれ一例を示す図である。
図７Ａ及び図７Ｂに示すように、基板作成ステップが実施された後に貫通溝形成ステップが実施される。貫通溝形成ステップでは、パッケージ基板１５の表面が保持治具（不図示）に保持されており、パッケージ基板１５の裏面のアライメントマーク２８が上方に向けられる。パッケージ基板１５の裏面には第１の方向及び第１の方向に直交する第２の方向に延在する格子状に分割予定ライン２７が形成されており、パッケージ基板１５のデバイス領域外で複数の分割予定ライン２７の延長上にアライメントマーク２８が設けられている。なお、上記したように、パッケージ基板１５がデバイスチップ１２の一括封止によって収縮しても、アライメントマーク２８と分割予定ライン２７の位置関係が大きく変わることがない。
パッケージ基板１５の上方には切削ブレード５９が位置付けられており、撮像手段（不図示）で最外周のアライメントマーク２８を撮像することで、複数の分割予定ライン２７の内のそれぞれの最外周の分割予定ライン２７に切削ブレード５９が位置合わせされる。そして、パッケージ基板１５の外側で切削ブレード５９がパッケージ基板１５を貫通可能な深さまで降ろされ、切削ブレード５９に対してパッケージ基板１５が水平方向に切削送りされる。これにより、切削ブレード５９で配線基板１１側から切り込まれ、最外周の分割予定ラインに沿って樹脂層１３（封止剤）まで貫通させて分割される。最外周の分割予定ライン２７の分割によって、パッケージ基板１５の表面側からでも分割予定ライン２７を検出可能なアライメント用の貫通溝４０が形成される。
なお、ここでは、分割予定ライン２７の最外周の直交する２本の分割予定ライン２７に沿って貫通溝４０が形成される構成にしたが、この構成に限定されない。貫通溝４０は、最外周の分割予定ライン２７の４本全てに沿って形成されてもよい。また、ここでは、分割予定ライン２７の最外周の分割予定ライン２７に沿って貫通溝４０が形成される構成にしたが、この構成に限定されない。貫通溝４０は、分割予定ライン２７に平行に形成されていればよく、パッケージ基板１５の樹脂層１３から露出した外周領域に形成されてもよい。
図７Ｃに示すように、貫通溝形成ステップが実施された後に、パッケージ基板保持ステップが実施される。パッケージ基板保持ステップでは、第１の加工方法と同様に、環状フレーム４１の中央を塞ぐように保持テープ４２が貼着され、この保持テープ４２にパッケージ基板１５の樹脂層１３と反対面が貼着される。これにより、保持テープ４２の外周部が環状フレーム４１によって支持され、保持テープ４２を介してパッケージ基板１５が環状フレーム４１の内側に位置付けられる。なお、パッケージ基板保持ステップは、機械的に実施されてもよいし、手作業によって実施されてもよい。また、保持テープ４２は、プラズマ処理に対する耐性を有する材料で形成されることが好ましい。
図８Ａに示すように、パッケージ基板保持ステップが実施された後にＶ溝形成ステップが実施される。Ｖ溝形成ステップでは、パッケージ基板１５が保持テープ４２を介してチャックテーブル（不図示）に保持され、撮像手段で貫通孔エッジ４３を基準にアライメントが実施される。アライメントによって分割予定ラインが検出されると、第１の加工方法と同様にして、Ｖブレード４６によって分割予定ラインに沿ってパッケージ基板１５が切り込まれる。これにより、分割予定ラインに対応する領域に沿って樹脂層１３の上面から切削溝底に向かって傾斜した側壁を備えるようにＶ溝４７が形成される。
図８Ｂに示すように、Ｖ溝形成ステップが実施された後に個片化ステップが実施される。個片化ステップでは、パッケージ基板１５が保持テープ４２を介してチャックテーブル（不図示）に保持され、撮像手段（不図示）で貫通溝エッジ４３を基準にアライメントが実施される。アライメントによって分割予定ラインが検出されると、第１の加工方法と同様にして、ストレートブレード５１によってＶ溝４７に沿ってパッケージ基板１５が分割される。これにより、分割予定ラインに沿ってパッケージ基板１５が個々の半導体パッケージ１０に個片化される。
図８Ｃに示すように、個片化ステップが実施された後にシールド層形成ステップが実施される。シールド層形成ステップでは、複数の半導体パッケージ１０のパッケージ外面に導電性材料でシールド層１６が形成される。この場合、第１の加工方法と同様にして各半導体パッケージ１０が保持テープ４２を介してプラズマ装置（不図示）内に搬入され、所定の形成条件で各半導体パッケージ１０に対して上方からスパッタ等のプラズマ処理によって導電性材料が成膜される。これにより、各半導体パッケージ１０のパッケージ上面及びパッケージ側面に所望の厚みでシールド層１６が形成される。
次に、図９及び図１０を参照して、パッケージ基板の第３の加工方法について説明する。第３の加工方法は、アライメントマークに貫通孔を形成する代わりに、分割予定ラインに沿って少なくとも配線基板を貫通した分割溝を形成する点で第１の加工方法と相違している。したがって、第１の加工方法と同じマウントステップ、基板作成ステップについては説明を省略する。図９及び図１０は、パッケージ基板の第３の加工方法の説明図である。なお、図９Ａ及び図９Ｂは配線基材加工ステップ、図９Ｃはパッケージ基板保持ステップのそれぞれ一例を示す図である。図１０Ａは個片化ステップ、図１０Ｂはシールド層形成ステップのそれぞれ一例を示す図である。
図９Ａ及び図９Ｂに示すように、基板作成ステップが実施された後に配線基材加工ステップが実施される。配線基材加工ステップでは、パッケージ基板１５の樹脂層１３側が保持治具（不図示）に保持されており、パッケージ基板１５の裏面のアライメントマーク２８が上方に向けられる。パッケージ基板１５の裏面には第１の方向及び第１の方向に直交する第２の方向に延在する格子状に分割予定ラインが形成され、パッケージ基板１５のデバイス領域外で複数の分割予定ラインの延長上にアライメントマーク２８が設けられている。なお、上記したように、パッケージ基板１５がデバイスチップ１２の一括封止によって収縮しても、アライメントマーク２８と分割予定ライン２７の位置関係が大きく変わることがない。
パッケージ基板１５の上方には切削ブレード５１が位置付けられており、撮像手段（不図示）で最外周のアライメントマーク２８を撮像することで、分割予定ラインに切削ブレード５１が位置合わせされる。そして、パッケージ基板１５の外側で切削ブレード５１が少なくとも配線基板１１を貫通可能な深さまで降ろされ、切削ブレード５１に対してパッケージ基板１５が水平方向に切削送りされる。これにより、切削ブレード５１で配線基板１１側から切り込まれ、各分割予定ラインに沿って配線基板１１を貫通させて分割溝４８が形成される。配線基板１１の分割によって、パッケージ基板１５の外周で表面側からでも分割予定ラインを検出可能なアライメント用の分割溝４８が形成される。
図９Ｃに示すように、配線基材加工ステップが実施された後に、パッケージ基板保持ステップが実施される。パッケージ基板保持ステップでは、第１の加工方法と同様に、環状フレーム４１の中央を塞ぐように保持テープ４２が貼着され、この保持テープ４２にパッケージ基板１５の樹脂層１３と反対面が貼着される。これにより、保持テープ４２の外周部が環状フレーム４１によって支持され、保持テープ４２を介してパッケージ基板１５が環状フレーム４１の内側に位置付けられる。なお、パッケージ基板保持ステップは、機械的に実施されてもよいし、手作業によって実施されてもよい。また、保持テープ４２は、プラズマ処理に対する耐性を有する材料で形成されることが好ましい。
図１０Ａに示すように、パッケージ基板保持ステップが実施された後に個片化ステップが実施される。個片化ステップでは、パッケージ基板１５が保持テープ４２を介してチャックテーブル（不図示）に保持され、撮像手段で分割溝４８を基準にアライメントが実施される。アライメントによって分割予定ラインが検出されると、パッケージ基板１５の外側でＶブレード４６が樹脂層１３を貫通する深さまで降ろされ、Ｖブレード４６に対してパッケージ基板１５が水平方向に切削送りされる。これにより、分割予定ラインに対応する領域に沿って樹脂層１３の上面から切削溝底に向かって傾斜した側壁を備えるように、分割溝４８に連通したＶ溝４７が形成されると共に個々の半導体パッケージ１０に個片化される。
図１０Ｂに示すように、個片化ステップが実施された後にシールド層形成ステップが実施される。シールド層形成ステップでは、複数の半導体パッケージ１０のパッケージ外面に導電性材料でシールド層１６が形成される。この場合、第１の加工方法と同様にして各半導体パッケージ１０が保持テープ４２を介してプラズマ装置（不図示）内に搬入され、所定の形成条件で各半導体パッケージ１０に対して上方からスパッタ等のプラズマ処理によって導電性材料が成膜される。これにより、各半導体パッケージ１０のパッケージ上面及びパッケージ側面に所望の厚みでシールド層１６が形成される。
続いて、半導体パッケージの側面の傾斜角度とシールド層との関係について説明する。図１１は、試験体に設けたシールド層の厚みを示す図である。図１２は、試験体の側面の傾斜角とシールド層の厚みとの関係を示す図である。
図１１に示すように、側面６２の傾斜角度θを変えた複数の試験体６０を用意し、１８０℃、８×１０－４Ｐａの条件下でイオンプレーティング法によってシールド層を形成した。側面６２の傾斜角度θは、９０°、８２°、６８°、６０°、４５°とした。また、上面６１に形成された上部シールド層６３、側面６２に形成された側部シールド層６４に分けて、走査型電子顕微鏡の観察画像に基づいて上部シールド層６３、側部シールド層６４の厚みｔ１、ｔ２を測定した。上部シールド層６３及び側部シールド層６４の厚みｔ１、ｔ２は、次式（１）に示すステップカバレッジ（step coverage）の値として算出し、この値と傾斜角度θの関係を図１２にまとめた。
（１）
step coverage＝（ｔ２／ｔ１）×１００
この結果、傾斜角度θが９０°から小さくなるにつれてステップカバレッジの値が徐々に大きくなり、傾斜角度θが４５°になるとステップカバレッジの値が１００％になった。具体的には、傾斜角度θが４５°になるように設定した場合、上部シールド層６３の厚みｔ１と側部シールド層６４の厚みｔ２が一致し、試験体６０の上面６１及び側面６２に均一な厚みのシールド層が確認された。また、発明者の実験によれば、ステップカバレッジの値が５０％を下回ると、側部シールド層６４の成膜に時間を要し、プロセスコストが増大するため、ステップカバレッジの値が５０％以上となる範囲が好ましい。したがって、半導体パッケージの側面の傾斜角度θは４５°以上かつ８２°以下であることが好ましい。
以上のように、本実施の形態のパッケージ基板１５の加工方法によれば、パッケージ基板１５のデバイス領域外に分割予定ラインに対して所定の位置関係の貫通孔３７又は貫通溝４０が形成されているため、パッケージ基板１５に対するＶ溝形成時には貫通孔３７、貫通溝エッジ４３、分割溝４８を基準にしてアライメントを行うことができる。このため、パッケージ基板１５の樹脂層１３側にアライメントマークが無くても、パッケージ基板１５の封止剤側に分割予定ラインに沿ったＶ溝４７を精度よく形成することができる。また、パッケージ基板１５を分割した個々のパッケージ側面２３が傾斜するため、パッケージに対して十分なシールド効果を発揮可能な厚みでシールド層１６を形成することができる。
なお、本実施の形態では、配線基板に１つのデバイスチップを実装した半導体パッケージを例示したが、この構成に限定されない。配線基板に複数のデバイスチップを実装した半導体パッケージを製造してもよい。例えば、図１３Ａに示すように、配線基板７１に複数（例えば、３つ）のデバイスチップ７２ａ－７２ｃを実装し、デバイスチップ７２ａ－７２ｃをまとめてシールドした半導体パッケージ７０を製造するようにしてもよい。この場合、パッケージ単位でパッケージ基板にＶ溝が形成され、パッケージ単位でパッケージ基板が分割される。なお、デバイスチップ７２ａ－７２ｃは同一機能を有してもよいし、異なる機能を有してもよい。
また、図１３Ｂに示すように、配線基板７６に複数（例えば、２つ）のデバイスチップ７７ａ、７７ｂを実装し、デバイスチップ７７ａ、７７ｂを個別にシールドした半導体パッケージ７５を製造するようにしてもよい。この場合、チップ単位でパッケージ基板にＶ溝が形成され、パッケージ単位でパッケージ基板が分割される。なお、デバイスチップ７７ａ、７７ｂは同一機能を有してもよいし、異なる機能を有してもよい。
また、本実施の形態では、貫通孔形成ステップで貫通孔形成手段としてドリルが使用される構成にしたが、この構成に限定されない。例えば、図１４に示すように、貫通孔形成手段としてレーザアブレーション用の加工ヘッド８１を用いてパッケージ基板１５に貫通孔３７を形成するようにしてもよい。
また、本実施の形態では、第１、第２の加工方法のＶ溝形成ステップ、第３の加工方法の個片化ステップでＶ溝形成手段としてＶブレードが使用される構成にしたが、この構成に限定されない。例えば、図１５Ａに示すように、Ｖ溝形成手段として通常のストレートブレード８３を用いてパッケージ基板１５にＶ溝を形成するようにしてもよい。この場合、パッケージ基板１５の分割予定ライン上の鉛直面Ｐに対してストレートブレード８３を所定角度だけ一方側に傾けて切削した後に、鉛直面Ｐに対してストレートブレード８３を所定角度だけ他方側に傾けて切削する。これにより、ストレートブレード８３によってパッケージ基板１５の上面がＶ状に切り取られて、分割予定ラインに沿ってＶ溝が形成される。
また、図１５Ｂに示すように、Ｖ溝形成手段としてレーザアブレーション用の加工ヘッド８４を用いてパッケージ基板１５にＶ溝を形成するようにしてもよい。この場合、パッケージ基板１５の分割予定ライン上の鉛直面Ｐに対して加工ヘッド８４を所定角度だけ一方向に傾けてアブレーション加工を実施した後に、鉛直面Ｐに対して加工ヘッド８４を所定角度だけ他方側に傾けてアブレーション加工を実施する。パッケージ基板１５に対して吸収性を有するレーザ光線によって、パッケージ基板１５の上面がＶ字状に切り取られて、分割予定ラインに沿ってＶ溝が形成される。
また、図１５Ｃに示すように、Ｖ溝形成手段としてプロファイラ８５を用いてパッケージ基板１５にＶ溝を形成するようにしてもよい。プロファイラ８５はアルミ基台８６の略Ｖ字状の加工面にダイヤモンド砥粒から成る砥粒層８７を電着して構成されている。プロファイラ８５は、Ｖブレードと比較して消耗し難く、Ｖ字形状を長く維持し続けることができる。
また、本実施の形態では、第１、第２の加工方法の個片化ステップで分割手段としてストレートブレードが使用される構成にしたが、この構成に限定されない。例えば、図１６Ａに示すように、分割手段としてレーザアブレーション用の加工ヘッド８８を用いてパッケージ基板１５を分割するようにしてもよい。また、図１６Ｂに示すように、分割工具として総型砥石８９を用いて、パッケージ基板１５にＶ溝を形成する同時に分割するようにしてもよい。また、総型砥石８９の代わりにマルチブレードが使用されてもよい。すなわち、Ｖ溝形成ステップと個片化ステップが同時に実施されてもよい。
また、本実施の形態では、貫通溝形成ステップで溝形成手段として切削ブレードが使用される構成にしたが、この構成に限定されない。例えば、溝形成手段としてレーザアブレーション用の加工ヘッド８８を用いてパッケージ基板１５に貫通溝を形成してもよい。
また、本実施の形態では、デバイスチップがワイヤを介して配線基板の電極にワイヤボンディングされた半導体パッケージを製造する構成について説明したが、この構成に限定されない。半導体パッケージは、デバイスチップが配線基板の電極に直接接続されてフリップチップボンディングされていてもよい。
また、本実施の形態では、電極としてバンプが設けられたパッケージ基板を加工する構成にしたが、この構成に限定されない。パッケージ基板の電極は特に限定されず、例えば、電極としてランドが設けられたパッケージ基板が加工されてもよい。
また、本実施の形態では、パッケージ基板保持ステップで保持テープにパッケージ基板の樹脂層と反対面が貼着される構成にしたが、この構成に限定されない。例えば、パッケージ基板の樹脂層と反対面に保持テープが貼着される代わりに、パッケージ基板の樹脂層と反対面が保持治具で吸引保持され、保持治具に保持された状態で後段のステップが実施されてもよい。保持治具は、基板を保持可能であればよく、例えば、チャックテーブルやサブストレートで構成されてもよい。
また、本実施の形態では、パッケージ基板に貼着された保持テープを貼り替えずに各ステップを実施する構成にしたが、この構成に限定されない。Ｖ溝形成ステップ及び個片化ステップでは切削用の保持テープを使用し、シールド層形成ステップではプラズマ処理用の保持テープを使用してもよい。
また、上記の実施の形態では、デバイスチップとして半導体チップを例示したが、この構成に限定されない。デバイスチップは配線基板上に実装されるチップ部品であればよい。
また、本実施の形態では、パッケージ基板に対するＶ溝の形成とパッケージ基板の分割が同一の装置で実施されてもよいし、別々の装置で実施されてもよい。
また、本実施の形態では、パッケージ基板にＶ溝を形成して分割し、分割後の半導体パッケージにシールド層を形成する構成にしたが、この構成に限定されない。上記のパッケージ基板の加工方法は、パッケージ基板であれば、Ｖ溝の有無、シールド層の形成の有無に関わらず適用可能である。したがって、Ｖ溝の形成、シールド層の形成が実施されなくてもよく、例えば、パッケージ基板を封止剤側からステップカットで個片化する場合等に適用することが可能である。
また、半導体パッケージは、携帯電話等の携帯通信機器に用いられる構成に限らず、カメラ等の他の電子機器に用いられてもよい。
また、パッケージ基板は、シールド層が形成可能なワークであれば特に限定されない。例えば、ＣＳＰ（Chip Size Package）、ＷＬＣＳＰ（Wafer Level Chip Size Package）、ＳＩＰ（System In Package）、ＦＯＷＬＰ（Fan Out Wafer Level Package）用の各種基板が用いられてもよい。ＦＯＷＬＰ基板の場合には、再配線層上に厚みの異なる複数チップを実装する構成にしてもよい。したがって、配線基材は、ＰＣＢ基板等の配線基板に限定されず、ＦＯＷＬＰ基板の再配線層を含む概念である。
また、本実施の形態及び変形例を説明したが、本発明の他の実施の形態として、上記各実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本発明の実施の形態は上記の実施の形態及び変形例に限定されるものではなく、本発明の技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらには、技術の進歩又は派生する別技術によって、本発明の技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、本発明の技術的思想の範囲内に含まれ得る全ての実施形態をカバーしている。
また、本実施の形態では、本発明をパッケージ基板の加工方法に適用した構成について説明したが、他の加工対象の加工方法に適用することも可能である。
以上説明したように、本発明は、パッケージ基板を分割する際に的確な位置でアライメントすることができるという効果を有し、特に、携帯通信機器に用いられるパッケージ基板の加工方法に有用である。
１０ ：半導体パッケージ（パッケージ）
１１ ：配線基板
１２ ：デバイスチップ
１３ ：樹脂層（封止剤）
１５ ：パッケージ基板
１６ ：シールド層
２２ ：パッケージ上面
２３ ：パッケージ側面
３７ ：貫通孔
４０ ：貫通溝
４２ ：保持テープ
４６ ：Ｖブレード（Ｖ溝形成手段）
４７ ：Ｖ溝

Claims (2)

  1. 配線基材と、交差する複数の分割予定ラインで区画された配線基材上の各デバイス領域にそれぞれ搭載された複数のデバイスチップと、該デバイスチップを封止する封止剤と、からなるパッケージ基板の加工方法であって、
    該封止剤側を保持し、該デバイス領域外の該封止剤で封止されない配線基材外周を含む部分に、複数の分割予定ラインに沿って少なくとも該配線基材を貫通して分割溝を形成する配線基材加工ステップと、
    該配線基材加工ステップを実施した後に、該封止剤側と反対面に保持テープを貼着又は保持治具に吸引保持するパッケージ基板保持ステップと、
    該パッケージ基板保持ステップを実施した後に、該配線基材外周の分割溝を基準にアライメントを行い、該パッケージ基板を分割して分割予定ラインに沿って個々のパッケージに個片化する個片化ステップと、
    を備えるパッケージ基板の加工方法。
  2. 該個片化ステップにおいては、配線基材外周の該分割溝を基準にアライメントを行い、該分割溝と連通するまで該封止剤側からＶ溝形成手段で切り込み、該分割予定ラインに対応する領域に沿って該封止剤上面から溝底に向かって傾斜した側壁を備えるようにＶ溝を形成するとともに個々のパッケージに個片化し、
    該個片化ステップを実施した後に、複数の該パッケージの該封止剤上面及び側壁に導電性のシールド層を形成するシールド層形成ステップを備える請求項１に記載のパッケージ基板の加工方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7300846B2 (ja) * 2019-02-19 2023-06-30 株式会社ディスコ 切削装置及び半導体パッケージの製造方法
US20210202318A1 (en) * 2019-12-27 2021-07-01 Micron Technology, Inc. Methods of forming semiconductor dies with perimeter profiles for stacked die packages
JP2023025889A (ja) 2021-08-11 2023-02-24 株式会社ディスコ 切削ブレードの整形方法
US20230139175A1 (en) * 2021-11-01 2023-05-04 Micron Technology, Inc. Semiconductor device assemblies including monolithic silicon structures for thermal dissipation and methods of making the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340698A (ja) 1999-06-01 2000-12-08 New Japan Radio Co Ltd リードレスチップキャリア用基板及びリードレスチップキャリア
US20010055856A1 (en) 2000-06-13 2001-12-27 Su Tao Method of dicing a wafer from the back side surface thereof
JP2002016189A (ja) 2000-06-30 2002-01-18 Mitsumi Electric Co Ltd Ｉｃパッケージ及びｉｃパッケージの製造方法
JP2004039944A (ja) 2002-07-05 2004-02-05 Kentaro Oota 半導体パッケージ及びその製造方法
JP2009099681A (ja) 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法
JP2011187747A (ja) 2010-03-09 2011-09-22 Murata Mfg Co Ltd 基板分割方法
JP2012084573A (ja) 2010-10-07 2012-04-26 New Japan Radio Co Ltd インターポーザおよびそれを用いた半導体装置の製造方法
JP2012253190A (ja) 2011-06-02 2012-12-20 Powertech Technology Inc 半導体パッケージ及びその実装方法
JP2014175853A (ja) 2013-03-08 2014-09-22 Seiko Instruments Inc パッケージ、圧電振動子、発振器、電子機器及び電波時計

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1137826B (it) * 1981-08-06 1986-09-10 Fimtessile Ratiera per telai di tessitura comportante mezzi perfezionati per la ripresa dei giochi nel gruppo di comando
JPH06275583A (ja) * 1993-03-24 1994-09-30 Disco Abrasive Syst Ltd 面取り半導体チップ及びその面取り加工方法
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置
JP4733929B2 (ja) * 2004-04-20 2011-07-27 株式会社ディスコ 半導体ウエーハの切断方法
TWI255047B (en) * 2005-06-22 2006-05-11 Siliconware Precision Industries Co Ltd Heat dissipating semiconductor package and fabrication method thereof
JP2007134454A (ja) * 2005-11-09 2007-05-31 Toshiba Corp 半導体装置の製造方法
US8049292B2 (en) * 2008-03-27 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI377614B (en) * 2008-04-07 2012-11-21 Powertech Technology Inc Method for forming adhesive dies singulated from a wafer
JP4725638B2 (ja) * 2008-12-09 2011-07-13 カシオ計算機株式会社 半導体装置の製造方法
US9362196B2 (en) 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
US8692392B2 (en) * 2010-10-05 2014-04-08 Infineon Technologies Ag Crack stop barrier and method of manufacturing thereof
KR20120131530A (ko) * 2011-05-25 2012-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8779556B2 (en) * 2011-05-27 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure designs and methods for integrated circuit alignment
US9431321B2 (en) * 2014-03-10 2016-08-30 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device and semiconductor integrated circuit wafer
JP2016082162A (ja) * 2014-10-21 2016-05-16 株式会社ディスコ ウエーハの加工方法
DE102015002542B4 (de) * 2015-02-27 2023-07-20 Disco Corporation Waferteilungsverfahren
US10535554B2 (en) * 2016-12-14 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor die having edge with multiple gradients and method for forming the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340698A (ja) 1999-06-01 2000-12-08 New Japan Radio Co Ltd リードレスチップキャリア用基板及びリードレスチップキャリア
US20010055856A1 (en) 2000-06-13 2001-12-27 Su Tao Method of dicing a wafer from the back side surface thereof
JP2002016189A (ja) 2000-06-30 2002-01-18 Mitsumi Electric Co Ltd Ｉｃパッケージ及びｉｃパッケージの製造方法
JP2004039944A (ja) 2002-07-05 2004-02-05 Kentaro Oota 半導体パッケージ及びその製造方法
JP2009099681A (ja) 2007-10-15 2009-05-07 Shinko Electric Ind Co Ltd 基板の個片化方法
JP2011187747A (ja) 2010-03-09 2011-09-22 Murata Mfg Co Ltd 基板分割方法
JP2012084573A (ja) 2010-10-07 2012-04-26 New Japan Radio Co Ltd インターポーザおよびそれを用いた半導体装置の製造方法
JP2012253190A (ja) 2011-06-02 2012-12-20 Powertech Technology Inc 半導体パッケージ及びその実装方法
JP2014175853A (ja) 2013-03-08 2014-09-22 Seiko Instruments Inc パッケージ、圧電振動子、発振器、電子機器及び電波時計

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