JP2012084573A - インターポーザおよびそれを用いた半導体装置の製造方法 - Google Patents
インターポーザおよびそれを用いた半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012084573A JP2012084573A JP2010227227A JP2010227227A JP2012084573A JP 2012084573 A JP2012084573 A JP 2012084573A JP 2010227227 A JP2010227227 A JP 2010227227A JP 2010227227 A JP2010227227 A JP 2010227227A JP 2012084573 A JP2012084573 A JP 2012084573A
- Authority
- JP
- Japan
- Prior art keywords
- hole
- interposer
- mounting side
- mounting
- core material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
Landscapes
- Laser Beam Processing (AREA)
Abstract
【解決手段】インターポーザの基板コア材1に形成される貫通孔が、半導体チップ搭載側から形成される貫通孔と、実装側から形成される貫通孔5bとで構成されている。そして、半導体装置の内部に残る領域には実装側から形成される貫通孔を、ダイシングライン上には半導体チップ搭載側から形成される貫通孔を配置する。
【選択図】図2
Description
Claims (2)
- 複数の半導体チップを搭載し、個片化して半導体装置を形成するために用いられるインターポーザであって、
基板コア材の一方の主面に形成された、半導体チップの電極と接続するチップ搭載側電極と、前記基板コア材の他方の主面に形成された、実装基板と接続する実装側電極と、前記基板コア材を貫通する貫通孔と、該貫通孔内に形成された前記チップ搭載側電極と前記実装側電極とを接続する導体とを備え、
前記貫通孔は、前記他方の主面側から前記基板コア材が除去されて前記チップ搭載側電極に達する第1の貫通孔と、前記一方の主面側から前記基板コア材が除去されて前記実装側電極に達する第2の貫通孔とからなり、
前記第2の貫通孔は、複数の半導体装置に個片化される際、切断除去される領域に配置していることを特徴とするインターポーザ。 - 複数の半導体チップをインターポーザに搭載し、樹脂封止した後、個片化する半導体装置の形成方法において、
基板コア材の一方の主面に形成された、半導体チップの電極と接続するチップ搭載側電極と、前記基板コア材の他方の主面に形成された、実装基板と接続する実装側電極と、前記他方の主面側から前記基板コア材が除去され、前記チップ搭載側電極に達する第1の貫通孔と、前記一方の主面側から前記基板コア材が除去され、前記実装側電極に達する第2の貫通孔と、前記第1の貫通孔および前記第2の貫通孔内に形成された前記チップ電極側電極と前記実装側電極とを接続する導体とを備え、前記第2の貫通孔が複数の半導体装置に個片化される際、切断除去される領域に配置されたインターポーザを用意する工程と、
前記インターポーザ上に、半導体チップを実装する工程と、
前記インターポーザ上に実装した半導体チップを樹脂封止する工程と、
前記第2の貫通孔を除去するように前記樹脂封止されたインターポーザを切断して個片化し、複数の半導体装置に分離する工程と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010227227A JP5592223B2 (ja) | 2010-10-07 | 2010-10-07 | インターポーザおよびそれを用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010227227A JP5592223B2 (ja) | 2010-10-07 | 2010-10-07 | インターポーザおよびそれを用いた半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012084573A true JP2012084573A (ja) | 2012-04-26 |
JP5592223B2 JP5592223B2 (ja) | 2014-09-17 |
Family
ID=46243178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010227227A Active JP5592223B2 (ja) | 2010-10-07 | 2010-10-07 | インターポーザおよびそれを用いた半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5592223B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7193920B2 (ja) | 2018-03-09 | 2022-12-21 | 株式会社ディスコ | パッケージ基板の加工方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09148698A (ja) * | 1995-11-28 | 1997-06-06 | Sharp Corp | 両面プリント配線板およびその製造方法 |
JP2000077568A (ja) * | 1998-08-28 | 2000-03-14 | Nippon Circuit Kogyo Kk | プリント配線基板の構造及びその製造方法 |
US20050067712A1 (en) * | 2003-09-29 | 2005-03-31 | Toshikazu Imaoka | Semiconductor apparatus and method of fabricating the same |
JP2009044092A (ja) * | 2007-08-10 | 2009-02-26 | Sanyo Electric Co Ltd | 回路装置及びその製造方法、携帯機器 |
-
2010
- 2010-10-07 JP JP2010227227A patent/JP5592223B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09148698A (ja) * | 1995-11-28 | 1997-06-06 | Sharp Corp | 両面プリント配線板およびその製造方法 |
JP2000077568A (ja) * | 1998-08-28 | 2000-03-14 | Nippon Circuit Kogyo Kk | プリント配線基板の構造及びその製造方法 |
US20050067712A1 (en) * | 2003-09-29 | 2005-03-31 | Toshikazu Imaoka | Semiconductor apparatus and method of fabricating the same |
JP2005129904A (ja) * | 2003-09-29 | 2005-05-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2009044092A (ja) * | 2007-08-10 | 2009-02-26 | Sanyo Electric Co Ltd | 回路装置及びその製造方法、携帯機器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7193920B2 (ja) | 2018-03-09 | 2022-12-21 | 株式会社ディスコ | パッケージ基板の加工方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5592223B2 (ja) | 2014-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8314344B2 (en) | Wiring board and manufacturing method of the same | |
US9247644B2 (en) | Wiring board and method for manufacturing the same | |
US8759685B2 (en) | Wiring substrate and method of manufacturing the wiring substrate | |
JP2005108898A (ja) | 半導体装置内蔵基板及びその製造方法 | |
US9949372B2 (en) | Printed wiring board and method for manufacturing the same | |
JP2013110151A (ja) | 半導体チップ及び半導体装置 | |
US9706663B2 (en) | Printed wiring board, method for manufacturing the same and semiconductor device | |
TW201935576A (zh) | 半導體裝置之製造方法 | |
JP2010103133A (ja) | 配線基板及びその製造方法 | |
JP2010087490A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2004342861A (ja) | チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造 | |
US9478472B2 (en) | Substrate components for packaging IC chips and electronic device packages of the same | |
JP5630965B2 (ja) | インターポーザとその製造方法、並びにそのインターポーザを用いた半導体装置及びその製造方法 | |
JP4970388B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
US10340214B2 (en) | Carrier base material-added wiring substrate | |
JP2008305931A (ja) | 半導体装置及びその製造方法 | |
JP5592223B2 (ja) | インターポーザおよびそれを用いた半導体装置の製造方法 | |
US9905504B1 (en) | Carrier base material-added wiring substrate | |
US11069654B2 (en) | Metal frame, dummy wafer, semiconductor device, electronic device, and method of manufacturing semiconductor device | |
JP2006100666A (ja) | 半導体装置及びその製造方法 | |
JP2020004926A (ja) | 配線基板及び配線基板の製造方法 | |
JP2007059950A (ja) | 半導体装置内蔵基板及びその製造方法 | |
WO2016098296A1 (ja) | 半導体装置及びその製造方法 | |
KR20090065609A (ko) | 플립 칩 실장을 위한 솔더 형성 방법 | |
JP2016225398A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140509 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140527 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140625 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140715 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5592223 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |