KR20130011386A - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

Info

Publication number
KR20130011386A
KR20130011386A KR1020110072515A KR20110072515A KR20130011386A KR 20130011386 A KR20130011386 A KR 20130011386A KR 1020110072515 A KR1020110072515 A KR 1020110072515A KR 20110072515 A KR20110072515 A KR 20110072515A KR 20130011386 A KR20130011386 A KR 20130011386A
Authority
KR
South Korea
Prior art keywords
semiconductor
trench
chip
insulating film
semiconductor device
Prior art date
Application number
KR1020110072515A
Other languages
English (en)
Inventor
박형진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110072515A priority Critical patent/KR20130011386A/ko
Publication of KR20130011386A publication Critical patent/KR20130011386A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 소자는 칩 영역 및 스크라이브 레인영역을 포함하는 반도체 기판과 상기 칩 영역의 가장자리부에 구비되며 상기 반도체 기판 내 매립된 절연막 울타리를 포함하여, 반도체 소자의 패키지 공정에서 수행되는 소잉 단계에서 웨이퍼에 크랙이 발생하는 것을 방지하고, 크랙이 발생하더라도 정량적으로 측정하여 반도체 칩의 신뢰성을 향상시키는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 칩을 절단하는 과정에서 발생되는 반도체 기판의 크랙을 방지하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하여 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
최근에는 하나의 반도체 패키지 안에 여래 개의 반도체 칩들을 탑재한 멀티 칩 패키지(multi chip package)의 사용이 점점 증가되고 있다. 특히, 최근 수요가 급증하고 있는 PDA, 핸드폰(cellular phone) 등과 같은 휴대용 정보통신제품들의 경우, 여러 기능을 동시에 수행하는 복합형 제품에 대한 요구가 점점 커지고 있다.
따라서, 멀티 칩 패키지를 제조하는 데 있어서, 정해진 패키지 규격 안에 서로 다른 기능을 담당하는 반도체 칩들을 얼마나 많이 탑재할 수 있느냐가 중요한 관심사 중의 하나이다. 이에 따라, 복수의 반도체 칩들을 수직으로 적층하여 하나의 단위 반도체 칩 패키지로 구현된 적층 칩 패키지가 개발되어 있다. 이와 같은 적층 칩 패키지는 하나의 반도체 칩이 탑재된 단일 칩 패키지를 복수 개 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
한편, 반도체 칩을 구현하기 위하여서는 다음의 일련의 과정이 수반된다. 먼저, 논리회로설계 단계로서 각각의 반도체 칩 안에 들어갈 회로를 검토하고 효율적인 배치가 되도록 논리회로를 설계한다. 다음으로, 패턴(Pattern) 설계 단계로서 컴퓨터 상에 레이아웃(Lay-Out)하여 배선을 도면화한다. 다음으로, 레티클 포토마스크(Reticle Photo mask) 단계로서 상기 패턴을 글래스 표면에 부착시킨다. 다음으로, 마스킹(Masking) 단계로서 웨이퍼 위에 1/10,000 정도로 축소시킨 채 빛을 조사시켜 상기 패턴을 웨이퍼 위에 마스킹한다. 다음으로, 현상 및 에칭(Etching) 단계로서 현상을 하면 노광된 부분이 감광막을 가지게 되는데 이를 에칭 액에 담그거나 가스 플라즈마(Gas Plasma) 분위기에 위치시켜 감광된 부분이 에칭되도록 함으로써 실리콘 면이 나타나게 한다. 다음으로, 산화, 확산, CVD, Ion Sputtering 단계로서 웨이퍼 내에 이온 주입 및 고온 확산 등을 통해 소정의 전기적 기능을 하는 회로를 형성한다. 다음으로, 금속 배선 형성 및 테스팅(Metalizing, Wafer Testing) 단계로서 배선이 형성되도록 웨이퍼 표면에 알루미늄을 증착시키고, 웨이퍼의 각 반도체 칩을 자동적으로 테스트하여 불량품을 마킹한다. 다음으로, 소잉(Sawing) 단계로서 웨이퍼 상에 바둑판 모양으로 정렬되어 있고, 스크라이브 라인(scribe line)으로 구분되어 있는 수 백 개의 반도체 칩을 소잉(sawing) 한다. 다음으로, 반도체 칩 접착 단계로서 반도체 칩을 기판(Substrate, 리드프레임, 인쇄회로기판 등등)의 중앙부에 고정한다. 다음으로, 와이어 본딩(Wire Bonding) 단계로서 반도체 칩의 입출력패드와 기판의 소정 패턴을 도전성와이어로 고속 접속한다. 다음으로, 몰드 및 마킹(Mold and Marking) 단계로서 수지, 세라믹 등으로 패키징하며, 형명, Lot 번호 등을 잉크 또는 레이저로 인쇄한다. 마지막으로, 최종 검사 단계로서 각종 검사를 통해 합격한 제품을 출하한다.
이때, 소잉하는 과정에서 웨이퍼의 결정방향에 따라 크랙이 발생하는 문제가 발생할 수 있다. 특히 스크라이브 라인 주변에 발생되는 미세한 크랙은 응력(stress)를 유발하고, 이후의 패키징 공정 동안 더욱 심화되어 후 공정 및 신뢰성 검사에서 다수의 반도체 칩이 불량 처리되는 문제로 연장되는 한계가 있다.
본 발명은 반도체 소자의 패키지 공정에서 수행되는 소잉 단계에서 웨이퍼의 결정방향에 따라 발생되는 크랙의 검출이 어려워 후 공정 및 신뢰성 검사에서 다수의 반도체 칩이 불량 처리되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 칩 영역 및 스크라이브 레인영역을 포함하는 반도체 기판과 상기 칩 영역의 가장자리부에 구비되며 상기 반도체 기판 내 매립된 절연막 울타리를 포함하는 것을 특징으로 한다.
그리고, 상기 스크라이브 레인 영역은 상기 서로 이웃하는 칩 영역 사이에 구비되는 것을 특징으로 한다.
그리고, 상기 칩 영역 내에는 다수의 트랜지스터가 구비되는 것을 특징으로 한다.
그리고, 상기 절연막 울타리는 산화막을 포함하는 것을 특징으로 한다.
그리고, 상기 절연막 울타리의 깊이는 상기 반도체 기판의 배면이 그라인딩되어 패키지되는 깊이를 갖는 것을 특징으로 한다.
그리고, 상기 절연막 울타리 상부에 구비되는 수 또는 수십개의 뜯김 검출 패턴을 더 포함하는 것을 특징으로 한다.
그리고, 상기 뜯김 검출 패턴은 상기 절연막 울타리의 네 모서리에 구비되는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 칩 영역 및 스크라이브 레인영역을 포함하는 반도체 기판에서 상기 칩 영역의 중앙부를 식각하여 제 1 트렌치를 형성하고, 상기 칩 영역의 외곽부를 식각하여 제 2 트렌치를 형성하는 단계와, 상기 제 2 트렌치의 저부를 식각하여 상기 제 1 트렌치보다 깊은 제 3 트렌치를 형성하는 단계 및 상기 제 1 트렌치 및 상기 제 3 트렌치에 절연막을 매립하여 절연막 울타리를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치는 활성영역을 정의하는 소자분리용 트렌치를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 트렌치는 상기 제 1 트렌치보다 큰 폭으로 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치 및 상기 제 2 트렌치는 동일한 깊이를 갖는 것을 특징으로 한다.
그리고, 상기 절연막 울타리의 깊이는 상기 반도체 기판의 배면이 그라인딩되어 패키지되는 깊이를 갖는 것을 특징으로 한다.
그리고, 상기 절연막은 산화막을 포함하는 것을 특징으로 한다.
그리고, 상기 절연막 울타리를 형성하는 단계 이후 상기 절연막 울타리 상부에 수 내지 수십개의 뜯김 검출 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 뜯김 검출 패턴은 상기 절연막 울타리의 네 모서리에 형성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 모듈은 칩 영역 및 스크라이브 레인영역을 포함하는 반도체 기판과 상기 칩 영역의 가장자리부에 구비되며 상기 반도체 기판 내 매립된 절연막 울타리를 포함하는 반도체 소자, 외부의 제어기로부터 상기 반도체 소자가 제어신호를 제공받도록 하는 커맨드 링크 및 상기 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함하는 것을 특징으로 한다.
그리고, 반도체 시스템은 상기 반도체 모듈 및 컨트롤러를 포함하는 것을 특징으로 한다.
그리고, 전자 유닛은 반도체 시스템 및 프로세서를 포함하는 것을 특징으로 한다.
그리고, 상기 프로세서는 CPU 또는 GPU를 포함하는 것을 특징으로 한다.
그리고, 상기 CPU는 컴퓨터 또는 모바일(mobile)을 포함하는 것을 특징으로 한다.
그리고, 상기 GPU는 그래픽을 포함하는 것을 특징으로 한다.
그리고, 전자 시스템은 상기 전자 유닛 및 인터페이스를 포함하는 것을 특징으로 한다.
그리고, 상기 인터페이스는 모니터, 키보드, 포인팅 디바이스(마우스), USB, 디스플레이 또는 스피커를 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 패키지 공정에서 수행되는 소잉(sawing) 단계에서 웨이퍼에 크랙이 발생하는 것을 방지하고, 크랙이 발생하더라도 정량적으로 측정하여 반도체 칩의 신뢰성을 향상시키는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자의 사시도.
도 2a 내지 도 2c는 도 1의 x-x'를 따라 자른 본 발명의 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 사시도.
도 4는 도 3의 x-x'를 따라 자른 단면도.
도 5는 본 발명에 따른 반도체 모듈을 나타낸 도면.
도 6은 본 발명에 따른 반도체 시스템을 나타낸 도면.
도 7은 본 발명에 따른 전자 유닛을 나타낸 도면.
도 8은 본 발명에 따른 전자 시스템을 나타낸 도면.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 사시도이다. 도 1에 도시된 바와 같이, 칩 영역(A) 및 스크라이브 레인영역(B)을 포함하는 반도체 기판(100) 및 칩 영역(A)의 테두리에 구비된 절연막 울타리(110)를 포함한다.
여기서, 스크라이브 레인영역(B)은 서로 이웃하는 칩 영역(A) 사이에 구비되어 스크라이브 공정이 이루어지는 영역이며, 스크라이브 공정은 서로 이웃하는 칩을 분리시킨다. 절연막 울타리(110) 내의 칩 영역(A)은 반도체 소자의 동작에 요구되는 다수의 트랜지스터가 구비될 수 있다. 이때, 절연막 울타리(110)는 산화막을 포함할 수 있으며 이에 한정되지 않고 낮은 유전상수를 갖는 물질 또는 SOD(spin on dielectric) 등의 물질을 포함할 수 있다.
절연막 울타리(110)는 스크라이브 공정이 수행되는 과정에서 반도체 기판의 결정 방향으로의 물리적 스트레스의 전파를 방지하여 실리콘 벌크쪽에서 발생되어 칩 내부로 전달되는 크랙을 근본적으로 방지할 수 있도록 한다. 절연막 울타리(110)의 깊이는 반도체 기판(100)의 배면이 그라인딩(grinding)되어 패키지(package)되는 깊이를 갖도록 하는 것이 바람직하다.
상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 도 2a 내지 도 2c를 참조하여 설명하기로 한다.
도 2a에 도시된 바와 같이, 칩 영역(A) 및 스크라이브 레인영역(B)을 포함하는 반도체 기판(100)에서 칩 영역(A)의 중앙부 및 칩 영역(A)의 외곽부를 식각하여 트렌치(102) 및 트렌치(104)를 형성한다. 칩 영역(A)의 중앙부는 반도체 소자의 동작에 요구되는 트랜지스터가 구비되는 영역으로, 이 영역이 식각되어 형성되는 트렌치(102)는 활성영역을 정의하기 위한 소자분리막용 트렌치인 것이 바람직하다. 그리고, 스크라이브 레인영역(B)과 이웃한 칩 영역(A)의 외곽부가 식각되어 형성된 트렌치(104)는 칩 영역(A)의 중앙부가 식각되어 형성된 트렌치(102)보다 큰 폭을 갖는 것이 바람직하다.
도 2b에 도시된 바와 같이, 칩 영역(A)의 외곽부가 식각되어 형성되는 트렌치(104)의 저부를 식각하여 트렌치(106)을 형성한다. 이때 트렌치(106)는 트렌치(102)의 깊이보다 깊은 깊이를 갖는 것이 바람직하며, 트렌치(106)의 깊이는 후속 공정에서 반도체 기판(100)의 배면이 그라인딩(grinding)되어 패키지(package)되는 깊이를 갖도록 하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 트렌치(102, 106)에 절연막을 매립하여 칩 영역(A)의 중앙부에는 소자분리막을 형성하고, 칩 영역(A)의 외곽부에는 절연막 울타리(110)를 형성한다. 여기서, 절연막은 산화막을 포함하는 것이 바람직하며, 낮은 유전상수를 갖는 물질 또는 SOD를 포함할 수 있다.
여기서, 절연막 울타리(110)는 칩 영역(A)과 스크라이브 레인영역(B) 사이에 구비되어 스크라이브 레인영역(B)에서 수행되는 스크라이브 공정에서 실리콘 결정방향으로 물리적 스트레스가 전달되지 않도록 방지하여 칩 영역(A)의 실리콘 벌크로 크랙이 발생하지 않도록 한다. 여기서, 절연막 울타리(110)의 깊이는 반도체 기판(100)의 배면이 그라인딩(grinding)되어 패키지(package)되는 깊이를 갖도록 하는 것이 바람직하다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 사시도이다. 도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자는 절연막 울타리(110)의 네 모서리에 구비되는 뜯김 검출 패턴(chipping detection pattern, 112)을 더 포함한다. 여기서, 뜯김 검출 패턴(112)은 편의상 하나의 패턴으로 도시하였지만 구체적으로는 도 4에 도시된 바와 같이 다수의 뜯김 검출 패턴(112)을 포함하는 것이 바람직하다. 따라서 뜯김 검출 패턴(112)은 도 4를 참조하여 보다 구체적으로 설명한다.
도 4에 도시된 바와 같이, 뜯김 검출 패턴(112)은 칩 영역(A)의 외곽부에 매립된 절연막 울타리(110) 상부에 구비되는 것이 바람직하다. 뜯김 검출 패턴(112)은 수 내지 수십개의 패턴으로 형성될 수 있으며 도전물질을 포함하는 것이 바람직하다. 뜯김 검출 패턴(112)은 패키지 공정 이후 수행되는 테스트 이전에 신뢰성을 향상시키기 위해 구비되는 것으로, 이를 통해 크랙의 발생을 정량적으로 검출 및 측정할 수 있다.
뜯김 검출 패턴(112)을 이용한 크랙의 발생 검출 및 측정은 뜯김 검출 패턴(112) 사이의 저항을 측정하는 것으로 판단될 수 있다. 예를들어 도 3에 도시된 바와 같이 칩의 네 모서리에서 구비된 뜯김 검출 패턴(112)을 편의상 제 1 뜯김 검출 패턴(112a), 제 2 뜯김 검출 패턴(112b), 제 3 뜯김 검출 패턴(112c), 제 4 뜯김 검출 패턴(112d)이라 할 때, 제 1 뜯김 검출 패턴(112a)과 제 2 뜯김 검출 패턴(112b) 사이에서 측정된 저항값과 제 1 뜯김 검출 패턴(112a) 및 제 4 뜯김 검출 패턴(112d) 사이에서 측정된 저항값을 비교함으로써 크랙의 발생을 검출할 수 있다.
보다 구체적으로, 제 1 뜯김 검출 패턴(112a)과 제 2 뜯김 검출 패턴(112b) 사이에 측정된 저항값보다 제 1 뜯김 검출 패턴(112a)과 제 4 뜯김 검출 패턴(112d) 사이에 측정된 저항값이 큰 경우 제 1 뜯김 검출 패턴(112a)과 제 4 뜯김 검출 패턴(112d) 사이에 크랙이 발생한 것으로 측정되는 것이 바람직하다.
따라서, 본 발명은 스크라이브 시 칩 내부로 발생되는 크랙이 절연막 울타리(110)에 의하여 방지되도록 할 수 있을 뿐만 아니라, 크랙이 발생되더라도 절연막 울타리(110) 상부에 구비된 뜯김 검출 패턴에 의해 정량적으로 검출 및 측정함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 5는 본 발명에 따른 반도체 모듈을 나타낸 도면이다. 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 모듈은 모듈 기판 상에 탑재된 복수개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 반도체 소자는 예컨대 도 4에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 도 5에서는 모듈 기판의 전면에 8개의 반도체 소자들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 5에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 6은 본 발명에 따른 반도체 시스템을 나타낸 도면이다. 도 6에 도시된 바와 같이, 본 발명에 따른 반도체 시스템은 복수개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 컨트롤러를 포함한다. 또한, 반도체 모듈과 컨트롤러를 전기적으로 연결하는 커맨드 링크 및 데이터 링크를 더 포함할 수 있다. 상술한 프로세서는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때 반도체 소자는 도 4의 반도체 소자를 사용할 수 있으며, 반도체 모듈은 도 5의 반도체 모듈이 사용될 수 있다.
도 7은 본 발명에 따른 전자 유닛을 나타낸 도면이다. 도 7에 도시된 바와 같이 본 발명에 따른 전자 유닛(electronic unit)은 반도체 시스템(semiconductor system)과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 반도체 시스템은 도 6의 반도체 시스템이 사용될 수 있다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 8에 도시된 바와 같이, 반도체 시스템은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스를 포함한다. 이때, 전자 유닛은 도 7의 전자 유닛이 사용될 수 있다. 여기서, 인터페이스는 모니터, 키보드, 포인팅 디바이스(마우스), USB, 디스플레이 또는 스피커를 포함할 수 있으나, 이에 한정되지 않고 변경 가능하다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (5)

  1. 칩 영역 및 스크라이브 레인영역을 포함하는 반도체 기판; 및
    상기 칩 영역의 가장자리부에 구비되며 상기 반도체 기판 내 매립된 절연막 울타리를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 절연막 울타리의 깊이는 상기 반도체 기판의 배면이 그라인딩되어 패키지되는 깊이를 갖는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 절연막 울타리 상부에 구비되는 수 또는 수십개의 뜯김 검출 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 칩 영역 및 스크라이브 레인영역을 포함하는 반도체 기판에서 상기 칩 영역의 중앙부를 식각하여 제 1 트렌치를 형성하고, 상기 칩 영역의 외곽부를 식각하여 제 2 트렌치를 형성하는 단계;
    상기 제 2 트렌치의 저부를 식각하여 상기 제 1 트렌치보다 깊은 제 3 트렌치를 형성하는 단계; 및
    상기 제 1 트렌치 및 상기 제 3 트렌치에 절연막을 매립하여 절연막 울타리를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 4에 있어서,
    상기 절연막 울타리의 깊이는 상기 반도체 기판의 배면이 그라인딩되어 패키지되는 깊이를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020110072515A 2011-07-21 2011-07-21 반도체 소자 및 그 형성 방법 KR20130011386A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110072515A KR20130011386A (ko) 2011-07-21 2011-07-21 반도체 소자 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110072515A KR20130011386A (ko) 2011-07-21 2011-07-21 반도체 소자 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20130011386A true KR20130011386A (ko) 2013-01-30

Family

ID=47840362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110072515A KR20130011386A (ko) 2011-07-21 2011-07-21 반도체 소자 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR20130011386A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103109B2 (en) 2016-04-27 2018-10-16 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor chip and method of manufacturing the semiconductor device
KR20200061003A (ko) * 2018-11-23 2020-06-02 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103109B2 (en) 2016-04-27 2018-10-16 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor chip and method of manufacturing the semiconductor device
US10643958B2 (en) 2016-04-27 2020-05-05 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor chip and method of manufacturing the semiconductor device
KR20200061003A (ko) * 2018-11-23 2020-06-02 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
US10991598B2 (en) 2018-11-23 2021-04-27 SK Hynix Inc. Methods of fabricating semiconductor packages including circuit patterns

Similar Documents

Publication Publication Date Title
TWI710070B (zh) 用於半導體封裝體之致能矽橋線內測試的防護環設計
EP3163614A2 (en) Stacked fan-out package structure
US8742594B2 (en) Structure and method of making an offset-trench crackstop that forms an air gap adjacent to a passivated metal crackstop
KR20140035783A (ko) 웨이퍼의 스크라이브 라인
KR100886706B1 (ko) 적층 패키지 및 그의 제조 방법
JP6234725B2 (ja) 半導体ウェハー、半導体ｉｃチップ及びその製造方法
US20150048373A1 (en) Method and layout for detecting die cracks
US20220384376A1 (en) Package structure of semiconductor device with improved bonding between the substrates
TW201301453A (zh) 晶片封裝體及其形成方法
US9318461B2 (en) Wafer level array of chips and method thereof
TW201935673A (zh) 影像感測器封裝體及其製造方法
KR20130011386A (ko) 반도체 소자 및 그 형성 방법
US9455214B2 (en) Wafer frontside-backside through silicon via
CN103367281B (zh) 具有穿硅通孔与测试电路的半导体结构与其制作方法
TWI489600B (zh) 半導體堆疊結構及其製法
US10090215B2 (en) System and method for dual-region singulation
KR20200086918A (ko) 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치
TW201216437A (en) Chip level EMI shielding structure and manufacture method thereof
US20120168945A1 (en) Chip package structure and chip packaging process
CN107205315B (zh) 印刷电路板以及组件制造方法
KR20140028947A (ko) 반도체 소자 및 그 제조 방법
CN104576560A (zh) 裸片和芯片
JP2014203933A (ja) 半導体装置の製造方法
JP2003124276A (ja) 半導体集積回路および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right