KR20200061003A - 반도체 패키지 및 제조 방법 - Google Patents

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Abstract

서로 다른 선폭의 서브 패턴들(sub patterns)을 포함하는 모니터링 패 턴의 레이아웃을 준비하고, 기판 바디의 표면 상에 도금층을 형성한다. 도금층 상에 회로 레지스트 패턴들 및 모니터링 레지스트 패턴을 형성하고, 식각하여, 회로 패턴들 및 식각된 서브 패턴들을 포함하는 모니터링 패턴으로 패터닝한다. 모니터링 패턴의 식각된 서브 패턴들이 잔류하는 개수가 지시하는 회로 패턴들의 잔류율을 모니터링한다. 회로 패턴들에 반도체 칩의 내측 커넥터들을 본딩시키는 반도체 패키지 제조 방법을 제시한다.

Description

반도체 패키지 및 제조 방법{Semiconductor package and method of fabricating the same}
본 출원은 반도체 패키지 및 제조 방법에 관한 것이다.
반도체 칩(semiconductor chip)과 패키지 기판(package substrate) 사이를 범프(bump)들을 이용하여 접속한 반도체 패키지 구조가 도입되고 있다. 범프들이 패키지 기판과 체결되어, 패키지 기판과 반도체 칩이 전기적으로 서로 연결된다. 범프들과 패키지 기판을 본딩(bonding)시키기 위해서 열 공정이 수반될 수 있다. 수반되는 열 공정에 영향을 받아 패키지 기판이 휘는 워피지(warpage) 현상이 유발될 수 있다. 패키지 기판이 휠 경우, 패키지 기판 표면과 일부 범프들이 서로 접촉된 상태를 유지 못하고 이격될 수 있다. 이격된 범프들은 패키지 기판에 체결되지 못해, 반도체 칩과 패키지 기판이 전기적으로 접속되지 못한 접속 불량이 유발될 수 있다.
본 출원은 패키지 기판의 표면에 위치하는 회로 패턴들의 잔류율(residual rate of circuit patterns)을 모니터링(monitoring)하는 반도체 패키지 제조 방법을 제시하고자 한다. 패키지 기판의 표면에 위치하는 회로 패턴들의 잔류율을 모니터링할 수 있는 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 서로 다른 선폭의 서브 패턴들(sub patterns)을 포함하는 모니터링 패턴(monitoring pattern)의 레이아웃(layout)을 준비하는 단계; 기판 바디(body)의 제2표면 상에 제2도금층을 형성하는 단계; 상기 제2도금층 상에 제2회로 레지스트 패턴들 및 상기 모니터링 패턴의 레이아웃이 패턴 전사된 제2모니터링 레지스트 패턴을 형성하는 단계; 상기 제2도금층의 상기 제2회로 레지스트 패턴들 및 상기 제2모니터링 레지스트 패턴에 의해 노출된 부분을 식각하여, 상기 제2도금층을 제2회로 패턴들 및 식각된 서브 패턴들을 포함하는 제2모니터링 패턴으로 패터닝하는 단계; 상기 제2모니터링 패턴의 상기 식각된 서브 패턴들이 잔류하는 개수가 지시하는 상기 제2회로 패턴들의 제2잔류율을 모니터링하는 단계; 및 상기 제2회로 패턴들에 반도체 칩의 내측 커넥터(inner connector)들을 본딩시키는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 서로 다른 선폭의 서브 패턴들을 포함하는 모니터링 패턴의 레이아웃을 준비하는 단계; 제2표면에 제2시드층이 형성된 기판 바디를 도입하는 단계; 상기 제2시드층 상에 제2회로 오프닝(opening)들을 제공하는 제2회로 레지스트 패턴들, 및 상기 모니터링 패턴의 서브 패턴들의 레이아웃이 전사된 제2모니터링 오프닝들을 제공하는 제2모니터링 레지스트 패턴을 형성하는 단계; 상기 제2회로 오프닝들을 채우는 제2회로 도금층 패턴들 및 상기 제2모니터링 오프닝들을 채우는 제2모니터링 도금층 패턴의 도금된 서브 패턴들을 형성하는 단계; 상기 제2회로 레지스트 패턴들 및 제2모니터링 레지스트 패턴을 제거하는 단계; 상기 제2회로 도금층 패턴들 및 제2모니터링 도금층 패턴의 도금된 서브 패턴들에 의해 드러난 상기 제2시드층 부분을 제거하는 식각 단계; 상기 제2모니터링 도금층 패턴의 상기 도금된 서브 패턴들이 상기 식각 후 잔류하는 개수가 지시하는 상기 제2회로 도금층 패턴들의 제2잔류율을 모니터링하는 단계; 및 상기 제2회로 도금층 패턴들에 반도체 칩의 내측 커넥터(inner connector)들을 본딩시키는 단계;를 포함하는 반도체 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 기판 바디의 제1표면 상에 형성된 제1회로 패턴들; 상기 기판 바디의 상기 제1표면에 반대되는 제2표면 상에 형성된 제2회로 패턴들; 상기 기판 바디의 상기 제1표면 상에 서로 다른 선폭들로 형성된 제1그룹(group)의 서브 패턴들을 포함하고, 상기 제1그룹의 서브 패턴들의 개수로 상기 제1회로 패턴들의 제1잔류율을 지시하는 제1모니터링 패턴; 상기 기판 바디의 상기 제2표면 상에 서로 다른 선폭들로 형성된 제2그룹의 서브 패턴들을 포함하고, 상기 제2그룹의 서브 패턴들의 개수로 상기 제2회로 패턴들의 제2잔류율을 지시하는 제2모니터링 패턴; 및 상기 제2회로 패턴들에 내측 커넥터들이 본딩된 반도체 칩을 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 패키지 제조 방법을 제시할 수 있다. 반도체 칩이 실장될 패키지 기판에서, 패키지 기판 표면에 위치하는 회로 패턴들의 잔류율을 모니터링하는 방법을 제시할 수 있다. 측정된 회로 패턴들의 잔류율을 이용하여, 워피지 현상이 유발될 가능성이 있는 패키지 기판을 선별하여 배제시킬 수 있다. 회로 패턴들의 잔류율이 허용 범위에서 벗어난 패키지 기판을 미연에 배제시킬 수 있다. 회로 패턴들의 잔류율이 허용 범위 이내로 관리된 패키지 기판에 반도체 칩의 범프들을 본딩시킬 수 있다. 이에 따라, 패키지 기판에 워피지 현상이 유발되는 것을 미연에 방지할 수 있다. 패키지 기판의 워피지 현상을 억제할 수 있어, 패키지 기판에 반도체 칩을 신뢰성있게 실장할 수 있다.
본 출원의 실시예들에 따르면, 패키지 기판의 표면에 위치하는 회로 패턴들의 잔류율을 모니터링할 수 있는 반도체 패키지를 제시할 수 있다.
도 1은 일 예에 의한 반도체 패키지에서 접속 불량을 보여주는 개략적인 도면이다.
도 2는 일 예에 의한 반도체 패키지에서 접속 불량이 배제된 구조를 보여주는 개략적인 도면이다.
도 3은 일 예에 의한 모니터링 패턴의 레이아웃(layout)을 보여주는 개략적인 평면도이다.
도 4 내지 도 9는 일 예에 의한 반도체 패키지 제조 방법을 보여주는 개략적인 단면도들이다.
도 10 내지 도 12는 도 12는 일 예에 의한 모니터링 패턴의 잔류 형상들을 보여주는 개략적인 평면도들이다.
도 13는 일 예에 의한 모니터링 패턴의 잔류 형상들을 보여주는 개략적인 단면도이다.
도 14 내지 도 21은 일 예에 의한 반도체 패키지 제조 방법을 보여주는 개략적인 단면도들이다.
도 22 및 도 23는 일 예에 의한 모니터링 패턴의 레이아웃들을 보여주는 개략적인 평면도들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)" 및 "하부(bottom or lower)", "상단(upper)" 및 "하단(lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 의한 반도체 패키지(40)에서 접속 불량이 발생되는 현상을 보여주는 도면이다.
도 1을 참조하면, 일 예에 따른 반도체 패키지(40)는 패키지 기판(10)에 반도체 칩(20)을 실장(mounting)하여 형성될 수 있다. 패키지 기판(10)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 제조될 수 있다. 패키지 기판(10)은 기판 바디(substrate body: 10B)와 제1회로 패턴(11)들, 제2회로 패턴(13)들, 제1유전층(14) 및 제2유전층(16)을 포함하여 구성될 수 있다.
제1회로 패턴(11)들 및 제2회로 패턴(13)들은 반도체 칩(10)을 외부 기기와 연결시키는 기판 회로를 구성할 수 있다. 제1회로 패턴(11)들 및 제2회로 패턴(13)들은 구리(Cu)층을 포함하는 도전성 패턴들로 이루어질 수 있다. 제1회로 패턴(11)들은 기판 바디(10B)의 하면일 수 있는 제1표면(17) 상에 배치되도록 형성된다. 제2회로 패턴(13)들은 기판 바디(10B)의 상면일 수 있는 제2표면(18) 상에 배치되도록 형성된다.
기판 바디(10B)를 사이에 두고 제1회로 패턴(11)들은 제2회로 패턴(13)들에 대해 반대측에 배치된다. 기판 바디(10B)의 제2표면(18) 측에 반도체 칩(20)이 실장될 수 있다. 제2회로 패턴(13)들에 반도체 칩(20)에 형성되어 있는 내측 커넥터(inner connector: 30)들이 본딩(bonding)될 수 있다. 내측 커넥터(30)들은 범프 형태를 가질 수 있다. 기판 바디(10B)의 제1표면(17) 측에 외측 커넥터(outer connector: 도시되지 않음)들이 접속될 수 있다. 외측 커넥터들은 제1회로 패턴(11)들에 부착되는 솔더 볼(solder ball) 형태를 가질 수 있다.
제1유전층(14)은 제1회로 패턴(11)들 사이를 메워 전기적으로 격리하도록 기판 바디(10B)의 제1표면(17)을 덮도록 형성될 수 있다. 제2유전층(16)은 제2회로 패턴(13)들 사이를 메워 전기적으로 격리하도록 기판 바디(10B)의 제2표면(18)을 덮도록 형성될 수 있다. 제1유전층(14)과 제2유전층(16)은 솔더 레지스트층(solder resist layer)을 포함하여 형성될 수 있다.
패키지 기판(10)의 기판 바디(10B)의 제2표면(18) 상에 반도체 칩(20)이 플립칩(flip chip) 형태로 본딩될 수 있다. 반도체 칩(20)에 형성된 내측 커넥터(30)들을 제2회로 패턴(13)들과 접촉시키고, 압력 및 열을 인가하여 내측 커넥터(30)들을 제2회로 패턴(13)들에 본딩시킬 수 있다. 이러한 플립칩 본딩 방식으로 반도체 칩(20)을 패키지 기판(10)에 실장시킬 수 있다.
이때, 내측 커넥터(30)들이 제2회로 패턴(13)들에 본딩시키기 위해 인가되는 열이, 패키지 기판(10)에 전달되어 패키지 기판(10)이 휘는 워피지 현상을 유발할 수 있다. 패키지 기판(10)이 휘게 되면, 휘어진 패키지 기판(10)과 반도체 칩(20)간의 간격이 국부적으로 변화된다. 내측 커텍터(30)들 중 일부인 제1내측 커넥터(31)는 대응되는 제2회로 패턴(13A)과 접촉되지만, 패키지 기판(10) 휘면서 내측 커텍터(30)들 중 다른 일부인 제2내측 커넥터(33)는 대응되는 제2회로 패턴(13B)과 일정 간격(30F) 이격될 수 있다. 이에 따라, 제1내측 커넥터(31)는 대응하는 제2회로 패턴(13A)에 본딩될 수 있지만, 제2내측 커넥터(33)는 대응하는 제2회로 패턴(13B)와 체결되지 못하게 된다. 제2내측 커넥터(33)가 대응하는 제2회로 패턴(13B)와 접속되지 못하는 접속 불량이 유발된다.
도 2는 일 예에 의한 반도체 패키지(80)에서 접속 불량이 배제된 구조를 보여주는 도면이다.
도 2를 참조하면, 일 예에 따른 반도체 패키지(80)는 패키지 기판(50)에 실장된 반도체 칩(60)을 포함하여 구성된다. 패키지 기판(50)은 기판 바디(50B)와 제1회로 패턴(51)들, 제2회로 패턴(53)들, 제1유전층(54) 및 제2유전층(56)을 포함하여 구성될 수 있다. 기판 바디(50B)의 제2표면(58) 측에 반도체 칩(60)이 플립 칩 실장된다. 제2회로 패턴(53)들에 내측 커넥터(70)들이 본딩된다.
제2회로 패턴(53)들에 내측 커넥터(70)들이 본??되는 플립 칩 본딩 과정 중에, 패키지 기판(50)과 반도체 칩(60)간의 간격이 국부적으로 변화되는 것은 억제되는 것이 유익하다. 패키지 기판(50)과 반도체 칩(60)간의 간격이 국부적으로 변화되는 것을 억제하기 위해서는, 우선적으로 패키지 기판(50)이 워피지 현상 대한 상대적으로 높은 저항성을 가지는 것이 유효하다.
패키지 기판(50)이 상대적으로 높은 워피지 현상에 대한 저항성을 가지게 하기 위해서, 제1표면(57)에서의 제1회로 패턴(51)들의 제1잔류율(residual rate of circuit patterns)과 제2표면(58)에서의 제2회로 패턴(53)들의 제2잔류율이 실질적으로 유사한 값들을 가지도록 할 수 있다. 제1회로 패턴(51)들의 제1잔류율과 제2표면(58)에서의 제2회로 패턴(53)들의 제2잔류율이 유사할 경우 또는 그 차이가 허용 범위 내로 제한될 경우에, 패키지 기판(50)에서 위피지 현상이 억제되는 것을 실험적으로 확인할 수 있다. 반면에, 제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율이 허용 범위 보다 크게 차이가 날 경우, 도 1에 제시된 것과 같이 패키지 기판(10)은 플립 칩 본딩 시 인가되는 열에 의해 어느 한 표면 방향으로 휘어지는 것을 확인할 수 있다.
제1회로 패턴(51)들의 제1잔류율은 기판 바디(50B)의 제1표면(57)의 표면적 대비 제1회로 패턴(51)들의 표면적의 비율을 의미한다. 이때, 제1회로 패턴(51)들의 표면적은 제1회로 패턴(51)들의 상측 표면(51S)들의 표면적을 의미할 수 있다. 제2회로 패턴(53)들의 제2잔류율은 기판 바디(50B)의 제2표면(58)의 표면적 대비 제2회로 패턴(53)들의 표면적의 비율을 의미한다. 이때, 제2회로 패턴(53)들의 표면적은 제1회로 패턴(53)들의 상측 표면(5S)들의 표면적을 의미할 수 있다.
제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율이 유사하거나 실질적으로 동일하도록, 제1회로 패턴(51)들 및 제2회로 패턴(53)들이 설계될 수 있다. 그럼에도 불구하고, 제1회로 패턴(51)들 및 제2회로 패턴(53)들이 형성된 이후에, 관측되는 제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율은 서로 차이가 날 수 있다. 제1회로 패턴(51)들 및 제2회로 패턴(53)들이 형성되는 패턴 형성 과정에서, 제1회로 패턴(51)들 및 제2회로 패턴(53)들을 형성하는 식각 과정의 식각율(etch rate)들이 서로 차이날 수 있다. 식각 과정에 사용하는 에천트(etchant)의 사용 시간과 사용 횟수에 따라 식각율들이 차이날 수 있다.
제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율의 차이가 대략 6% 이내로 줄어들 경우, 패키지 기판(50)에서 워피지 현상을 유효하게 방지할 수 있는 것을 실험적으로 확인할 수 있다. 예컨대 제1회로 패턴(51)들의 제1잔류율이 대략 60% 정도이고, 제2회로 패턴(53)들의 제2잔류율이 대략 66% 정도이어도, 패키지 기판(50)에 워피지 현상이 유발되는 것을 유효하게 방지할 수 있다. 제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율의 차이가 대략 4% 이내로 줄어들 경우, 패키지 기판(50)에 워피지 현상은 보다 유효하게 방지될 수 있다.
제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율의 차이가 대략 6% 이내, 보다 유효하게는 대략 4% 이내인 패키지 기판(50) 만을 선별하여 패키지 제조 과정에 적용할 수 있다. 선별된 패키지 기판(50)에는 워피지 현상이 억제될 수 있어, 도 1에서와 같이, 제2내측 커넥터(33)가 대응하는 제2회로 패턴(13B)와 접속되지 못하는 접속 불량이 유효하게 방지될 수 있다.
제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율의 차이가 허용 범위 이내인 패키지 기판(50) 만을 선별하기 위해서, 우선적으로 제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율을 모니터링(monitoring)하는 것이 필요하다. 이를 위해서, 제1회로 패턴(51)들의 제1잔류율과 제2회로 패턴(53)들의 제2잔류율을 지시하는 모니터링 패턴들을 패키지 기판(50)에 삽입한다. 모니터링 패턴은 회로 패턴들(51, 53)의 잔류율이 소정의 값만큼 감소할 때마다, 하나씩 식각되어 제거되는 서브 패턴(sub pattern)들을 포함한 패턴 그룹(patterns group)으로 설계된다. 모니터링 패턴은 패키지 기판(50)에 잔류하는 서브 패턴들의 수가 회로 패턴들(51, 53)의 잔류율을 지시하도록 설계된다.
도 3은 일 예에 의한 회로 패턴의 잔류율을 지시하는 모니터링 패턴(400)의 레이아웃(layout)을 보여주는 평면도이다.
도 3에 예시된 것과 같이, 서로 다른 선폭의 서브 패턴들(sub patterns: 451, 452, 453, 454, 455, 456)을 포함하는 모니터링 패턴(400)의 레이아웃이 준비될 수 있다. 서브 패턴들(451, 452, 453, 454, 455, 456)은 회로 패턴들(도 2의 51, 53)의 잔류율을 지시하는 패턴들로 구비된다. 서브 패턴들(451, 452, 453, 454, 455, 456)은 회로 패턴들(51, 53)의 잔류율이 소정의 값만큼 감소할 때마다, 하나씩 순차적으로 제거되는 패턴들로 구비될 수 있다.
서브 패턴들(451, 452, 453, 454, 455, 456)은 서로 다른 선폭들(D1, D2, D3, D4, D5, D6)을 가지는 패턴들로 설계된다. 서브 패턴들(451, 452, 453, 454, 455, 456)은 서로 나란히 이격되어 배치된 라인(line) 형상을 가지는 패턴들로 설계될 수 있다. 서브 패턴들(451, 452, 453, 454, 455, 456)은 회로 패턴들(51, 53)의 잔류율이 감소된 정도에 따라, 하나씩 순차적으로 소실(loss)되도록 서로 다른 선폭들을 가지도록 설계된다. 서브 패턴들(451, 452, 453, 454, 455, 456)은 가장 작은 선폭에 대해 소정 값의 배수로 증가된 선폭들을 각각 가지도록 설계된다.
제1서브 패턴(451)은 가장 작은 제1선폭(D1)을 가지는 패턴으로 구비될 수 있다. 제2서브 패턴 내지 제6서브 패턴들(452, 453, 454, 455, 456)들은 제1서브 패턴(451)의 제1선폭(D1)에 비해 소정 값의 배수로 증가된 선폭들(D2, D3, D4, D5, D6)을 각각 가지도록 구비된다. 예컨대 제2서브 패턴 내지 제6서브 패턴들(452, 453, 454, 455, 456)은 제1서브 패턴(451)의 제1선폭(D1)에 비해 1배씩 증가된 선폭들(D2, D3, D4, D5, D6)을 각각 가지도록 구비될 수 있다. 제2서브 패턴(452)은 제1선폭(D1)에 비해 2배의 제2선폭(D2)을 가지고, 제3서브 패턴(453)은 3배의 제3선폭(D3)을 가지고, 제4서브 패턴(454)은 4배의 제4선폭(D4)을 가지고, 제5서브 패턴(455)은 5배의 제5선폭(D5)을 가지고, 제6서브 패턴(456)은 6배의 제6선폭(D6)을 가지는 패턴으로 구비될 수 있다.
제1회로 패턴(51)들의 제1잔류율이 소정 값인 1% 감소될 때, 제1회로 패턴(51) 및 모니터링 패턴(400)에 대한 식각율은 대략 1% 정도 증가된다. 제1회로 패턴(51)들에 대한 식각율이 대략 1% 정도 증가할 때 제1회로 패턴(51)의 선폭이 예컨대 대략 1㎛ 감소한다면, 제1서브 패턴(451)의 제1선폭(D1)은 1% 잔류율 감소를 지시하도록 1㎛ 선폭 크기로 설정될 수 있다. 이때, 예컨대 제2서브 패턴 내지 제6서브 패턴들(452, 453, 454, 455, 456)은 2㎛, 3㎛, 4㎛, 5㎛, 6㎛의 선폭 크기들을 각각 가질 수 있다.
서브 패턴(451, 452, 453, 454, 455, 456)들이 소정 값만큼 증가된 선폭들(D1, D2, D3, D4, D5, D6)을 가지는 패턴들로 구비되므로, 식각 과정에서 회로 패턴들(51, 53)의 잔류율이 소정의 값만큼 감소할 때마다 하나씩 순차적으로 제거될 수 있다. 따라서, 서브 패턴(451, 452, 453, 454, 455, 456)들이 패키지 기판(도 2의 50)에 잔류하는 잔류 개수는 회로 패턴들(51, 53)의 잔류율 또는 잔류율이 감소된 정도를 지시할 수 있다. 회로 패턴들(51, 53)의 설계 잔류율에서 회로 패턴들(51, 53)의 잔류율이 감소된 정도를 감해주면, 패키지 기판(50)에 잔류하는 회로 패턴들(51, 53)의 잔류율이 얻어진다. 따라서, 모니터링 패턴(400)의 서브 패턴(451, 452, 453, 454, 455, 456)들이 패키지 기판(50)에 잔류하는 잔류 개수는, 패키지 기판(50)에 형성되어 잔류하는 회로 패턴들(51, 53)의 잔류율을 지시하게 된다.
예컨대 1% 잔류율 감소 시 모니터링 패턴(400)의 제1서브 패턴(451)이 식각되어 제거되도록 제1선폭(D1)이 설정될 수 있다. 1%만큼 잔류율이 추가적으로 더 감소할 때, 즉, 잔류율이 소정 값인 2% 감소될 때, 제2서브 패턴(452)이 실질적으로 식각되어 제거되도록 제2선폭(D2)이 설정될 수 있다. 잔류율이 소정 값인 3% 감소될 때, 제3서브 패턴(453)이 실질적으로 식각되어 제거되도록 제3선폭(D3)이 설정되고, 잔류율이 소정 값인 4% 감소될 때 제4서브 패턴(454)이 실질적으로 식각되어 제거되도록 제4선폭(D4)이 설정될 수 있다. 잔류율이 소정 값인 5% 감소될 때, 제5서브 패턴(455)이 실질적으로 식각되어 제거되도록 제5선폭(D5)이 설정되고, 잔류율이 소정 값인 6% 감소될 때, 제6서브 패턴(456)이 실질적으로 식각되어 제거되도록 제6선폭(D6)이 설정될 수 있다.
제1회로 패턴(도 2의 51)들이 제1표면(도 2의 57)에 대해 66%의 설계 제1잔류율을 가지도록 설계된 경우를 고려할 수 있다. 모니터링 패턴(400)을 관측한 결과, 예컨대, 제1서브 패턴(451)이 제거되고 제2서브 패턴 내지 제6서브 패턴들(452, 453, 454, 455, 456)이 잔류한 것을 관측한 경우를 고려할 수 있다. 이와 같이, 5개의 서브 패턴들이 관측된다면, 제1회로 패턴(51)들의 실제 제1잔류율이 65%인 것으로 판단할 수 있다. 제1서브 패턴(451)은 1% 잔류율 감소 시에 식각 제거되도록 설계되므로, 이와 같이 5개의 서브 패턴들이 관측된다면, 제1서브 패턴(451)이 잔류하지 못한 것으로 판단할 수 있다. 제1서브 패턴(451)이 제거된 것은, 제1회로 패턴(51)들의 실제 제1잔류율이 설계 잔류율 보다 1% 감소된 65%인 것을 지시한다.
따라서, 패키지 기판(50)을 제조하는 과정을 수행한 후, 모니터링 패턴(400)에서 서브 패턴들이 잔류하는 개수를 관측함으로써, 회로 패턴들(51, 53)의 잔류율을 관측할 수 있다.
도 4 내지 도 9는 일 예에 의한 반도체 패키지 제조 방법을 보여주는 개략적인 단면도들이다.
도 4를 참조하면, 제1표면(111)에 제1시드층(seed layer: 311) 및 제2표면(113)에 제2시드층(331)이 형성된 기판 바디(100)를 도입한다. 제1시드층(311) 및 제2시드층(331)은 도금 과정에서 도금층의 도금 성장을 위한 도전성 시드층으로 형성될 수 있다. 기판 바디(100)는 유전 물질의 층을 포함하여 구비되고, 제1 및 제2시드층들(311, 331)은 구리(Cu)층을 포함하는 도전층으로 형성될 수 있다. 제1시드층(311), 기판 바디(100) 및 제2시드층(331)의 구조는 구리 클래드 라미네이트(CCL: Copper Clad Laminate)로 도입될 수 있다. 예컨대 기판 바디(100)는 레진(resin)층을 포함하여 구비되고, 제1 및 제2시드층들(311, 331)은 레진층에 라미네이트된 동박(copper foil)으로 구비될 수 있다.
기판 바디(100)는 제1영역(101)과 제2영역(102)으로 구분될 수 있다. 제1영역(101)은 회로 패턴들(도 2의 51, 53)이 배치될 영역이고, 제2영역(102)은 제1영역(101) 바깥의 외곽 영역일 수 있다. 제1영역(101)은 그 상에 반도체 칩(도 2의 60)이 중첩되는 영역이고, 제1영역(101)은 반도체 칩(60)이 중첩되지 않는 영역일 수 있다. 제2영역(102)은 회로 패턴들(51, 53)이 배치되지 않는 영역으로, 예컨대 스크라이브 레인(scribe lane) 영역일 수 있다.
도 5를 참조하면, 제1시드층(311) 상에 제1도금층(315)을 형성한다. 제2시드층(331) 상에 제2도금층(335)을 형성한다. 제1도금층(315)은 구리층을 도금 과정으로 성장시켜 형성될 수 있다. 제2도금층(335)은 구리층을 도금 과정으로 성장시켜 형성될 수 있다. 제1도금층(315)과 제2도금층(335)을 하나의 도금 과정에서 함께 성장될 수 있다. 제1도금층(315) 및 제2도금층(335)을 도금 성장시키기 이전에, 제1시드층(311), 기판 바디(100) 및 제2시드층(331)을 관통하는 비아홀(via hole: 도시되지 않음)을 형성하는 과정을 더 수행할 수 있다.
도 6을 참조하면, 제1도금층(315) 상에 제1레지스트 패턴(510)을 형성한다. 제2도금층(335) 상에 제2레지스트 패턴(530)을 형성한다. 제1 및 제2레지스트 패턴들(510, 530)은 제1 및 제2도금층들(315, 335)을 패터닝하는 식각 과정에서 식각 마스크(etch mask)로 사용되는 패턴들이다. 제1 및 제2레지스트 패턴들(510, 530)은 포토 레지스트층을 포함하여 형성될 수 있다. 제1 및 제2레지스트 패턴들(510, 530)은 예컨대 드라이 필름(dry film)들을 제1 및 제2도금층들(315, 335) 상에 각각 형성하고, 드라이 필름들을 노광 및 현상하는 포토 리소그래피(photo lithography) 과정으로 형성될 수 있다.
제1레지스트 패턴(510)은 제1영역(101)에 제1회로 레지스트 패턴(511)들을 포함하도록 형성된다. 제1회로 레지스트 패턴(511)들은 예컨대 제1회로 패턴(도 2의 51)들의 형상을 가지는 패턴들로 패터닝된다. 제1레지스트 패턴(510)은 제2영역(102)에 제1모니터링 레지스트 패턴(514)을 포함하도록 형성된다. 도 3의 모니터링 패턴(400)의 레이아웃 형상이 제1모니터링 레지스트 패턴(514)으로 패턴 전사(pattern transfer)된다. 제1모니터링 레지스트 패턴(514)은 모니터링 패턴(400)의 레이아웃을 따르는 형상을 가진다.
제2레지스트 패턴(530)은 제1영역(101)에 제2회로 레지스트 패턴(531)들을 포함하도록 형성된다. 제2회로 레지스트 패턴(531)들은 예컨대 제2회로 패턴(도 2의 53)들의 형상을 가지는 패턴들로 패터닝된다. 제2레지스트 패턴(530)은 제2영역(102)에 제2모니터링 레지스트 패턴(534)을 포함하도록 형성된다. 제2모니터링 레지스트 패턴(534)은 도 3의 모니터링 패턴(400)의 형상을 가지는 패턴으로 패터닝된다. 제2모니터링 레지스트 패턴(534)은 제1모니터링 패턴(514)과 중첩되는 영역에 배치될 수 있다. 제2모니터링 레지스트 패턴(534)은 제1모니터링 패턴(514)과 실질적으로 동일한 형상의 패턴으로 형성될 수 있다.
도 7을 참조하면, 제1레지스트 패턴(510)을 식각 마스크(etch mask)로 이용하여, 제1도금층(도 6의 315)의 제1레지스트 패턴(510)에 의해 노출된 부분을 선택적으로 식각하여 제거한다. 제1시드층(도 6의 311)의 제1도금층(315) 부분이 제거되며 노출되는 부분 또한 식각하여 제거한다. 이에 따라, 제1도금층(315) 및 제1시드층(311)의 제1레지스트 패턴(510)에 중첩된 부분들이 제1회로 패턴(310)들 및 제1모니터링 패턴(410)으로 패터닝된다. 제1회로 패턴(310)은 제1회로 도금층 패턴(315P) 및 제1회로 시드층 패턴(311P)를 포함하는 패턴으로 형성된다. 제1모니터링 패턴(410)은 제1모니터링 도금층 패턴(315M) 및 제1모니터링 시드층 패턴(311M)를 포함하는 패턴으로 형성된다.
제2레지스트 패턴(530)을 식각 마스크로 이용하여, 제2도금층(도 6의 335)의 제2레지스트 패턴(530)에 의해 노출된 부분을 선택적으로 식각하여 제거한다. 제2시드층(도 6의 331)의 제2도금층(335) 부분이 제거되며 노출되는 부분 또한 식각하여 제거한다. 이에 따라, 제2도금층(335) 및 제2시드층(331)의 제2레지스트 패턴(530)에 중첩된 부분들이 제2회로 패턴(330)들 및 제2모니터링 패턴(430)으로 패터닝된다. 제2회로 패턴(330)은 제2회로 도금층 패턴(335P) 및 제2회로 시드층 패턴(331P)를 포함하는 패턴으로 형성된다. 제2모니터링 패턴(430)은 제2모니터링 도금층 패턴(335M) 및 제2모니터링 시드층 패턴(331M)를 포함하는 패턴으로 형성된다.
제1 및 제2레지스트 패턴들(510, 530)을 선택적으로 제거한다.
도 8을 참조하면, 기판 바디(100)의 제1표면(111)의 제2영역(102) 부분에 배치된 제1모니터링 패턴(410)을 시각적으로 관측(visual inspection)한다. 제1모니터링 패턴(410)을 관측하여, 제1모니터링 패턴(410)이 지시하는 제1회로 패턴(310)들의 제1잔류율을 모니터링 검출한다. 제2모니터링 패턴(430)을 관측하여, 제2모니터링 패턴(430)이 지시하는 제2회로 패턴(330)들의 제2잔류율을 모니터링 검출한다.
제1잔류율과 제2잔류율을 비교하여, 제1잔류율과 제2잔류율이 실질적으로 동일하거나 또는 유사할 경우, 기판 바디(100)에 제1회로 패턴(310) 및 제2회로 패턴(330)이 양호하게 형성된 것으로 판단한다. 제1잔류율과 제2잔류율의 차이가 허용 범위, 예컨대, 대략 6% 이내의 차이를 보일 경우, 기판 바디(100)에 제1회로 패턴(310) 및 제2회로 패턴(330)이 양호하게 형성된 것으로 판단할 수 있다. 제1잔류율과 제2잔류율의 차이에 대한 허용 범위를 보다 엄밀하게 설정할 경우에는, 제1잔류율과 제2잔류율의 차이가 예컨대 대략 4% 이내의 차이를 보일 경우, 기판 바디(100)에 제1회로 패턴(310) 및 제2회로 패턴(330)이 양호하게 형성된 것으로 판단할 수 있다. 제1잔류율과 제2잔류율의 차이가 허용 범위를 벗어날 경우에는 기판 바디(100)에 형성된 제1회로 패턴(310) 및 제2회로 패턴(330)이 양호하지 않은 상태로 판단할 수 있다.
제1 및 제2모니터링 패턴들(410, 430)을 이용하여 제1 및 제2회로 패턴들(310, 330)의 잔유률들을 모니터링하여, 기판 바디(100)에 제1 및 제2회로 패턴들(310, 330)이 형성된 상태를 검증한 후, 양호하다고 검증된 기판 바디(100)에 형성된 제1 및 제2회로 패턴들(310, 330)을 포함하는 구조만을 선별한다.
기판 바디(100)에 형성된 제1회로 패턴(310) 및 제2회로 패턴(330)이 양호하지 않은 상태로 판단되면, 기판 바디(100), 제1회로 패턴(310) 및 제2회로 패턴(330)을 포함하는 불량 제품으로 간주하여 폐기할 수 있다. 기판 바디(100)에 형성된 제1회로 패턴(310) 및 제2회로 패턴(330)이 양호하다고 판단되면, 기판 바디(100) 상에 후속 반도체 패키지 제조 과정을 계속 수행한다.
도 9를 참조하면, 기판 바디(100)에 형성된 제1 및 제2회로 패턴들(310, 330)을 포함하는 구조를 검증한 후, 검증된 구조의 기판 바디(100)의 제1표면(111) 상에 제1회로 패턴(310)들을 노출하는 제1유전층(610)을 형성한다. 기판 바디(100)의 제2표면(113) 상에 제2회로 패턴(330)들을 노출하는 제2유전층(630)을 형성한다. 제1유전층(610)은 제1모니터링 패턴(410)이 노출되도록 열어주는 제1유전층 오프닝(610R)을 홀(hole) 형태로 구비할 수 있다. 제2유전층(630)은 제2모니터링 패턴(430)이 노출되도록 열어주는 제2유전층 오프닝(630R)을 홀 형태로 구비할 수 있다. 제1 및 제2유전층들(610, 630)은 솔더 레지스트층을 포함하여 형성될 수 있다. 이러한 과정을 통해서, 기판 바디(100)에 형성된 제1 및 제2회로 패턴들(310, 330), 및 제1 및 제2유전층들(610, 630)을 포함하는 패키지 기판(100S)을 형성한다.
패키지 기판(100S)에 반도체 칩(600)을 플립 칩 본딩한다. 반도체 칩(600)의 내측 커넥터(700)들을 패키지 기판(100S)의 제2회로 패턴(330)들에 본딩시킨다. 패키지 기판(100S)은 제1회로 패턴(310)의 제1잔류율과 제2회로 패턴(330)의 제2잔류율이 허용 범위 이내의 잔류율 차이를 가질 수 있다. 이에 따라, 패키지 기판(100S)에 반도체 칩(600)이 플립 칩 본딩될 때, 패키지 기판(100S)이 휘는 워피지 현상은 억제될 수 있다. 패키지 기판(100S)의 제2회로 패턴(330)들에 반도체 칩(600)의 내측 커네터(700)들이 불량없이 본딩될 수 있다. 내측 커넥터(700)들은 반도체 칩(600)에 형성된 도전성 범프들을 포함할 수 있다.
제1 및 제2유전층 오프닝들(610R, 630R)에 제1 및 제2모니터링 패턴들(410, 430)이 각각 드러나고 있어, 패키지 기판(100S)에 반도체 칩(600)이 플립 칩 본딩된 이후에도, 제1 및 제2모니터링 패턴들(410, 430)을 모니터링할 수 있다.
도 10 및 도 11은 일 예에 의한 모니터링 패턴(400F)의 소실(loss) 현상을 보여주는 개략적인 평면도들이다.
도 10을 참조하면, 식각 과정 후에 잔류하는 회로 패턴(310, 330)의 식각된 형상(300F)은, 회로 패턴(310, 330)의 설계된 형상(300S)에 비해 일정 선폭(W1)의 2배만큼 작은 크기로 감소될 수 있다. 도 7을 참조하여 설명한 식각 과정들에서, 식각 환경이 변동되면서 식각율이 변화될 수 있다. 이러한 식각율의 변화에 의해서, 회로 패턴(310, 330)들의 식각된 형상(300F)은 설계에서 의도된 설계 형상(300S)과 차이가 나는 상대적으로 작은 크기를 가질 수 있다.
모니터링 패턴(410, 430)은 회로 패턴(310, 330)이 식각될 때 함께 식각되어 형성된다. 따라서, 회로 패턴(310, 330)의 식각된 형상(300F)에 식각에 의한 크기 감소가 발생된다면, 모니터링 패턴(410, 430)의 식각된 형상(400F)에도 실질적으로 동일한 크기의 식각에 의한 크기 감소가 수반된다. 모니터링 패턴(410, 430)의 식각된 형상(400F)에서 식각에 의한 크기 감소가 수반되면서, 식각에 의한 크기 감소 정도에 따라 서브 패턴들(451, 452, 453, 454, 455, 456) 중 일부 서브 패턴 또는 일부 서브 패턴들을 소실되어 잔류되지 못할 수 있다.
예컨대, 회로 패턴(310, 330)의 식각된 형상(300F)에 식각에 의한 크기 감소가 일정 선폭 W1의 2배만큼 수반된 경우를 고려할 수 있다. 이때, 모니터링 패턴의 제1서브 패턴(451)의 선폭 D1이 크기 감소 선폭 W1의 2배 보다 작다면, 제1서브 패턴(451)은 식각에 의해 소실되어 잔류되지 못한다. 모니터링 패턴의 제2서브 패턴(452)의 선폭 D2이 크기 감소 선폭 W1의 2배 보다 크다면, 제2서브 패턴(452)은 식각에 의해 그 크기가 감소되지만 일정 크기로 잔존한다. 제2서브 패턴(452)은 설계된 형상(452S) 보다 양측으로 크기 감소 선폭 W1만큼 감소된 크기의 식각된 형상(452F)으로 기판 바디(도 7의 100)에 잔존한다. 모니터링 패턴의 제3 내지 제6서브 패턴들(453, 454, 455, 456)은 제2서브 패턴(452) 보다 더 큰 선폭을 가지도록 설정되므로, 모니터링 패턴의 제3 내지 제6서브 패턴들(453, 454, 455, 456)은 크기 감소를 수반하지만 기판 바디(100) 상에 잔존한다.
모니터링 패턴의 제1서브 패턴(451)이 잔존하지 않고 소실된 것은, 회로 패턴(310, 330)의 식각된 형상(300F)의 식각율 증가 정도를 지시한다. 회로 패턴(310, 330)의 식각된 형상(300F)에 대한 식각율의 증가는, 회로 패턴(310, 330)들의 잔류율의 감소를 의미한다. 따라서, 모니터링 패턴의 제1서브 패턴(451)이 잔존하지 않고 소실된 것은, 회로 패턴(310, 330)의 식각된 형상(300F)의 잔류율이 설계된 잔류율 보다 소정 값만큼 감소된 정도를 지시하게 된다.
도 11을 참조하면, 다른 일 예에서 식각 과정 후에 형성된 회로 패턴(310, 330)의 식각된 형상(300F-1)은, 회로 패턴(310, 330)의 설계된 형상(300S-1)에 비해 일정 선폭(W2)의 2배 만큼 작은 크기로 감소될 수 있다. 회로 패턴(310, 330)의 식각된 형상(300F)에 식각에 의한 크기 감소가 일정 선폭(W2)의 2배로 발생된다면, 모니터링 패턴(410, 430)의 식각된 형상(400F-1)에도 실질적으로 동일한 크기의 식각에 의한 크기 감소가 수반된다. 모니터링 패턴(410, 430)의 식각된 형상(400F-1)에 일정 선폭(W2)의 2배만큼의 크기 감소가 수반된다.
이때, 모니터링 패턴의 제1서브 패턴(451)의 선폭 D1과, 제2서브 패턴(452)의 선폭 D2가 크기 감소 선폭 W2의 2배 보다 작다면, 제1 및 제2서브 패턴들(451, 452)은 식각에 의해 소실되어 잔류되지 못한다. 모니터링 패턴의 제3서브 패턴(453)의 선폭 D3이 크기 감소 선폭 W2의 2배 보다 크다면, 제3서브 패턴(453)은 식각에 의해 그 크기가 감소되지만 일정 크기로 잔존한다. 모니터링 패턴의 제4 내지 제6서브 패턴들(454, 455, 456)은 제3서브 패턴(453) 보다 더 큰 선폭을 가지도록 설계되므로, 모니터링 패턴의 제4 내지 제6서브 패턴들(454, 455, 456)은 크기 감소를 수반하지만 기판 바디(100) 상에 잔존한다.
모니터링 패턴의 제1 및 제2서브 패턴들(451, 452)이 잔존하지 않고 소실된 것은, 회로 패턴(310, 330)의 식각된 형상(300F-1)의 식각율 증가 정도 및 회로 패턴(310, 330)의 식각된 형상(300F-1)의 잔류율을 지시하게 된다.
이와 같이, 모니터링 패턴의 식각된 형상들(400F, 400F-1)이 회로 패턴(310, 330)의 식각된 형상들(300F, 300F-1)의 잔류율을 지시할 수 있으므로, 모니터링 패턴의 식각된 형상들(400F, 400F-1)을 관측함으로써 회로 패턴(310, 330)의 식각된 형상들(300F, 300F-1)의 잔류율을 모니터링하는 것이 가능하다.
도 12는 일 예에 의한 모니터링 패턴(410, 430)의 잔류 형상들을 보여주는 개략적인 평면도이다. 도 13는 일 예에 의한 모니터링 패턴(410, 430)의 잔류 형상들을 보여주는 개략적인 단면도이다.
도 12 및 도 13을 함께 참조하면, 제1모니터링 레지스트 패턴(514)은 도 3의 모니터링 패턴(400)의 레이아웃 형상을 따르는 형상을 가진다. 제1모니터링 레지스트 패턴(514)은 제1모니터링 레지스트 패턴의 제1그룹(group)의 제1 내지 제6서브 패턴들(514-1, 514-2, 514-3, 514-4, 514-5, 514-6)을 포함하는 패턴 그룹으로 형성된다. 제1모니터링 레지스트 패턴(514)을 식각 마스크로 사용하는 식각 과정으로 제1모니터링 패턴(410)이 형성된다. 식각 과정이 이상적으로 수행된다면, 제1모니터링 레지스트 패턴의 제1 내지 제6서브 패턴들(514-1, 514-2, 514-3, 514-4, 514-5, 514-6)의 패턴 형상을 따라, 제1모니터링 패턴(410)의 제1그룹의 제1 내지 제6서브 패턴들(411, 412, 413, 414, 415, 416)들이 형성될 것이다.
그렇지만, 식각 과정에서 식각율 변동, 예컨대 식각율 증가가 수반된다면, 이에 의해서 제1모니터링 패턴(410)의 제1 내지 제4서브 패턴들(411, 412, 413, 414)은 소실되고, 제5 및 제6서브 패턴들의 식각된 형상들(415F, 416F)만이 기판 바디(100)의 제1표면(111)에 잔존할 수 있다. 제1모니터링 패턴(410)의 제1그룹의 제1 내지 제6서브 패턴들(411, 412, 413, 414, 415, 416)은 1%씩의 식각율의 증가 정도를 지시하도록 설계된 상태일 수 있다. 따라서, 제1모니터링 패턴(410)의 제1그룹의 제1 내지 제6서브 패턴들(411, 412, 413, 414, 415, 416)은 제1회로 패턴(도 7의 310)의 제1잔류율의 1%씩의 감소되는 정도를 각각 지시할 수 있다. 이때, 제5 및 제6서브 패턴들의 식각된 형상들(415F, 416F)만이 기판 바디(100)의 제1표면(111)에 잔존하는 것이 관측된다면, 제1회로 패턴(도 7의 310)의 제1잔류율은 설계된 기준 제1잔류율 보다 4% 감소된 값을 가지는 것으로 판단할 수 있다.
제2모니터링 레지스트 패턴(534) 또한 도 3의 모니터링 패턴(400)의 레이아웃 형상을 따르는 형상을 가질 수 있다. 제2모니터링 레지스트 패턴(534)은 제2모니터링 레지스트 패턴의 제2그룹의 제1 내지 제6서브 패턴들(534-1, 534-2, 534-3, 534-4, 534-5, 534-6)을 포함하는 패턴 그룹으로 형성된다. 제2모니터링 레지스트 패턴(534)을 식각 마스크로 사용하는 식각 과정으로 제2모니터링 패턴(430)이 형성된다. 식각 과정이 이상적으로 수행된다면, 제2모니터링 레지스트 패턴의 제2그룹의 제1 내지 제6서브 패턴들(534-1, 534-2, 534-3, 534-4, 534-5, 534-6)의 패턴 형상을 따라, 제2모니터링 패턴(430)의 제2그룹의 제1 내지 제6서브 패턴들(431, 432, 433, 434, 435, 436)들이 형성될 것이다.
그렇지만, 식각 과정에서 식각율 변동, 예컨대 식각율 증가가 수반된다면, 이에 의해서 제2모니터링 패턴(430)의 제1서브 패턴(431)이 소실되고, 제2 내지 제6서브 패턴들의 식각된 형상들(432F, 433F, 434F, 435F, 436F)만이 기판 바디(100)의 제2표면(113)에 잔존할 수 있다. 제2 내지 제6서브 패턴들의 식각된 형상들(432F, 433F, 434F, 435F, 436F)만이 기판 바디(100)의 제2표면(113)에 잔존하는 것이 관측된다면, 제2회로 패턴(도 7의 330)의 제2잔류율은 설계된 기준 제1잔류율 보다 1% 감소된 값을 가지는 것으로 판단할 수 있다.
이와 같이, 제1모니터링 패턴(410)의 식각된 형상들(415F, 416F)과 제2모니터링 패턴(430)의 식각된 형상들 식각된 형상들(432F, 433F, 434F, 435F, 436F)을 각각 관측함으로써, 제1회로 패턴(330)의 실제 제1잔류율 및 제2회로 패턴(330)의 실제 제2잔류율을 모니터링할 수 있다. 제1회로 패턴(330)의 제1잔류율의 감소 정도 및 제2회로 패턴(330)의 제2잔류율의 감소 정도를 모니터링할 수 있다. 제1회로 패턴(330)의 제1잔류율 및 제2회로 패턴(330)의 제2잔류율의 차이 정도를 모니터링할 수 있다. 모니터링된 회로 패턴들(310, 330)의 잔류율들 및 차이 정도들로부터, 회로 패턴들(310, 330) 및 기판 바디(100) 구조가 워피지 현상을 회피하는 저항성을 가지는 지 여부를 확인할 수 있다.
도 4 내지 도 9는 텐팅(tenting) 공법을 적용한 본 출원의 일 예를 설명하고 있다. 본 출원의 다른 일 예에는 MSAP(Modified Semi-Additive Process) 공법이 적용될 수 있다.
도 14 내지 도 20은 일 예에 의한 반도체 패키지 제조 방법을 보여주는 개략적인 단면도들이다.
도 14를 참조하면, 제1표면(1111)에 제1시드층(1311) 및 제2표면(1113)에 제2시드층(1331)이 형성된 기판 바디(1100)를 도입한다. 기판 바디(1100)는 제1영역(1101)과 제2영역(1102)으로 구분될 수 있다.
도 15를 참조하면, 제1시드층(1311) 상에 제1레지스트층(1510L)을 형성한다. 제2시드층(1331) 상에 제2레지스트층(1530L)을 형성한다. 제1 및 제2레지스트층들(1510L, 1530L)은 드라이 필름 또는 포토 레지스트층을 포함할 수 있다.
도 16을 참조하면, 제1레지스트층(1510L)을 노광 및 현상하여 제1레지스트 패턴(1510)을 제1시드층(1311) 상에 형성한다. 제2레지스트층(1530L)을 노광 및 현상하여 제2레지스트 패턴(1530)을 제2시드층(1331) 상에 형성한다.
제1레지스트 패턴(1510)은 제1영역(1101)에 제1회로 오프닝(opening: 1511)을 제공하는 제1회로 레지스트 패턴(1512)들을 포함하도록 형성된다. 제1회로 레지스트 패턴(1512)들은 제1회로 오프닝(1511)들이 예컨대 제1회로 패턴(도 9의 310)들의 형상을 가지도록 형성된다. 제1레지스트 패턴(1510)은 제2영역(1102)에 제1모니터링 오프닝(1514)들을 제공하는 제1모니터링 레지스트 패턴(1515)을 포함하도록 형성된다. 제1모니터링 레지스트 패턴(1515)은 제1모니터링 오프닝(1514)들이 도 3의 모니터링 패턴(400)의 서브 패턴들(451, 452, 453, 454, 455, 456)의 형상을 가지도록 형성된다.
제2레지스트 패턴(1530)은 제1영역(1101)에 제2회로 오프닝(1531)을 제공하는 제2회로 레지스트 패턴(1532)들을 포함하도록 형성된다. 제2회로 레지스트 패턴(1532)들은 제2회로 오프닝(1531)들이 예컨대 제2회로 패턴(도 9의 330)들의 형상을 가지도록 패터닝된다. 제2레지스트 패턴(1530)은 제2영역(1102)에 제2모니터링 오프닝(1534)들을 제공하는 제2모니터링 레지스트 패턴(1535)을 포함하도록 형성된다. 제2모니터링 레지스트 패턴(1535)은 제2모니터링 오프닝(1534)들이 도 3의 모니터링 패턴(400)의 서브 패턴들(451, 452, 453, 454, 455, 456)의 형상을 가지도록 패터닝된다.
도 17을 참조하면, 제1레지스트 패턴(1510)을 도금 마스크로 이용하여 제1시드층(1311) 상에 제1회로 도금층 패턴(1315P) 및 제1모니터링 도금층 패턴(1315M)을 형성한다. 제2레지스트 패턴(1510)을 도금 마스크로 이용하여 제2시드층(1331) 상에 제2회로 도금층 패턴(1335P) 및 제2모니터링 도금층 패턴(1335M) 을 형성한다. 제1회로 오프닝들(1531)을 채우도록 제1회로 도금층 패턴(1315P)들이 도금 성장으로 형성되고, 제1모니터링 오프닝(1514)들을 채우는 제1모니터링 도금층 패턴(1315M)의 도금된 서브 패턴들이 도금 성장으로 형성된다. 제2회로 오프닝들(1534)을 채우도록 제2회로 도금층 패턴(1335P)들이 도금 성장으로 형성되고, 제2모니터링 오프닝(1534)들을 채우는 제2모니터링 도금층 패턴(1335M)의 도금된 서브 패턴들이 도금 성장으로 형성된다.
제1 및 제2레지스트 패턴들(1510, 1530)은 도 7에서와 달리 도금 마스크로 사용된다.
도 18을 참조하면, 제1 및 제2레지스트 패턴들(1510, 1530)을 선택적으로 제거한다. 제1회로 레지스트 패턴(1512)들 및 제2모니터링 레지스트 패턴(1515)을 제거한다. 제2회로 레지스트 패턴(1532)들 및 제2모니터링 레지스트 패턴(1535)을 제거한다. 제1레지스트 패턴(1510)이 제거되며 노출되는 제1시드층(1311) 부분을 식각 제거한다. 제2레지스트 패턴(1530)이 제거되며 노출되는 제2시드층(1331) 부분을 식각 제거한다. 제1회로 도금층 패턴(1315P)들 및 제1모니터링 도금층 패턴(1315M)의 도금된 서브 패턴들에 의해 드러난 제1시드층(1311) 부분을 제거하는 식각 과정이 수행된다. 제2회로 도금층 패턴(1335P)들 및 제2모니터링 도금층 패턴(1335M)의 도금된 서브 패턴들에 의해 드러난 제2시드층(1331) 부분을 제거하는 식각 과정이 수행된다.
도 19를 참조하면, 이러한 식각 과정에 의해서, 제1회로 도금층 패턴(1315P) 및 제1모니터링 도금층 패턴(1315M)에 각각 중첩된 제1회로 시드층 패턴(1311P) 및 제1모니터링 시드층 패턴(1311M)이 패터닝된다. 제1회로 시드층 패턴(1311P) 및 제1회로 도금층 패턴(1315P)이 중첩된 제1회로 패턴(1310)이 형성된다. 제1모니터링 시드층 패턴(1311M) 및 제1모니터링 도금층 패턴(1315M)이 중첩된 제1모니터링 패턴(1410)이 형성된다.
제1회로 시드층 패턴(1311P) 및 제1모니터링 시드층 패턴(1311M)이 패터닝되는 식각 과정에서, 제1회로 도금층 패턴(1315P) 및 제1모니터링 도금층 패턴(1315M) 또한 일부 부분 식각되어 그 선폭이 감소될 수 있다.
식각 과정에 의해서, 제2회로 도금층 패턴(1335P) 및 제2모니터링 도금층 패턴(1335M)에 각각 중첩된 제2회로 시드층 패턴(1331P) 및 제2모니터링 시드층 패턴(1331M)이 패터닝된다. 제2회로 시드층 패턴(1331P) 및 제2회로 도금층 패턴(1335P)이 중첩된 제2회로 패턴(1330)이 형성된다. 제2모니터링 시드층 패턴(1331M) 및 제2모니터링 도금층 패턴(1335M)이 중첩된 제2모니터링 패턴(1430)이 형성된다.
제2회로 시드층 패턴(1331P) 및 제2모니터링 시드층 패턴(1331M)이 패터닝되는 식각 과정에서, 제2회로 도금층 패턴(1335P) 및 제2모니터링 도금층 패턴(1335M) 또한 일부 부분 식각되어 그 선폭이 감소될 수 있다.
제1모니터링 패턴(1410)은 제1회로 패턴(1310)들이 식각되는 과정에 함께 식각되고, 제2모니터링 패턴(1430)은 제2회로 패턴(1330)들이 식각되는 과정에 함께 식각될 수 있다. 이에 따라, 제1모니터링 패턴(1410)은 제1회로 패턴(1310)들이 식각된 식각율 변동 정도를 반영하여 지시하고, 제2모니터링 패턴(1430)은 제2회로 패턴(1330)들이 식각된 식각율 변동 정도를 반영하여 지시할 수 있다.
도 20은 도 19의 기판 바디(1100)의 제2영역(1102)에 실제 형성된 제1모니터링 패턴(1410)의 제1모니터링 도금층 패턴(1315M) 및 제2모니터링 패턴(1430)의 제2모니터링 도금층 패턴(1335M)을 보여준다. 제1시드층(도 18의 1311)을 식각하기 이전인 도금된 직후의 제1모니터링 패턴(1410)의 제1모니터링 도금층 패턴(1315M)은, 도 3의 모니터링 패턴(400)의 서브 패턴들(451, 452, 453, 454, 455, 456)의 형상을 따르는 제1그룹의 제1 내지 제6서브 패턴들(1315-1, 1315-2, 1315-3, 1315-4, 1315-5, 1315-6)을 포함하는 형상으로 형성될 수 있다.
도 18 및 도 19에 예시된 것과 같이, 제1시드층(1311) 부분이 제거되는 식각 과정에서 제1모니터링 도금층 패턴(1315M) 또한 일부 부분 식각 제거될 수 있다. 식각되는 정도, 즉, 식각율에 따라 제1모니터링 도금층 패턴(1315M)의 도금된 제1그룹의 서브 패턴들(1315-1, 1315-2, 1315-3, 1315-4, 1315-5, 1315-6) 중 일부 서브 패턴, 예컨대, 제1 내지 제4서브 패턴들(1315-1, 1315-2, 1315-3, 1315-4)이 소실되고, 일부 부분이 식각된 제5 및 제6서브 패턴들(1315-5F, 1315-6F)이 잔류할 수 있다. 제5 및 제6서브 패턴들(1315-5F, 1315-6F)을 포함한 잔류한 서브 패턴들의 개수는 제1회로 도금층 패턴(도 19의 1315P)들의 제1잔류율을 지시하게 된다.
제2시드층(도 18의 1331)을 식각하기 이전인 도금된 직후의 제2모니터링 패턴(1430)의 제2모니터링 도금층 패턴(1335M)은, 도 3의 모니터링 패턴(400)의 서브 패턴들(451, 452, 453, 454, 455, 456)의 형상을 따르는 제2그룹의 제1 내지 제6서브 패턴들(1335-1, 1335-2, 1335-3, 1335-4, 1335-5, 1335-6)을 포함하는 형상으로 형성될 수 있다.
제2시드층(1331) 부분이 제거되는 식각 과정에서 제2모니터링 도금층 패턴(1335M) 또한 일부 부분 식각 제거될 수 있다. 식각되는 정도, 즉, 식각율에 따라 제2모니터링 도금층 패턴(1335M)의 도금된 제2그룹의 서브 패턴들(1335-1, 1335-2, 1335-3, 1335-4, 1335-5, 1335-6) 중 일부 서브 패턴, 예컨대, 제1서브 패턴(1335-1)이 소실되고, 일부 부분이 식각된 제2 내지 제6서브 패턴들(1335-1F, 1335-2F 1335-3F, 1335-4F, 1335-5F, 1335-6F)이 잔류할 수 있다. 제2 내지 제6서브 패턴들(1335-1F, 1335-2F 1335-3F, 1335-4F, 1335-5F, 1335-6F)을 포함한 잔류한 서브 패턴들의 개수는 제2회로 도금층 패턴(도 19의 1335P)들의 제2잔류율을 지시하게 된다.
모니터링된 제1 및 제2회로 도금층 패턴들(1315P, 1335P)의 제1 및 제2잔류율들을 비교하여, 기판 바디(1100)에 형성된 제1 및 제2회로 패턴들(1310, 1330)의 상태를 검증한다. 검증에 의해 양호하다고 검증된 기판 바디(1100)에 형성된 제1 및 제2회로 도금층 패턴들(1315P, 1335P)을 포함하는 기판 구조를 양호한 제품으로 선별한다.
도 21을 참조하면, 기판 바디(1100)에 형성된 제1 및 제2회로 도금층 패턴들(1315P, 1335P)을 포함하는 구조를 검증한 후, 검증된 구조의 기판 바디(1100)의 제1표면(1111) 상에 제1회로 도금층 패턴(1315P)들을 노출하는 제1유전층(1610)을 형성한다. 기판 바디(1100)의 제2표면(1113) 상에 제2회로 도금층 패턴(1335P)들을 노출하는 제2유전층(1630)을 형성한다. 제1유전층(1610)은 제1모니터링 패턴(1410)이 노출되도록 열어주는 제1유전층 오프닝(1610R)을 홀 형태로 구비할 수 있다. 제2유전층(1630)은 제2모니터링 패턴(1430)이 노출되도록 열어주는 제2유전층 오프닝(1630R)을 홀 형태로 구비할 수 있다. 기판 바디(1100)에 형성된 제1 및 제2회로 패턴들(1310, 1330), 및 제1 및 제2유전층들(1610, 1630)을 포함하는 패키지 기판(1100S)을 형성한다.
패키지 기판(1100S)에 반도체 칩(1600)을 플립 칩 본딩한다. 반도체 칩(1600)의 내측 커넥터(1700)들을 패키지 기판(1100S)의 제2회로 도금층 패턴(1335P)들에 본딩시킨다. 패키지 기판(1100S)은 제1회로 도금층 패턴(1315P)의 제1잔류율과 제2회로 도금층 패턴(1335P)의 제2잔류율이 허용 범위 이내의 잔류율 차이를 가질 수 있다. 이에 따라, 패키지 기판(1100S)에 반도체 칩(1600)이 플립 칩 본딩될 때, 패키지 기판(1100S)이 휘는 워피지 현상이 억제될 수 있다. 패키지 기판(1100S)의 제2회로 도금층 패턴(1335P)들에 반도체 칩(1600)의 내측 커네터(1700)들이 불량없이 본딩될 수 있다. 내측 커넥터(1700)들은 반도체 칩(1600)에 형성된 도전성 범프들을 포함할 수 있다.
제1 및 제2유전층 오프닝들(1610R, 1630R)에 제1 및 제2모니터링 패턴들(1410, 1430)이 각각 드러나고 있어, 패키지 기판(1100S)에 반도체 칩(1600)이 플립 칩 본딩된 이후에도, 제1 및 제2모니터링 패턴들(1410, 1430)을 모니터링할 수 있다.
도 22는 일 예에 의한 모니터링 패턴(2400)의 레이아웃을 보여주는 평면도이다.
도 22를 참조하면, 일 예에 의한 모니터링 패턴(2400)은 서로 다른 선폭들(D11, D12, D13, D14)을 가지는 라인 형상의 서브 패턴들(2151, 2452, 2453, 2454)을 포함한다. 서브 패턴들(2151, 2452, 2453, 2454)은 일 단부들이 한 점에서 서로 연결된 형태, 예컨대 십자 형태 또는 스타(star) 형상을 이루도록 배치될 수 있다.
도 23은 일 예에 의한 모니터링 패턴(3400)의 레이아웃을 보여주는 평면도이다.
도 23을 참조하면, 일 예에 의한 모니터링 패턴(3400)은 서로 다른 선폭들(D21, D22, D23, D24)을 가지는 서브 패턴들(3151, 3452, 3453, 3454)들이 폐곡선(close loop)를 이루도록 서로 잇대어진 형태, 사각 폐곡선을 이룬 배치된 형상을 가지도록 변형될 수 있다.
도 21을 다시 참조하면, 반도체 패키지는 패키지 기판(1100S)에 플립 칩 본딩된 반도체 칩(1600)을 포함할 수 있다. 반도체 패키지는 기판 바디(1100)의 제1표면(1111) 상에 형성된 제1회로 패턴(1310)들을 포함한다. 기판 바디(1100)의 제1표면(1111)에 반대되는 제2표면(1113) 상에 제2회로 패턴(1330)들이 형성된다. 기판 바디(1100)의 제1표면(1111) 상에 제1모니터링 패턴(1410)이 형성된다.
제1모니터링 패턴(1410)은, 도 20에 제시된 것과 같이, 서로 다른 선폭들로 형성된 제1그룹의 서브 패턴들(1315-1, 1315-2, 1315-3, 1315-4, 1315-5, 1315-6)을 포함할 수 있다. 제1모니터링 패턴(1410)은 제1그룹의 서브 패턴들(1315-1, 1315-2, 1315-3, 1315-4, 1315-5, 1315-6)의 잔류 개수로 제1회로 패턴(1310)들의 제1잔류율을 지시할 수 있다.
기판 바디(1100)의 제2표면(1113) 상에 제2모니터링 패턴(1430)이 형성된다. 제2모니터링 패턴(1430), 도 20에 제시된 것과 같이, 서로 다른 선폭들로 형성된 제2그룹의 서브 패턴들(1335-1, 1335-2, 1335-3, 1335-4, 1335-5, 1335-6)을 포함할 수 있다. 제2모니터링 패턴(1430)은 제2그룹의 서브 패턴들(1335-1, 1335-2, 1335-3, 1335-4, 1335-5, 1335-6)의 개수로 제2회로 패턴(1330)들의 제2잔류율을 지시할 수 있다.
제2회로 패턴(1330)들에 반도체 칩(1600)의 내측 커넥터(1700)들이 본딩될 수 있다. 도시되지는 않았지만, 플립 칩 본딩된 반도체 칩(1700)을 덮어 밀봉(encapsulation)하는 몰딩층(molding layer)이 패키지 기판(1100S) 상에 더 형성될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 기판 바디,
310, 330: 회로 패턴,
400, 410, 430: 모니터링 패턴,
600: 반도체 칩,
700: 내측 커넥터.

Claims (27)

  1. 서로 다른 선폭의 서브 패턴들(sub patterns)을 포함하는 모니터링 패턴(monitoring pattern)의 레이아웃(layout)을 준비하는 단계;
    기판 바디(body)의 제2표면 상에 제2도금층을 형성하는 단계;
    상기 제2도금층 상에 제2회로 레지스트 패턴들 및 상기 모니터링 패턴의 레이아웃이 패턴 전사된 제2모니터링 레지스트 패턴을 형성하는 단계;
    상기 제2도금층의 상기 제2회로 레지스트 패턴들 및 상기 제2모니터링 레지스트 패턴에 의해 노출된 부분을 식각하여, 상기 제2도금층을 제2회로 패턴들 및 식각된 서브 패턴들을 포함하는 제2모니터링 패턴으로 패터닝하는 단계;
    상기 제2모니터링 패턴의 상기 식각된 서브 패턴들이 잔류하는 개수가 지시하는 상기 제2회로 패턴들의 제2잔류율을 모니터링하는 단계; 및
    상기 제2회로 패턴들에 반도체 칩의 내측 커넥터(inner connector)들을 본딩시키는 단계;를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 기판 바디의 상기 제2표면에 반대되는 제1표면 상에 제1도금층을 형성하는 단계;
    상기 제1도금층 상에 제1회로 레지스트 패턴들 및 상기 모니터링 패턴의 레이아웃이 패턴 전사된 제1모니터링 레지스트 패턴을 형성하는 단계;
    상기 제1도금층의 상기 제1회로 레지스트 패턴들 및 상기 제1모니터링 레지스트 패턴에 의해 노출된 부분을 식각하여, 상기 제1도금층을 제1회로 패턴들 및 식각된 서브 패턴들을 포함하는 제1모니터링 패턴으로 패터닝하는 단계; 및
    상기 제1모니터링 패턴의 상기 식각된 서브 패턴들이 잔류하는 개수가 지시하는 상기 제1회로 패턴들의 제1잔류율을 모니터링하는 단계;를 더 포함하는 반도체 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 제1모니터링 패턴은
    상기 제2모니터링 패턴에 중첩되는 위치에 배치되도록 패터닝되는 반도체 패키지 제조 방법.
  4. 제2항에 있어서,
    상기 제2회로 패턴들에 상기 반도체 칩의 상기 내측 커넥터들을 본딩시키는 단계는
    상기 제2회로 패턴들의 제2잔류율과 상기 제1회로 패턴들의 제1잔류율의 차이가 허용 범위 이내로 모니터링 될 때 수행되는 반도체 패키지 제조 방법.
  5. 제4항에 있어서,
    상기 허용 범위는
    상기 제2회로 패턴들의 제2잔류율과 상기 제1회로 패턴들의 제1잔류율의 차이가 6% 이내일 때로 설정된 반도체 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    가장 작은 선폭에 대해 소정 값의 배수로 증가된 선폭들을 각각 가지는 반도체 패키지 제조 방법.
  7. 제1항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    상기 제1회로 패턴들의 제1잔류율이 감소된 정도에 따라 하나씩 순차적으로 소실되도록 서로 다른 선폭들을 가지는 반도체 패키지 제조 방법.
  8. 제1항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    서로 나란히 이격되어 배치된 라인 형상을 가지는 패턴들을 포함하는 반도체 패키지 제조 방법.
  9. 제1항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    일 단부들이 한 점에서 서로 연결된 라인 형상들을 가지는 패턴들을 포함하는 반도체 패키지 제조 방법.
  10. 제1항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    폐곡선을 이루도록 서로 잇대어진 형태로 배치된 반도체 패키지 제조 방법.
  11. 제1항에 있어서,
    상기 기판 바디는 상기 제2표면에
    상기 제2도금층의 도금 성장을 위한 제2시드층을 더 포함하는 반도체 패키지 제조 방법.
  12. 서로 다른 선폭의 서브 패턴들을 포함하는 모니터링 패턴의 레이아웃을 준비하는 단계;
    제2표면에 제2시드층이 형성된 기판 바디를 도입하는 단계;
    상기 제2시드층 상에 제2회로 오프닝(opening)들을 제공하는 제2회로 레지스트 패턴들, 및
    상기 모니터링 패턴의 서브 패턴들의 레이아웃이 전사된 제2모니터링 오프닝들을 제공하는 제2모니터링 레지스트 패턴을 형성하는 단계;
    상기 제2회로 오프닝들을 채우는 제2회로 도금층 패턴들 및 상기 제2모니터링 오프닝들을 채우는 제2모니터링 도금층 패턴의 도금된 서브 패턴들을 형성하는 단계;
    상기 제2회로 레지스트 패턴들 및 제2모니터링 레지스트 패턴을 제거하는 단계;
    상기 제2회로 도금층 패턴들 및 제2모니터링 도금층 패턴의 도금된 서브 패턴들에 의해 드러난 상기 제2시드층 부분을 제거하는 식각 단계;
    상기 제2모니터링 도금층 패턴의 상기 도금된 서브 패턴들이 상기 식각 후 잔류하는 개수가 지시하는 상기 제2회로 도금층 패턴들의 제2잔류율을 모니터링하는 단계; 및
    상기 제2회로 도금층 패턴들에 반도체 칩의 내측 커넥터(inner connector)들을 본딩시키는 단계;를 포함하는 반도체 패키지 제조 방법.
  13. 제12항에 있어서,
    상기 기판 바디는 상기 제2표면에 반대되는 제1표면에 제1시드층을 더 포함하고,
    상기 제1시드층 상에 제1회로 오프닝들을 제공하는 제1회로 레지스트 패턴들, 및
    상기 모니터링 패턴의 서브 패턴들의 레이아웃이 전사된 제1모니터링 오프닝들을 제공하는 제1모니터링 레지스트 패턴을 형성하는 단계;
    상기 제1회로 오프닝들을 채우는 제1회로 도금층 패턴들 및 상기 제1모니터링 오프닝들을 채우는 제1모니터링 도금층 패턴의 도금된 서브 패턴들을 형성하는 단계;
    상기 제1회로 레지스트 패턴들 및 제1모니터링 레지스트 패턴을 제거하는 단계;
    상기 제1회로 도금층 패턴들 및 제1모니터링 도금층 패턴의 도금된 서브 패턴들에 의해 드러난 상기 제1시드층 부분을 제거하는 식각 단계; 및
    상기 제1모니터링 도금층 패턴의 상기 도금된 서브 패턴들이 상기 식각 후 잔류하는 개수가 지시하는 상기 제1회로 도금층 패턴들의 제1잔류율을 모니터링하는 단계; 를 더 포함하는 반도체 패키지 제조 방법.
  14. 제13항에 있어서,
    상기 제1모니터링 패턴은
    상기 제2모니터링 패턴에 중첩되는 위치에 배치되도록 패터닝되는 반도체 패키지 제조 방법.
  15. 제13항에 있어서,
    상기 제2회로 도금층 패턴들에 상기 반도체 칩의 상기 내측 커넥터들을 본딩시키는 단계는
    상기 제2회로 도금층 패턴들의 제2잔류율과 상기 제1회로 도금층 패턴들의 제1잔류율의 차이가 허용 범위 이내로 모니터링 될 때 수행되는 반도체 패키지 제조 방법.
  16. 제15항에 있어서,
    상기 허용 범위는
    상기 제2회로 도금층 패턴들의 제2잔류율과 상기 제1회로 패턴들의 제1잔류율의 차이가 6% 이내일 때로 설정된 반도체 패키지 제조 방법.
  17. 제12항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    가장 작은 선폭에 대해 소정 값의 배수로 증가된 선폭들을 각각 가지는 반도체 패키지 제조 방법.
  18. 제12항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    상기 제1회로 도금층 패턴들의 제1잔류율이 감소된 정도에 따라 하나씩 순차적으로 소실되도록 서로 다른 선폭들을 가지는 반도체 패키지 제조 방법.
  19. 제12항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    서로 나란히 이격되어 배치된 라인 형상을 가지는 패턴들을 포함하는 반도체 패키지 제조 방법.
  20. 제12항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    일 단부들이 한 점에서 서로 연결된 라인 형상들을 가지는 패턴들을 포함하는 반도체 패키지 제조 방법.
  21. 제12항에 있어서,
    상기 모니터링 패턴의 상기 서브 패턴들은
    폐곡선을 이루도록 서로 잇대어진 형태로 배치된 반도체 패키지 제조 방법.
  22. 기판 바디의 제1표면 상에 형성된 제1회로 패턴들;
    상기 기판 바디의 상기 제1표면에 반대되는 제2표면 상에 형성된 제2회로 패턴들;
    상기 기판 바디의 상기 제1표면 상에 서로 다른 선폭들로 형성된 제1그룹(group)의 서브 패턴들을 포함하고, 상기 제1그룹의 서브 패턴들의 개수로 상기 제1회로 패턴들의 제1잔류율을 지시하는 제1모니터링 패턴;
    상기 기판 바디의 상기 제2표면 상에 서로 다른 선폭들로 형성된 제2그룹의 서브 패턴들을 포함하고, 상기 제2그룹의 서브 패턴들의 개수로 상기 제2회로 패턴들의 제2잔류율을 지시하는 제2모니터링 패턴; 및
    상기 제2회로 패턴들에 내측 커넥터들이 본딩된 반도체 칩을 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 제1모니터링 패턴은
    상기 제1회로 패턴들과 이격된 위치에 위치하는 반도체 패키지.
  24. 제22항에 있어서,
    상기 제1모니터링 패턴은
    상기 제2모니터링 패턴에 중첩되는 위치에 위치하는 반도체 패키지.
  25. 제22항에 있어서,
    상기 제1그룹의 서브 패턴들은
    서로 나란히 이격되어 배치된 라인 형상들로 형성된 반도체 패키지.
  26. 제22항에 있어서,
    상기 제1그룹의 서브 패턴들은
    일 단부들이 한 점에서 서로 연결된 라인 형상들로 형성된 반도체 패키지.
  27. 제22항에 있어서,
    상기 제1그룹의 서브 패턴들은
    폐곡선을 이루도록 서로 잇대어진 형태로 형성된 반도체 패키지.
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