CN111223785A - 半导体封装件及其制造方法 - Google Patents

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Abstract

半导体封装件及其制造方法。一种制造半导体封装件的方法可以包括在基板主体的表面上形成镀覆层。可以在镀覆层上形成电路抗蚀剂图案和监测抗蚀剂图案，并且可以使用电路抗蚀剂图案和监测抗蚀剂图案作为蚀刻掩模来蚀刻镀覆层，从而形成电路图案和监测图案的子图案。在用于形成电路图案和监测图案的子图案之后通过检查剩余在基板主体上的监测图案的子图案的数量，可以监测电路图案的残留率。半导体芯片可以使用内部连接器接合到电路图案。

Description

半导体封装件及其制造方法
技术领域
本公开涉及半导体封装件及其制造方法。
背景技术
在半导体封装件的制造中，已经广泛地使用凸块来将封装基板连接到半导体芯片。凸块接合到封装基板以将封装基板电连接到半导体芯片。可能需要加热工艺来将凸块接合到封装基板。然而，加热工艺可能导致封装基板翘曲。如果封装基板翘曲，则一些凸块会从封装基板上脱离，从而导致封装基板和半导体芯片之间的电断开。
发明内容
根据实施方式，提供了一种制造半导体封装件的方法。该方法包括在基板主体的第一表面上形成第一镀覆层，并且在第一镀覆层上形成第一电路抗蚀剂图案和第一监测抗蚀剂图案，第一监测抗蚀剂图案中的每一个具有不同的宽度。使用第一电路抗蚀剂图案和第一监测抗蚀剂图案作为蚀刻掩模来蚀刻第一镀覆层，从而形成第一电路图案和第一监测图案。第一监测图案形成为包括经蚀刻的子图案。通过检查第一监测图案中剩余在基板主体的第一表面上的经蚀刻的子图案的数量，来监测第一电路图案的第一残留率。
根据另一实施方式，提供了一种制造半导体封装件的方法。该方法包括提供上面形成有第一种子层的基板主体。第一种子层形成在基板主体的第一表面上。在第一种子层上形成第一电路抗蚀剂图案和第一监测抗蚀剂图案，第一监测抗蚀剂图案包括具有不同宽度的第一监测开口。第一电路抗蚀剂图案形成为提供第一电路开口。在第一电路开口中形成第一电路镀覆层图案并且在第一监测开口中形成第一监测镀覆层图案。第一监测镀覆层图案对应于经镀覆的子图案。去除第一电路抗蚀剂图案和第一监测抗蚀剂图案以露出第一种子层的部分。选择性地去除第一种子层的露出的部分。通过检查在基板主体的第一表面上剩余的经镀覆的子图案的数量来监测第一电路镀覆层图案的第一残留率。通过使用内部连接器将半导体芯片接合到第一电路镀覆层图案。
根据又一实施方式，半导体封装件包括：形成在基板主体的第一表面上的第一电路图案；形成在基板主体的第二表面上的第二电路图案，该第二表面位于基板主体的第一表面的相对侧；以及形成在基板主体的第一表面上包括具有不同宽度的第一组子图案的第一监测图案。第一组子图案的数量指示第一电路图案的第一残留率。第二监测图案包括形成在基板主体的第二表面上的具有不同宽度的第二组子图案。第二组子图案的数量指示第二电路图案的第二残留率。第二组子图案构成第二监测图案。半导体芯片通过内部连接器接合到第二电路图案。
附图说明
图1是例示普通半导体封装件的连接故障的示意图。
图2是例示根据实施方式的半导体封装件的截面图。
图3是例示根据实施方式的半导体封装件中采用的监测图案的布局的平面图。
图4至图9是例示根据实施方式的制造半导体封装件的方法的截面图。
图10至图12是例示根据实施方式的半导体封装件中采用的监测图案的剩余图案的形状的平面图。
图13是例示根据实施方式的半导体封装件中采用的监测图案的剩余图案的形状的截面图。
图14至图21是例示根据另一实施方式的制造半导体封装件的方法的截面图。
图22和图23是例示根据实施方式的半导体封装件中采用的监测图案的布局的平面图。
图24是例示采用包括根据实施方式的半导体封装件的存储卡的电子系统的框图。
图25是例示包括根据实施方式的半导体封装件的另一电子系统的框图。
具体实施方式
本文使用的术语可以对应于考虑到它们在实施方式中的功能而选择的词，并且术语的含义可以被解释为根据实施方式所属领域的普通技术人员而不同。如果进行了详细定义，则可以根据定义解释术语。除非另外定义，否则本文使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。
应当理解，尽管本文可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开，但不用于仅定义元件本身或表示特定顺序。
还应理解，当元件或层称为在另一元件或层“上”、“上方”、“下”、“下方”或“外部”时，该元件或层可以与另一元件或层直接接触，或者可以存在中间元件或层。用于描述元件或层之间的关系的其他词语应以类似的方式解释(例如，“在……之间”与“直接在……之间”或者“相邻”与“直接相邻”之间)。
诸如“之下”、“下方”、“下部”、“上方”、“上部”、“顶部”、“底部”等空间相对术语可用于描述元件和/或特征与另一个元件和/或特征的关系，例如，如图中所示。应当理解，空间相对术语旨在包括除了图中所示的方向之外的装置在使用和/或操作中的不同方向。例如，当图中的装置翻转时，被描述为在其他元件或特征以下和/或之下的元件将被定向在另一元件或特征上方。装置可以以其他方式定向(旋转90度或在其他方向)，并且相应地解释本文使用的空间相对描述符。
在以下实施方式中，半导体封装件可以包括诸如半导体芯片或半导体管芯之类的电子装置。半导体芯片或半导体管芯可以通过使用切片工艺将诸如晶圆之类的半导体基板分离成多个片来获得。半导体芯片可以对应于存储器芯片、逻辑芯片(包括专用集成电路(ASIC)芯片)或片上系统(SoC)。存储器芯片可以包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可以包括集成在半导体基板上的逻辑电路。可以在诸如移动电话之类的通信系统、与生物技术或医疗保健相关联的电子系统、或可穿戴电子系统中采用半导体封装件。
在整个说明书中，相同的附图标记指代相同的元件。即使没有参照一附图提及或描述一附图标记，也可以参照另一附图来提及或描述该附图标记。另外，即使附图中未示出一附图标记，也可以参照另一附图来提及或描述该附图标记。
图1是例示普通半导体封装件40的连接故障的示意图。
参照图1，可以通过将半导体芯片20安装在封装基板10上来制造普通半导体封装件40。封装基板10可以是印刷电路板(PCB)。封装基板10可以被配置为包括基板主体10B、第一电路图案11、第二电路图案13、第一介电层14和第二介电层16。
第一电路图案11和第二电路图案13可以构成将半导体芯片20电连接到外部装置或外部系统的基板电路。第一电路图案11和第二电路图案13可以是包括铜材料的导电图案。第一电路图案11可以形成在基板主体10B的第一表面17(对应于底表面)上。第二电路图案13可以形成在基板主体10B的第二表面18(对应于顶表面)上。
与第二电路图案13相比，第一电路图案11可以设置在基板主体10B的相对表面上。半导体芯片20可以安装在基板主体10B的第二表面18上。内部连接器30可以设置在半导体芯片20的表面上，并且内部连接器30可以接合到第二电路图案13。内部连接器30可以是凸块。外部连接器(未示出)可以设置在基板主体10B的第一表面17上。外部连接器可以是附接到第一电路图案11的焊球。
第一介电层14可以设置在基板主体10B的第一表面17上，以填充第一电路图案11之间的空间。第一电路图案11可以通过第一介电层14彼此电绝缘。第二介电层16可以设置在基板主体10B的第二表面18上，以填充第二电路图案13之间的空间。第二电路图案13可以通过第二介电层16彼此电绝缘。第一介电层14和第二介电层16可以形成为包括阻焊剂层。
半导体芯片20可以对应于安装在基板主体10B的第二表面18上的倒装芯片。形成在半导体芯片20的表面上的内部连接器30可以与第二电路图案13接触，并且可以将压力和热量施加到内部连接器30以将内部连接器30接合到第二电路图案13。该倒装芯片接合工艺可用于将半导体芯片20安装在封装基板10上。
在上述倒装芯片接合工艺中，施加到内部连接器30的热量可以传导到封装基板10，以引起封装基板10的翘曲现象。如果封装基板10翘曲，则封装基板10和半导体芯片20之间的距离会局部改变。在这种情况下，尽管与一些内部连接器30对应的第一内部连接器31与第二电路图案13的一些电路图案13A接触，但是与其他内部连接器30对应的第二内部连接器33可以与第二电路图案13的其他电路图案13B间隔开。因此，虽然第一内部连接器31仍然电连接到第二电路图案13A，但第二内部连接器33可能与第二电路图案13B电断开。因此，可能会发生第二内部连接器33和第二电路图案13B之间的电连接故障。
图2是例示根据实施方式的半导体封装件80的截面图。
参照图2，半导体封装件80可以被配置为包括封装基板50和安装在封装基板50上的半导体芯片60。封装基板50可以被配置为包括基板主体50B、第一电路图案51、第二电路图案53、第一介电层54和第二介电层56。半导体芯片60可以按照倒装芯片的形式安装在基板主体50B的第二表面58上。内部连接器70可以接合到第二电路图案53，以将封装基板50电连接到半导体芯片60。
在用于将内部连接器70电连接到第二电路图案53的倒装芯片接合工艺期间，可能需要抑制封装基板50和半导体芯片60之间的距离的局部变化。为了抑制封装基板50和半导体芯片60之间的距离的局部变化，可能需要首先增强封装基板50的抗翘曲性。
如果在基板主体50B的与半导体芯片60相对的第一表面57上形成的第一电路图案51的残留率(即，第一残留率)基本上等于在基板主体50B的第二表面58上形成的第二电路图案53的残留率(即，第二残留率)，则可以增强封装基板50的抗翘曲性。如果第一电路图案51的第一残留率与第二电路图案53的第二残留率之间的差在允许范围内，则即使执行倒装芯片接合工艺，也可以有效地抑制封装基板50的翘曲。相反，如果第一电路图案51的第一残留率与第二电路图案53的第二残留率之间的差在允许范围之外，则封装基板50可能由于施加到封装基板50的热量而翘曲，导致在如参照图1所述的倒装芯片结合工艺期间或之后封装基板50和半导体芯片60之间的电连接故障。
第一电路图案51的第一残留率是指第一电路图案51的总表面积与基板主体50B的第一表面57的表面积的比率。在这种情况下，第一电路图案51的总表面积可以对应于第一电路图案51的顶表面51S的总表面积。第二电路图案53的第二残留率是指第二电路图案53的总表面与基板主体50B的第二表面58的表面积的比率。在这种情况下，第二电路图案53的总表面积可以对应于第二电路图案53的顶表面53S的总表面积。
第一电路图案51和第二电路图案53可以被设计为使得第一电路图案51的第一残留率基本上等于第二电路图案53的第二残留率。然而，在第一电路图案51和第二电路图案53形成在基板主体50B上之后，第一电路图案51的第一残留率可以与第二电路图案53的第二残留率不同。这可能是由于用于形成第一电路图案51的第一蚀刻剂的蚀刻率与用于形成第二电路图案53的第二蚀刻剂的蚀刻率之间的差异引起的，即使第一蚀刻剂和第二蚀刻剂是相同的蚀刻剂。蚀刻剂的蚀刻率可以根据使用蚀刻剂的次数和使用蚀刻剂的总时间而变化。
如果第一电路图案51的第一残留率与第二电路图案53的第二残留率之间的差值在约6％的范围内，则可以有效地防止封装基板50在倒装芯片接合工艺期间翘曲。例如，即使第一电路图案51的第一残留率约为60％并且第二电路图案53的第二残留率约为66％，封装基板50的翘曲也可以在倒装芯片接合工艺期间被有效地抑制。
在实施方式中，可以监测每个封装基板的第一残留率和第二残留率，以获得每个封装基板的第一残留率和第二残留率之间的允许残留率差值，并且可以选择性地使用具有6％或更小的允许残留率差值的封装基板作为封装基板50。由于所选封装基板具有6％或更小的允许残留率差值，所以如果所选封装基板用作封装基板50，则在倒装芯片接合工艺期间或之后可以充分地减小参照图1所描述的在第二内部连接器33和第二电路图案13B之间发生的电连接故障。
为了选择具有允许残留率差值的封装基板，可能需要初始地监测第一电路图案51的第一残留率和第二电路图案53的第二残留率。为了监测第一残留率和第二残留率中，可以在封装基板50上形成指示第一电路图案51的第一残留率和第二电路图案53的第二残留率的监测图案。每个监测图案可以被设计为构成图案组，该图案组包括子图案，每当第一电路图案51和第二电路图案53的第一残留率和第二残留率中的一个减小预定单位值时，子图案被逐一地蚀刻和去除。监测图案可以被设计为使得保留在封装基板50上的子图案的数量指示第一电路图案51和第二电路图案53的残留率。
本文针对参数使用的词语“预定”(诸如预定值)意味着参数的值在该参数被用于处理或算法之前被确定。对于一些实施方式，在处理或算法开始之前确定参数的值。在其他实施方式中，参数的值在处理或算法期间但在该参数被用于处理或算法之前被确定。
图3是例示根据实施方式的半导体封装件中采用的监测图案400的布局的平面图。
如图3所示，监测图案400可以包括具有彼此不同宽度的子图案451、452、453、454、455和456。子图案451、452、453、454、455和456可以被设计为指示电路图案(图2的第一电路图案51或第二电路图案53)的残留率。每当第一电路图案51或第二电路图案53的残留率减小预定单位值时，可以逐一顺序去除子图案451、452、453、454、455和456。
子图案451、452、453、454、455和456可以被设计为具有彼此不同的宽度。子图案451、452、453、454、455和456可以被设计为并排设置并且彼此间隔开的线形图案。图案451、452、453、454、455和456可以被设计为具有彼此不同的宽度，以便根据第一电路图案51或第二电路图案53的残留率的减少量而逐一顺序地消失。如果子图案451、452、453、454、455和456分别称为第一子图案至第六子图案，则第一子图案至第六子图案451、452、453、454、455和456可以沿一个方向顺序排列，并且第N子图案可以被设计为具有与第一子图案451的宽度的'N'倍相对应的宽度(其中，'N'表示等于或大于2的自然数)。
第一子图案451可以具有与第一子图案至第六子图案451、452、453、454、455和456的宽度当中的最小宽度对应的第一宽度D1。第二子图案至第六子图案452、453、454、455和456可以被设计为分别具有与第一子图案451的第一宽度D1的倍数相对应的第二宽度至第六宽度D2、D3、D4、D5和D6。例如，第N子图案可以被设计为具有与第一子图案451的第一宽度D1的'N'倍相对应的宽度。也就是说，第二宽度D2可以是第一宽度D1的两倍，第三宽度D3可以是第一宽度D1的三倍，第四宽度D4可以是第一宽度D1的四倍，第五宽度D5可以是第一宽度D1的五倍，并且第六宽度D6可以是第一宽度D1的六倍。
如果第一电路图案51的第一残留率减小对应于预定单位值的1％，则监测图案400和第一电路图案51的蚀刻率可增加约1％。如果当第一电路图案51的蚀刻率增加约1％时第一电路图案51的宽度减小约1微米，则第一子图案451的第一宽度D1可以设置为1微米以指示第一残留率的减少量为1％。在这种情况下，第二宽度至第六宽度D2、D3、D4、D5和D6可以分别设置为2微米、3微米、4微米、5微米和6微米。
由于第一子图案至第六子图案451、452、453、454、455和456被设计为具有顺序增加预定值的第一宽度至第六宽度D1、D2、D3、D4、D5和D6，所以在用于形成第一电路图案51或第二电路图案53的蚀刻工艺期间，每当第一电路图案51或第二电路图案53的残留率减小对应于预定值的预定率时，第一子图案至第六子图案451、452、453、454、455和456可以被逐一顺序地去除。因此，在用于形成第一电路图案51或第二电路图案53的蚀刻工艺之后，可以根据第一子图案至第六子图案451、452、453、454、455和456当中的剩余子图案的数量来提取第一电路图案51或第二电路图案53的残留率或者第一电路图案51或第二电路图案53的残留率的减少量。可以通过从第一电路图案51或第二电路图案53的设计残留率中减去第一电路图案51或第二电路图案53的残留率的减少量，来计算形成在封装基板50上的第一电路图案51或第二电路图案53的实际残留率。因此，封装基板50上剩余的子图案的数量可以与在封装基板50上形成的第一电路图案51或第二电路图案53的残留率有直接关系。
在实施方式中，第一子图案451的第一宽度D1可以被设置使得当第一电路图案51或第二电路图案53的残留率减小1％时蚀刻并去除第一子图案451。另外，第二子图案452的第二宽度D2可以被设置为使得当第一电路图案51或第二电路图案53的残留率减小2％时蚀刻并去除第二子图案452，第三子图案453的第三宽度D3可以被设置为使得当第一电路图案51或第二电路图案53的残留率减小3％时蚀刻并去除第三子图案453，第四子图案454的第四宽度D4可以被设置为使得当第一电路图案51或第二电路图案53的残留率减小4％时蚀刻并去除第四子图案454，第五子图案455的第五子宽度D5可以被设置为使得当第一电路图案51或第二电路图案53的残留率减小5％时蚀刻并去除第五子图案455，并且第六子图案456的第六宽度D6可以被设置为使得当第一电路图案51或第二电路图案53的残留率减小6％时蚀刻并去除第六子图案456。
可以假设第一电路图案(图2中的51)在设计步骤中被设计为相对于第一表面(图2中的57)具有66％的第一残留率。在这种情况下，如果在执行用于形成第一电路图案(图2的51)的蚀刻工艺之后去除了监测图案400的第一子图案451并且留下了监测图案400的第二子图案452至第六子图案456，则第一电路图案(图2的51)的第一残留率的实际值可以被评估为65％。由于第一子图案451被设计为在第一电路图案51或第二电路图案53的残留率减小1％时被蚀刻和去除，所以如果在用于形成第一电路图案51或第二电路图案53的蚀刻工艺之后仅第一子图案451被去除，则第一电路图案51或第二电路图案53的实际残留率可以被视为从设计残留率中减小了1％。
如上所述，可以通过监测在封装基板50形成之后在监测图案400中剩余的子图案的数量，来获得第一电路图案51或第二电路图案53的实际残留率。
图4至图9是例示根据实施方式的制造半导体封装件的方法的截面图。
参照图4，可以提供具有彼此相对的第一表面111和第二表面113的基板主体100。第一种子层311可以形成在基板主体100的第一表面111上，并且第二种子层331可以形成在基板主体100的第二表面113上。第一种子层311和第二种子层331可以是用于在随后的镀覆工艺期间生长镀覆层的导电种子层。基板主体100可以被提供为包括介电层，并且第一种子层311和第二种子层331可以由包括铜材料的导电层形成。第一种子层311、基板主体100和第二种子层331可以构成覆铜层压板(CCL)结构。基板主体100可以包括树脂层，并且第一种子层311和第二种子层331中的每一个可以包括层压在树脂层的表面上的铜箔。
基板主体100可以被划分为第一区域101和第二区域102。第一区域101可以是其上布置有电路图案(对应于图2的第一电路图案51和第二电路图案53)的区域，并且第二区域102可以是围绕第一区域101的侧表面的外围区域。第一区域101可以是与图2的半导体芯片60交叠的区域。第二区域102可以是其上没有设置电路图案的区域(例如，划线道)。
参照图5，可以在第一种子层311上形成第一镀覆层315。可以在第二种子层331上形成第二镀覆层335。可以通过使用镀覆工艺生长铜材料来形成第一镀覆层315。可以通过使用镀覆工艺生长铜材料来形成第二镀覆层335。可以使用单次镀覆工艺同时形成第一镀覆层315和第二镀覆层335。在形成第一镀覆层315和第二镀覆层335之前可以附加地形成贯穿第一种子层311、基板主体100和第二种子层331全部的通孔(未示出)。
参照图6，可以在第一镀覆层315上形成第一抗蚀剂图案510。可以在第二镀覆层335上形成第二抗蚀剂图案530。第一抗蚀剂图案510可以在用于图案化第一镀覆层315的蚀刻工艺期间用作蚀刻掩模，并且第二抗蚀剂图案530可以在用于图案化第二镀覆层335的蚀刻工艺期间用作蚀刻掩模。第一抗蚀剂图案510和第二抗蚀剂图案530中的每一个可以形成为包括光致抗蚀剂层。可以通过在第一镀覆层315上形成干膜并通过使用包括曝光步骤和显影步骤的光刻工艺对干膜进行图案化来形成第一抗蚀剂图案510。还可以通过在第二镀覆层335上形成干膜并通过使用包括曝光步骤和显影步骤的光刻工艺对干膜进行图案化来形成第二抗蚀剂图案530。
第一抗蚀剂图案510可以形成为包括位于基板主体100的第一区域101上的第一电路抗蚀剂图案511。第一电路抗蚀剂图案511可以形成为具有与第一电路图案(图2的51)基本相同的平面形状。另外，第一抗蚀剂图案510可以形成为包括位于基板主体100的第二区域102上的第一监测抗蚀剂图案514。图3中所示的监测图案400的图像可以被转印到基板主体100的第二区域102上，以形成第一监测抗蚀剂图案514。也就是说，第一监测抗蚀剂图案514可以形成为具有与监测图案400基本相同的平面形状。
第二抗蚀剂图案530可以形成为包括位于基板主体100的第一区域101上的第二电路抗蚀剂图案531。第二电路抗蚀剂图案531可以形成为具有与第二电路图案(图2的53)基本相同的平面形状。另外，第二抗蚀剂图案530可以形成为包括位于基板主体100的第二区域102上的第二监测抗蚀剂图案534。图3中示出的监测图案400的图像可以被转印到基板主体100的第二区域102上，以形成第二监测抗蚀剂图案534。也就是说，第二监测抗蚀剂图案534可以形成为具有与监测图案400基本相同的平面形状。第二监测抗蚀剂图案534可以形成为与第一监测抗蚀剂图案514垂直交叠。第二监测抗蚀剂图案534可以形成为具有与第一监测抗蚀剂图案514基本相同的平面形状。
参照图7，可以使用第一抗蚀剂图案510作为蚀刻掩模来蚀刻第一镀覆层(图6的315)，直到露出第一种子层(图6的311)的部分。在蚀刻第一镀覆层(图6的315)的同时，第一种子层(图6的311)也可以被蚀刻以露出基板主体100的部分。结果，第一电路图案310和第一监测图案410可以分别形成在基板主体100的第一区域101和第二区域102上。第一电路图案310中的每一个可以形成为包括顺序层叠在基板主体100的第一表面111上的第一电路种子层图案311P和第一电路镀覆层图案315P。构成第一监测图案410的监测子图案中的每一个可以形成为包括顺序层叠在基板主体100的第一表面111上的第一监测种子层图案311M和第一监测镀覆层图案315M。
可以使用第二抗蚀剂图案530作为蚀刻掩模来蚀刻第二镀覆层(图6的335)，直到露出第二种子层(图6的331)的部分。在蚀刻第二镀覆层(图6的335)的同时，第二种子层(图6的331)也可以被蚀刻以露出基板主体100的部分。结果，第二电路图案330和第二监测图案430可以分别形成在基板主体100的第一区域101和第二区域102上。第二电路图案330中的每一个可以形成为包括层叠在基板主体100的第二表面113上的第二电路种子层图案331P和第二电路镀覆层图案335P。构成第二监测图案430的监测子图案中的每一个可以形成为包括顺序层叠在基板主体100的第二表面113上的第二监测种子层图案331M和第二监测镀覆层图案335M。
在形成第一电路图案310和第二电路图案330以及第一监测图案410和第二监测图案430之后，可以去除第一抗蚀剂图案510和第二抗蚀剂图案530。
参照图8，可以目测检查在基板主体100的第二区域102的第一表面111上形成的第一监测图案410，以找出第一电路图案310的第一残留率。类似地，可以目测检查在基板主体100的第二区域102的第二表面113上形成的第二监测图案430，以找出第二电路图案330的第二残留率。
如果第一残留率基本上等于第二残留率，则可以认为第一电路图案310和第二电路图案330正常且精确地形成在基板主体100上。如果第一残留率与第二残留率之间的差在允许范围内(例如，在约6％的范围内)，则可以认为第一电路图案310和第二电路图案330正常形成在基板主体100上。为了更严格地对包括第一电路图案310和第二电路图案330的封装基板进行分类，可以减小第一残留率和第二残留率之间的差的允许范围。例如，如果第一残留率和第二残留率之间的差在4％的范围内，则可以认为第一电路图案310和第二电路图案330正常地形成在基板主体100上。如果第一残留率和第二残留率之间的差超出允许范围，则可以认为第一电路图案310和第二电路图案330异常地形成在基板主体100上。
在检查第一监测图案410和第二监测图案430以找出第一残留率和第二残留率之后，其上形成有第一电路图案310和第二电路图案330的基板主体100可以基于第一残留率和第二残留率之间的差而划分为良好基板或故障基板。
如果其上形成有第一电路图案310和第二电路图案330的基板主体100被分类为故障基板，则可以丢弃其上形成有第一电路图案310和第二电路图案330的基板主体100。另一方面，如果其上形成有第一电路图案310和第二电路图案330的基板主体100被分类为良好基板，则后续封装工艺可以应用于其上形成有第一电路图案310和第二电路图案330的基板主体100。
参照图9，如果其上形成有第一电路图案310和第二电路图案330的基板主体100被分类为良好基板，则可以在基板主体100的第一表面111上形成第一介电层610，以露出第一电路图案310。另外，可以在基板主体100的第二表面113上形成第二介电层630，以露出第二电路图案330。第一介电层610可以形成为提供具有孔形状以露出第一监测图案410的第一介电开口610R。第二介电层630可以形成为提供具有孔形状以露出第二监测图案430的第二介电开口630R。第一介电层610和第二介电层630可以形成为包括阻焊层。基板主体100、第一电路图案310和第二电路图案330、第一监测图案410和第二监测图案430、以及第一介电层610和第二介电层630可以构成封装基板100S。
半导体芯片600可以按照倒装芯片形式接合到封装基板100S。具体地，附接到半导体芯片600的内部连接器700可以接合到封装基板100S的第二电路图案330。如上所述，第一电路图案310的第一残留率与第二电路图案330的第二残留率之间的差在允许范围内。因此，在用于将半导体芯片600接合到封装基板100S的倒装芯片接合工艺期间，封装基板100S的翘曲可以被有效地抑制，防止附接到半导体芯片600的内部连接器700与封装基板100S的第二电路图案330之间的电连接故障。内部连接器700可以包括导电凸块。
由于第一监测图案410和第二监测图案430通过第一介电开口610R和第二介电开口630R露出，所以即使在半导体芯片600接合到封装基板100S之后，也可以容易地监测第一监测图案410和第二监测图案430。
图10和图11是例示根据实施方式的半导体封装件中采用的监测图案400F和400F-1的部分消失现象的平面图。
参照图10，在执行用于形成电路图案310或电路图案330的蚀刻工艺之后剩余的电路图案310或电路图案330的任意图案300F与设计布局300S相比可以在平面图中每侧收缩一定宽度W1。在参照图7描述的蚀刻工艺期间，镀覆层315和335以及种子层311和331的蚀刻率可以根据蚀刻环境的变化而改变。考虑到镀覆层315和335以及种子层311和331的蚀刻率的变化，可以使用过蚀工艺形成电路图案310或电路图案330。在这种情况下，任意图案300F可以形成为具有与任意图案300F的设计布局300S相比减小的尺寸。
可以在形成第一电路图案310时形成第一监测图案410，并且可以在形成第二电路图案330时形成第二监测图案430。因此，如果任意图案300F形成为具有小于任意图案300F的设计布局300S的尺寸的尺寸，则监测图案400F也可以形成为与监测图案400F的设计布局相比收缩。在这种情况下，在用于形成任意图案300F的蚀刻工艺之后，可以完全蚀刻和去除构成监测图案400F的子图案451、452、453、454、455和456中的至少一个。
在实施方式中，可以假设电路图案310或电路图案330形成为与设计布局300S相比在平面图中每一侧被过蚀了一定宽度W1。在这种情况下，如果对应于第一子图案451的宽度的第一宽度D1被设计为小于一定宽度W1的两倍，则通过用于形成电路图案310或电路图案330的蚀刻工艺，可以去除第一子图案451。如果对应于第二子图案452的宽度的第二宽度D2被设计为大于一定宽度W1的两倍，则即使执行用于形成电路图案310或电路图案330的蚀刻工艺，也可以保留第二子图案452。第二子图案452的剩余图案452F可以具有从对应于第二子图案452的设计布局452S的宽度的第二宽度D2减小了一定宽度W1的两倍的宽度。由于第三子图案至第六子图案453、454、455和456被设计为具有大于第二宽度D2的宽度，因此即使在执行用于形成电路图案310或电路图案330的蚀刻工艺之后，也可以保留第三子图案至第六子图案453、454、455和456。
在用于形成电路图案310或电路图案330的蚀刻工艺之后第一子图案451的消失可以指示电路图案310或电路图案330的蚀刻率的增加。电路图案310或电路图案330的蚀刻率的增加意味着电路图案310或电路图案330的残留率降低。因此，在形成电路图案310或电路图案330之后仅第一子图案451的消失可以意味着电路图案310或电路图案330的残留率减小了预定单位值。
参照图11，电路图案310或电路图案330在执行用于形成电路图案310或电路图案330的蚀刻工艺之后剩余的任意图案300F-1可以与设计布局300S-1相比在平面图中每一侧收缩一定宽度W2。如果任意图案300F-1形成为具有小于任意图案300F-1的设计布局300S-1的尺寸的尺寸，则监测图案400F-1也可以形成为与监测图案400F-1的设计布局相比收缩。在这种情况下，构成监测图案400F-1的所有子图案451～456可以形成为在平面图中每侧收缩一定宽度W2。
如果对应于第一子图案451的宽度的第一宽度D1和对应于第二子图案452的宽度的第二宽度D2被设计为小于一定宽度W2的两倍，则通过用于形成电路图案310或电路图案330的蚀刻工艺，可以去除第一子图案451和第二子图案452。如果对应于第三子图案453的宽度的第三宽度D3被设计为大于一定宽度W2的两倍，则即使执行用于形成电路图案310或电路图案330的蚀刻工艺，也可以保留第三子图案453。第三子图案453的剩余图案453F可以具有从对应于第三子图案453的设计布局453S的宽度的第三宽度D3减小了一定宽度W2的两倍的宽度。由于第四子图案至第六子图案454、455和456被设计为具有大于第三宽度D3的宽度，因此即使在执行用于形成电路图案310或电路图案330的蚀刻工艺之后，也可以保留第四子图案至第六子图案454、455和456。
在用于形成电路图案310或电路图案330的蚀刻工艺之后，第一子图案451和第二子图案452的消失可以指示电路图案310或电路图案330的蚀刻率的增加和电路图案310或电路图案330的残留率的降低。
如上所述，由于监测图案400F或400F-1指示电路图案310或电路图案330的残留率，因此可以通过检查监测图案400F或400F-1来监测电路图案310或电路图案330的残留率。
图12是例示根据实施方式的半导体封装件中采用的第一监测图案410和第二监测图案430的剩余子图案的平面图。图13是例示根据实施方式的半导体封装件中采用的第一监测图案410和第二监测图案430的剩余子图案的截面图。
参照图12和图13，第一监测抗蚀剂图案514可以具有与图3中所示的监测图案400相同的平面形状。第一监测抗蚀剂图案514可以包括第一子图案至第六子图案514-1、514-2、514-3、514-4、514-5、514-5和514-6。可以使用采用第一监测抗蚀剂图案514作为蚀刻掩模的蚀刻工艺来形成第一监测图案410。如果理想地执行蚀刻工艺，则第一监测图案410中包括的第一子图案至第六子图案411、412、413、414、415和416全部可以形成为具有与第一监测抗蚀剂图案514的第一子图案至第六子图案514-1、514-2、514-3、514-4、514-5、514-5和514-6相同的形状。
例如，如果在用于形成第一监测图案410的蚀刻工艺期间蚀刻率过度增加，则在执行蚀刻工艺之后，第一监测图案410中的第一子图案至第四子图案411、412、413和414可以被去除，并且仅第五子图案415和第六子图案416可以保留在基板主体100的第一表面111上。第一子图案411可以被设计为具有与第一电路图案(图7的310)的第一残留率的1％对应的宽度，并且第N子图案可以被设计为具有与第一子图案411的宽度的'N'倍对应的宽度，如参照图3所述。在这种情况下，如果在执行蚀刻工艺之后仅第五子图案415和第六子图案416的图案415F和416F保留在基板主体100的第一表面111上，则可以认为第一电路图案(图7的310)的第一残留率从由设计布局所确定的第一参考残留率减少了4％。
第二监测抗蚀剂图案534也可以具有与图3中所示的监测图案400相同的平面形状。第二监测抗蚀剂图案534可以包括第一子图案至第六子图案534-1、534-2、534-3、534-4、534-5和534-6。可以使用采用第二监测抗蚀剂图案534作为蚀刻掩模的蚀刻工艺来形成第二监测图案430。如果理想地执行蚀刻工艺，则第二监测图案430中包括的第一子图案至第六子图案431、432、433、434、435和436全部可以形成为具有与第二监测抗蚀剂图案534的第一子图案至第六子图案534-1、534-2、534-3、534-4、534-5和534-6相同的形状。
例如，如果在用于形成第二监测图案430的蚀刻工艺期间蚀刻率增加，则在执行蚀刻工艺之后，可以仅去除第二监测图案430的第一子图案431并且第二子图案至第六子图案432、433、434、435和436的剩余图案432F、433F、434F、435F和436F可以保留在基板主体100的第二表面113上。如果在执行蚀刻工艺之后第二子图案至第六子图案432、433、434、435和436的剩余图案432F、433F、434F、435F和436F保留在基板主体100的第二表面113上，则可以认为第二电路图案(图7的330)的第二残留率从根据设计布局所确定的第二参考残留率(基本上等于第一参考残留率)减少了1％。
如上所述，可以检查第一监测图案410和第二监测图案430的剩余子图案以监测并获得第一电路图案310的实际残留率和第二电路图案330的实际残留率。因此，可以计算第一电路图案310的实际残留率与第二电路图案330的实际残留率之间的差，以将包括第一电路图案310和第二电路图案330的封装基板分类为良好封装基板或者故障封装基板。
图4至图9例示的实施方式描述了利用盖孔(tenting)技术制造半导体封装件的方法。另选地，可以将改进的半加成工艺(MSAP)技术应用于根据另一实施方式的制造半导体封装件的方法。
图14至图21是例示根据另一实施方式的制造半导体封装件的方法的截面图。
参照图14，可以提供具有彼此相对的第一表面1111和第二表面1113的基板主体1100。第一种子层1311可以形成在基板主体1100的第一表面1111上，并且第二种子层1331可以与第一种子层1311相对地形成在基板主体1100的第二表面1113上。基板主体1100可以被划分为第一区域1101和第二区域1102。
参照图15，可以在第一种子层1311上形成第一抗蚀剂层1510L。可以在第二种子层1331上形成第二抗蚀剂层1530L。第一抗蚀剂层1510L和第二抗蚀剂层1530L中的每一个可以形成为包括干膜或光致抗蚀剂层。
参照图16，可以使用曝光步骤和显影步骤对第一抗蚀剂层1510L进行图案化，从而在第一种子层1311上形成第一抗蚀剂图案1510。可以使用曝光步骤和显影步骤对第二抗蚀剂层1530L进行图案化，从而在第二种子层1331上形成第二抗蚀剂图案1530。
第一抗蚀剂图案1510可以形成为包括在基板主体1100的第一区域1101上提供第一电路开口1511的第一电路抗蚀剂图案1512。第一电路抗蚀剂图案1512可以形成为使得第一电路开口1511具有与第一电路图案(图9的310)相同的平面形状。第一抗蚀剂图案1510可以形成为包括在基板主体1100的第二区域1102上提供第一监测开口1514的第一监测抗蚀剂图案1515。第一监测抗蚀剂图案1515可以形成为使得第一监测开口1514具有与图3所示的监测图案400的子图案451、452、453、454、455和456相同的平面形状。
第二抗蚀剂图案1530可以形成为包括在基板主体1100的第一区域1101上提供第二电路开口1531的第二电路抗蚀剂图案1532。第二电路抗蚀剂图案1532可以形成为使得第二电路开口1531具有与第二电路图案(图9的330)相同的平面形状。第二抗蚀剂图案1530可以形成为包括在基板主体1100的第二区域1102上提供第二监测开口1534的第二监测抗蚀剂图案1535。第二监测抗蚀剂图案1535可以形成为使得第二监测开口1534具有与图3所示的监测图案400的子图案451、452、453、454、455和456相同的平面形状。
参照图17，可以使用第一抗蚀剂图案1510作为镀覆掩模在第一种子层1311上形成第一电路镀覆层图案1315P和第一监测镀覆层图案1315M。可以使用第二抗蚀剂图案1530作为镀覆掩模在第二种子层1331上形成第二电路镀覆层图案1335P和第二监测镀覆层图案1335M。可以通过镀覆工艺来生长第一电路镀覆层图案1315P以填充第一电路开口1511，并且可以通过镀覆工艺来生长对应于第一监测镀覆层图案1315M的子图案以填充第一监测开口1514。可以通过镀覆工艺来生长第二电路镀覆层图案1335P以填充第二电路开口1531，并且可以通过镀覆工艺来生长对应于第二监测镀覆层图案1335M的子图案以填充第二监测开口1534。
在本实施方式中，与图7所示的实施方式不同，第一抗蚀剂图案1510和第二抗蚀剂图案1530可以用作镀覆掩模。
参照图18，可以选择性地去除第一抗蚀剂图案1510和第二抗蚀剂图案1530。具体地，可以去除第一电路抗蚀剂图案1512和第一监测抗蚀剂图案1515以露出第一种子层1311的一部分，并且可以去除第二电路抗蚀剂图案1532和第二监测抗蚀剂图案1535以露出第二种子层1331的一部分。随后，可以去除第一种子层1311的露出部分，并且也可以去除第二种子层1331的露出部分。
参照图19，作为参照图18描述的蚀刻工艺的结果，第一电路图案1310可以形成在基板主体1100的第一区域1101的第一表面1111上，并且第一监测图案1410可以形成在基板主体1100的第二区域1102的第一表面1111上。第一电路图案1310中的每一个可以形成为包括顺序层叠在第一表面1111上的第一电路种子层图案1311P和第一电路镀覆层图案1315P，并且构成第一监测图案1410的子图案中的每一个可以形成为包括顺序层叠在第一表面1111上的第一监测种子层图案1311M和第一监测镀覆层图案1315M。
在用于形成第一电路种子层图案1311P和第一监测种子层图案1311M的蚀刻工艺期间，第一电路镀覆层图案1315P和第一监测镀覆层图案1315M可以被过蚀以减小第一电路图案1310的宽度和第一监测图案1410的子图案的宽度。
作为参照图18描述的蚀刻工艺的结果，第二电路图案1330可以形成在基板主体1100的第一区域1101的第二表面1113上，并且第二监测图案1430可以形成在基板主体1100的第二区域1102的第二表面1113上。第二电路图案1330中的每一个可以形成为包括顺序层叠在第二表面1113上的第二电路种子层图案1331P和第二电路镀覆层图案1335P，并且构成第二监测图案1430的子图案中的每一个可以形成为包括顺序层叠在第二表面1113上的第二监测种子层图案1331M和第二监测镀覆层图案1335M。
在用于形成第二电路种子层图案1331P和第二监测种子层图案1331M的蚀刻工艺期间，第二电路镀覆层图案1335P和第二监测镀覆层图案1335M可以被过蚀，以减小第二电路图案1330的宽度和第二监测图案1430的子图案的宽度。
可以同时形成第一监测图案1410和第一电路图案1310，并且也可以同时形成第二监测图案1430和第二电路图案1330。因此，可以通过检查第一监测图案1410来评估第一电路图案1310的蚀刻量，并且可以通过检查第二监测图案1430来评估第二电路图案1330的蚀刻量。
图20是例示在基板主体1100的第二区域1102上形成的第一监测图案1410的第一监测镀覆层图案1315M和第二监测图案1430的第二监测镀覆层图案1335M的放大截面图。第一监测图案1410的在蚀刻第一种子层(图18的1311)之前通过镀覆工艺生长的第一监测镀覆层图案1315M可以形成为包括具有与图3所示的监测图案400的子图案451、452、453、454、455和456基本相同的平面形状的第一子图案至第六子图案1315-1、1315-2、1315-3、1315-4、1315-5和1315-6。
如图18和图19所示，在蚀刻第一种子层1311的同时，第一监测镀覆层图案1315M中所包括的一个或更多个子图案可以被过蚀和去除。例如，根据在蚀刻第一种子层1311时的蚀刻时间或蚀刻率，可以去除第一子图案至第四子图案1315-1、1315-2、1315-3和1315-4，并且第五子图案1315-5和第六子图案1315-6的剩余图案1315-5F和1315-6F可以存在。在这种情况下，剩余图案1315-5F和1315-6F的数量可以指示第一电路镀覆层图案(图19的1315P)的第一残留率。
第二监测图案1430的在蚀刻第二种子层(图18的1331)之前通过镀覆工艺生长的第二监测镀覆层图案1335M可以形成为包括具有与图3所示的监测图案400的子图案451、452、453、454、455和456基本相同的平面形状的第一子图案至第六子图案1335-1、1335-2、1335-3、1335-4、1335-5和1335-6。
在蚀刻第二种子层1331的同时，第二监测镀覆层图案1335M中所包括的一个或更多个子图案可以被过蚀和去除。例如，根据在蚀刻第一种子层1311时的蚀刻时间或蚀刻率，可以去除第一子图案1335-1，并且第二子图案至第六子图案1335-2、1335-3、1335-4、1335-5和1335-6的剩余图案1335-2F、1335-3F、1335-4F、1335-5F和1335-6F可以存在。在这种情况下，剩余图案1335-2F、1335-3F、1335-4F、1335-5F和1335-6F的数量可以指示第二电路镀覆层图案(图19的1335P)的第二残留率。
可以将第一电路镀覆层图案1315P的第一残留率与第二电路镀覆层图案1335P的第二残留率进行比较，以区分基板主体1100是否可以用作在随后的倒装芯片接合工艺中没有翘曲的良好基板。
参照图21，如果其上形成有第一电路镀覆层图案1315P和第二电路镀覆层图案1335P的基板主体1100被分类为良好基板，则可以在基板主体1100的第一表面1111上形成第一介电层1610以露出第一电路镀覆层图案1315P。另外，第二介电层1630可以形成在基板主体1100的第二表面1113上，以露出第二电路镀覆层图案1335P。第一介电层1610可以形成为提供具有孔形状以露出第一监测图案1410的第一介电开口1610R。第二介电层1630可以形成为提供具有孔形状以露出第二监测图案1430的第二介电开口1630R。基板主体1100、第一电路镀覆层图案1315P和第二电路镀覆层图案1335P(用作第一电路图案和第二电路图案)、第一监测图案1410和第二监测图案1430、以及第一介电层1610和第二介电层1630可以构成封装基板1100S。
半导体芯片1600可以按照倒装芯片形式接合到封装基板1100S。具体地，附接到半导体芯片1600的内部连接器1700可以接合到封装基板1100S的第二电路镀覆层图案1335P。如上所述，第一电路镀覆层图案1315P的第一残留率与第二电路镀覆层图案1335P的第二残留率之间的差在允许范围内。因此，在用于将半导体芯片1600接合到封装基板1100S的倒装芯片接合工艺期间，可以有效地抑制封装基板1100S的翘曲，从而不会导致附接到半导体芯片1600的内部连接器1700与封装基板1100S的第二电路镀覆层图案1335P之间的电连接故障。内部连接器1700可以包括导电凸块。
由于第一监测图案1410和第二监测图案1430通过第一介电开口1610R和第二介电开口1630R而露出，所以即使在半导体芯片1600接合到封装基板1100S之后，也可以容易地监测第一监测图案1410和第二监测图案1430。
图22是例示根据实施方式的半导体封装件中采用的监测图案2400的布局的平面图。
参照图22，监测图案2400可包括具有彼此不同宽度的多个子图案，例如，第一子图案2151、第二子图案2152、第三子图案2153和第四子图案2154。第一子图案至第四子图案2151、2152、2153和2154可以分别具有第一宽度至第四宽度D11、D12、D13和D14。第一子图案至第四子图案2151、2152、2153和2154可以设置在平面上，使得第一子图案至第四子图案2151、2152、2153和2154的第一端在相同点处彼此连接，并且第一子图案至第四子图案2151、2152、2153和2154的第二端彼此间隔开。因此，第一子图案至第四子图案2151、2152、2153和2154可以设置为在平面图中具有十字形状或星形形状。
图23是例示根据实施方式的半导体封装件中采用的监测图案3400的布局的平面图。
参照图23，监测图案3400可包括具有彼此不同宽度的多个子图案，例如，第一子图案3151、第二子图案3152、第三子图案3153和第四子图案3154。第一子图案至第四子图案3151、3152、3153和3154可以分别具有第一宽度至第四宽度D21、D22、D23和D24。第一子图案至第四子图案3151、3152、3153和3154可以设置为在平面图中提供矩形闭环形状。
再次参照图21，根据实施方式的半导体封装件可以被配置为包括封装基板1100S和按照倒装芯片形式接合到封装基板1100S的半导体芯片1600。封装基板1100S可以包括在基板主体1100的第一表面1111上形成的第一电路图案1310和与第一电路图案1310相对地在基板主体1100的第二表面1113上形成的第二电路图案1330。
第一监测图案1410也可以设置在基板主体1100的第一表面1111上。第一监测图案1410可以包括形成为具有彼此不同宽度的第一组子图案1315-1、1315-2、1315-3、1315-4、1315-5和1315-6，如图20所示。第一监测图案1410可以被设计为使得第一组子图案1315-1、1315-2、1315-3、1315-4、1315-5和1315-6中的剩余图案的数量指示第一电路图案1310的第一残留率。
第二监测图案1430可以设置在基板主体1100的第二表面1113上。第二监测图案1430可以包括形成为具有彼此不同宽度的第二组子图案1335-1、1335-2、1335-3、1335-4、1335-5和1335-6，如图20所示。第二监测图案1430可以被设计为使得第二组子图案1335-1、1335-2、1335-3、1335-4、1335-5和1335-6中的剩余图案的数量指示第二电路图案1330的第二残留率。
附接到半导体芯片1600的内部连接器1700可以接合到封装基板1100S的第二电路图案1330。尽管图中未示出，但是可以在封装基板1100S上附加形成模塑层，以覆盖和包封对应于倒装芯片的半导体芯片1700。
根据实施方式，提供了在制造半导体封装件的同时使用监测图案来监测在基板主体的第一表面上形成的第一电路图案的第一残留率和在基板主体的第二表面上形成的第二电路图案的第二残留率的方法。通过在半导体芯片接合到封装基板之前计算第一残留率和第二残留率之间的差，可以将包括基板主体以及第一电路图案和第二电路图案的封装基板就翘曲而言分类为良好基板或故障基板。如果第一残留率和第二残留率之间的差在允许范围内，则半导体芯片然后可以接合到封装基板。因此，可以预先防止在用于将半导体芯片电连接到封装基板的芯片接合工艺期间由于封装基板的翘曲而发生半导体芯片和封装基板之间的电连接故障。因此，可以提高半导体封装件的可靠性。
图24是例示包括采用根据实施方式的半导体封装件中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据实施方式的半导体封装件中的至少一个。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，使得响应于来自主机7830的读取/写入请求，读出所存储的数据或者存储数据。
图25是例示包括根据实施方式的半导体封装件中的至少一个的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过总线8715彼此联接，总线8715提供数据移动所通过的路径。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的半导体封装件中的一个或更多个。输入/输出装置8712可以包括从小键盘、键盘、显示装置、触摸屏等中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储数据和/或控制器8711要执行的命令等。
存储器8713可以包括诸如DRAM之类的易失性存储器装置和/或诸如闪存之类的非易失性存储器装置。例如，闪存可以安装到诸如移动终端或台式计算机之类的信息处理系统。闪存可以构成固态盘(SSD)。在这种情况下，电子系统8710可以将大量数据稳定地存储在闪存系统中。
电子系统8710还可以包括被配置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线型或无线型。例如，接口8714可以包括天线或者有线或无线收发器。
电子系统8710可以实现为执行各种功能的逻辑系统、移动系统、个人计算机、或工业计算机。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。
如果电子系统8710是可以执行无线通信的装备，则电子系统8710可以用于使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
已经出于示例性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可以进行各种变型、添加和替换。
相关申请的交叉引用
本申请要求于2018年11月23日提交的韩国专利申请No.10-2018-0146297的优先权，该申请通过引用整体并入本文中。

Claims (23)

1.一种制造半导体封装件的方法，该方法包括以下步骤：
在基板主体的第一表面上形成第一镀覆层；
在所述第一镀覆层上形成第一电路抗蚀剂图案和第一监测抗蚀剂图案，所述第一监测抗蚀剂图案中的每一个具有不同的宽度；
使用所述第一电路抗蚀剂图案和所述第一监测抗蚀剂图案作为蚀刻掩模来蚀刻所述第一镀覆层，以形成第一电路图案和第一监测图案，其中，所述第一监测图案被形成为包括经蚀刻的子图案；
通过检查所述基板主体的所述第一表面上剩余的所述第一监测图案的所述经蚀刻的子图案的数量，来监测所述第一电路图案的第一残留率。
2.根据权利要求1所述的方法，其中，通过将具有不同宽度的监测图案的布局的图像转印到所述第一镀覆层上来形成所述第一监测抗蚀剂图案。
3.根据权利要求1所述的方法，其中，所述方法还包括将附接到半导体芯片的内部连接器接合到所述第一电路图案。
4.根据权利要求3所述的方法，其中，在将所述内部连接器接合到所述第一电路图案的步骤之前，进行以下步骤：
在所述基板主体的第二表面上形成第二镀覆层，所述第二表面位于所述基板主体的所述第一表面的相对侧；
在所述第二镀覆层上形成第二电路抗蚀剂图案和第二监测抗蚀剂图案，其中，通过将监测图案的布局的图像转印到所述第二镀覆层上来形成所述第二监测抗蚀剂图案；
使用所述第二电路抗蚀剂图案和所述第二监测抗蚀剂图案作为蚀刻掩模来蚀刻所述第二镀覆层，以形成第二电路图案和第二监测图案，其中，所述第二监测图案被形成为包括经蚀刻的子图案；以及
通过检查所述基板主体的所述第二表面上剩余的所述第二监测图案的所述经蚀刻的子图案的数量来监测所述第二电路图案的第二残留率。
5.根据权利要求4所述的方法，其中，所述第二监测图案被形成为在平面图中与所述第一监测图案交叠。
6.根据权利要求4所述的方法，其中，当所述第一残留率和所述第二残留率之间的差在允许范围内时，执行将所述内部连接器接合到所述第一电路图案的步骤。
7.根据权利要求6所述的方法，其中，所述允许范围被设置为6％。
8.根据权利要求1所述的方法，
其中，所述监测图案的子图案包括第一子图案至第M子图案，其中，'M'是等于或大于2的自然数；并且
其中，所述第一子图案至所述第M子图案当中的第N子图案被设计为具有所述第一子图案的宽度的'N'倍的宽度，其中，'N'表示大于1且小于(M+1)的自然数。
9.根据权利要求1所述的方法，其中，所述监测图案的子图案被设计为每当所述第一电路图案的所述第一残留率减小预定单位值时被蚀刻并被逐一顺序地去除。
10.根据权利要求1所述的方法，其中，所述监测图案的子图案被设计为并排设置并彼此间隔开的线形图案。
11.根据权利要求1所述的方法，
其中，所述监测图案的子图案被设计为线形图案；并且
其中，当从平面图观察时，所述监测图案的所述子图案的第一端在相同点处彼此连接，并且所述子图案的第二端彼此间隔开。
12.根据权利要求1所述的方法，
其中，所述监测图案的子图案被设计为线形图案；并且
其中，所述子图案彼此连接以在平面图中提供多边形闭环形状。
13.根据权利要求1所述的方法，该方法还包括以下步骤：在形成所述第一镀覆层之前在所述基板主体的所述第一表面上形成第一种子层。
14.一种制造半导体封装件的方法，该方法包括以下步骤：
提供基板主体，该基板主体上形成有第一种子层，其中，所述第一种子层形成在所述基板主体的第一表面上；
在所述第一种子层上形成第一电路抗蚀剂图案和第一监测抗蚀剂图案，所述第一监测抗蚀剂图案包括具有不同宽度的第一监测开口，其中，所述第一电路抗蚀剂图案被形成为提供第一电路开口；
在所述第一电路开口中形成第一电路镀覆层图案并在所述第一监测开口中形成第一监测镀覆层图案，其中，所述第一监测镀覆层图案对应于经镀覆的子图案；
去除所述第一电路抗蚀剂图案和所述第一监测抗蚀剂图案以露出所述第一种子层的部分；
去除所述第一种子层的露出的部分；
通过检查在所述基板主体的所述第一表面上剩余的所述经镀覆的子图案的数量来监测所述第一电路镀覆层图案的第一残留率。
15.根据权利要求14所述的方法，其中，所述第一监测抗蚀剂图案通过转印监测图案的布局的图像而形成为提供所述第一监测开口。
16.根据权利要求14所述的方法，其中，所述方法还包括以下步骤：将附接到半导体芯片的内部连接器接合到所述第一电路镀覆层图案。
17.根据权利要求16所述的方法，其中，在将所述内部连接器接合到所述第一电路镀覆层图案的步骤之前，进行以下步骤：
在所述基板主体的第二表面上形成第二种子层，所述第二表面位于所述基板主体的所述第一表面的相对侧；
在所述第二种子层上形成第二电路抗蚀剂图案和第二监测抗蚀剂图案，其中，所述第二电路抗蚀剂图案被形成为提供第二电路开口，并且所述第二监测抗蚀剂图案通过转印监测图案的布局的图像而形成为提供第二监测开口；
在所述第二电路开口中形成第二电路镀覆层图案并在所述第二监测开口中形成第二监测镀覆层图案，其中，所述第二监测镀覆层图案对应于经镀覆的子图案；
去除所述第二电路抗蚀剂图案和所述第二监测抗蚀剂图案，以露出所述第二种子层的部分；
去除所述第二种子层的露出的部分；以及
通过检查在所述基板主体的所述第二表面上剩余的所述经镀覆的子图案的数量来监测所述第二电路镀覆层图案的第二残留率。
18.一种半导体封装件，该半导体封装件包括：
第一电路图案，该第一电路图案形成在基板主体的第一表面上；
第二电路图案，该第二电路图案形成在所述基板主体的第二表面上，所述第二表面位于所述基板主体的所述第一表面的相对侧；
第一监测图案，该第一监测图案形成在所述基板主体的所述第一表面上并包括具有不同宽度的第一组子图案，其中，所述第一组子图案的数量指示所述第一电路图案的第一残留率；
第二监测图案，该第二监测图案形成在所述基板主体的第二表面上并包括具有不同宽度的第二组子图案，其中，所述第二组子图案的数量指示所述第二电路图案的第二残留率；以及
半导体芯片，该半导体芯片通过内部连接器接合到所述第二电路图案。
19.根据权利要求18所述的半导体封装件，其中，所述第一监测图案被设置为与所述第一电路图案间隔开。
20.根据权利要求18所述的半导体封装件，其中，所述第一监测图案被设置为在平面图中与所述第二监测图案交叠。
21.根据权利要求18所述的半导体封装件，其中，所述第一组子图案是并排设置并且彼此间隔开的线形图案。
22.根据权利要求18所述的半导体封装件，
其中，所述第一组子图案是线形图案；并且
其中，当从平面图观察时所述第一组子图案的第一端在相同点处彼此连接。
23.根据权利要求18所述的半导体封装件，
其中，所述第一组子图案彼此连接以在平面图中提供多边形闭环形状。
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