KR20130073714A - 반도체 패키지 - Google Patents

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KR20130073714A
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pads
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solder resist
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장철용
김영룡
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 서로 이격되어 배치된 제1 및 제2 패드; 및 상기 제1 및 제2 패드 사이의 영역에서는 상기 기판의 적어도 일부가 노출되도록 형성되며, 동시에 상기 제1 패드 및 상기 제2 패드 사이 이외의 영역에서는 상기 제1 패드 및 상기 제2 패드의 적어도 일부를 덮도록 형성된 솔더 레지스트;를 포함한다.

Description

반도체 패키지{A semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 더욱 상세하게는 수동 소자를 신뢰성 높게 실장할 수 있는 반도체 패키지에 관한 것이다.
최근 전자 제품의 소형화, 경량화 추세에 따라 전자 제품은 더욱 다기능화 및 고성능화 되고 있다. 이에 따라 하나의 기판 상에 다양한 전자 부품을 실장하는 반도체 패키지에 대한 관심이 높아지고 있다. 특히, 수동 소자 및 능동 소자가 실장되는 반도체 패키지의 경우, 수동 소자가 실장되는 패드 및 솔더 레지스트의 형상에 따라 반도체 패키지의 신뢰성이 결정된다. 따라서, 수동 소자를 안정적으로 실장할 수 있고, 공정 불량을 최소화시킬 수 있는 반도체 패키지의 구조가 요구된다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 수동 소자를 안정적으로 실장하고, 수동 소자의 쇼트를 방지할 수 있는 반도체 패키지를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 기판; 상기 기판 상에 서로 이격되어 배치된 제1 및 제2 패드; 및 상기 제1 및 제2 패드 사이의 영역에서는 상기 기판의 적어도 일부가 노출되도록 형성되며, 동시에 상기 제1 패드 및 상기 제2 패드 사이 이외의 영역에서는 상기 제1 패드 및 상기 제2 패드의 적어도 일부를 덮도록 형성된 솔더 레지스트;를 포함한다.
본 발명의 일부 실시예들에서, 상기 솔더 레지스트는, 상기 제1 및 제2 패드 사이의 영역에서 상기 제1 패드 및 상기 제2 패드와 각각 이격되어 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 및 제2 패드 사이의 영역에 형성된 상기 솔더 레지스트의 길이는, 상기 솔더 레지스트로 덮이지 않은 상기 제1 및 제2 패드의 측면의 길이보다 길거나, 또는 같을 수 있다.
본 발명의 일부 실시예들에서, 상기 솔더 레지스트는, 상기 제1 및 제2 패드 사이의 영역에서 상기 제1 및 제2 패드 각각의 일측면이 노출되도록 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 솔더 레지스트는, 상기 제1 패드 및 상기 제2 패드 사이 이외의 영역에서, 상기 제1 및 제2 패드와 단차를 가지며, 상기 제1 및 제2 패드 상의 삼면을 에워싸도록 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 및 제2 패드 상에 실장된 수동 소자;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 수동 소자와 상기 기판 사이의 공간에 충진된 몰딩 부재;를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 기판; 상기 기판의 상면 또는 하면에 수동 소자가 실장되도록 서로 이격되어 배치된 제1 및 제2 패드; 및 상기 제1 및 제2 패드 사이의 영역에서는 상기 기판의 적어도 일부가 노출되도록 형성되며, 동시에 상기 제1 패드 및 상기 제2 패드 사이 이외의 영역에서는 상기 제1 패드 및 상기 제2 패드의 적어도 일부를 덮도록 형성된 솔더 레지스트;를 포함한다.
본 발명의 일부 실시예들에서, 상기 제1 및 제2패드 상에 실장된 수동 소자;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판의 상면에 실장된 상기 수동 소자의 측면, 상면 및, 상기 수동 소자와 상기 기판 사이의 공간에 충진된 몰딩 부재;를 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지에 따르면, 기판 상에 수동 소자가 안정적으로 실장될 수 있으며, 상기 기판과 상기 수동 소자 사이의 공간에 몰딩 공정을 용이하게 하여 상기 수동 소자의 결합력을 높이고, 반도체 패키지의 불량을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 수동 소자가 실장되는 영역의 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 3은 도 2에 도시된 반도체 패키지의 I-I' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 수동 소자(200)가 실장된 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 9는 도 8에 도시된 반도체 패키지를 II-II' 선을 따라 절단한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 기판 상에 수동 소자 및 능동 소자가 실장된 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 기판 상에 수동 소자 및 능동 소자가 실장된 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 기판의 상면에 수동 소자 및 능동 소자가 실장되고, 상기 기판의 하면에 수동 소자가 실장된 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 14 내지 도 19는 도 9에 도시된 수동 소자를 포함하는 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 20는 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 21은 본 발명의 실시예에 의해 제조된 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 반도체 패키지(1)는 기판(100) 및 상기 기판(100) 상에 실장된 능동 소자(300) 및 수동 소자(200)를 포함할 수 있다.
또한, 상기 반도체 패키지(1)는 몰딩 부재(500)를 더 포함할 수 있다. 상기 몰딩 부재(500)는 상기 기판(100)의 상면, 상기 수동 소자(200) 및 상기 반도체 칩(300)의 측면 및 상면을 덮으면서 형성될 수 있다.
상기 기판(100)은 금속 패턴(미도시) 및 층간 접속을 위한 비아(미도시)를 포함할 수 있다. 여기서 금속 패턴(미도시)은 단층 또는 복수의 층일 수 있다. 예를 들면, 상기 기판(100)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다.
또한, 상기 기판(100)의 상면에는 상기 금속 패턴(미도시)과 전기적으로 접속된 복수의 패드들이 배치될 수 있다.
또한, 상기 기판(100)의 하면에는 상기 복수의 패드들과 전기적으로 접속된 콘택 패드(미도시)가 배치될 수 있다. 상기 콘택 패드(미도시)는 연결 단자(미도시)를 통하여 외부 장치와 전기적으로 접속될 수 있다. 상기 외부 장치는 예를 들어, 매인 보드 등일 수 있다. 그러나 이에 한정되는 것은 아니다. 이로써, 상기 기판(100) 상에 실장된 능동 소자(300) 및 수동 소자(200)는 외부 장치와 전기적으로 접속될 수 있다.
능동 소자(300)는 비선형 부분을 적극적으로 이용한 칩 소자로서, 상기 능동 소자(300)는 예를 들어, 반도체 칩 등일 수 있다. 그러나 이에 한정되는 것은 아니다.
수동 소자(200)는 선형이거나, 비선형 부분이 있어도 상기 비선형 특성을 이용하지 않는 칩 소자를 의미한다.
상기 수동 소자(200)는 예를 들어, 콘덴서, 저항, 또는 인덕터 등일 수 있다. 그러나 이에 한정되는 것은 아니다. 상기 수동 소자(200)는 상기 능동 소자(300), 예를 들어, 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하며, 통상 반도체 칩과 함께 상기 기판(100) 상에 실장된다.
상기 기판(100) 상에 상기 수동 소자(200)를 실장하기 위한 패드 패턴은 크게 두 가지로 구분할 수 있다. 예를 들어, 솔더 레지스트(solder resist)에 의해 패드 패턴이 한정되는 형태를 SMD(Solder mask defined) 타입이라 하고, 솔더 레지스트에 의해 패드 패턴이 한정되지 않는 형태를 NSMD(non solder mask defined) 타입이라고 한다.
상기 능동 소자(300)의 주변의 상기 수동 소자(200)를 실장하기 위한 패드 패턴의 구조에 따라 반도체 패키지의 특성을 향상시키고, 상기 반도체 패키지의 생산 수율을 향상시킬 수 있다.
이하, 도 2를 참조하여, 반도체 패키지의 신뢰성을 높일 수 있도록 상기 수동 소자(200)가 안정적으로 실장될 수 있는 반도체 패키지의 구조를 설명한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 수동 소자(200)가 실장되는 영역(A)의 반도체 패키지(2)를 개략적으로 도시하는 평면도이고, 도 3은 도 2에 도시된 반도체 패키지(2)의 I-I' 선을 따라 절단한 단면도이다.
도 2 및 도 3을 함께 참조하면, 상기 기판(100)의 상면에는 상기 기판(100)의 회로층(미도시)과 전기적으로 접속되며 수동 소자(미도시)가 실장되는, 서로 이격된 복수의 제1 패드(110a) 및 제2 패드(110b)가 배치될 수 있다.
또한, 상기 기판(100)의 상면에 배치된 상기 제1 패드(110a) 및 상기 제2 패드(110b)의 형태는 사각형으로 도시하였으나, 이에 한정되는 것은 아니다.
또한, 상기 기판(100)의 상면에는 상기 제1 및 제2 패드(110a, 110b)가 배치된 영역 이외에 솔더 레지스트(400) 및 상기 기판(100)의 소정의 부분을 노출시키는 오픈 영역(100a)을 포함할 수 있다.
상기 솔더 레지스트(400)는 제1 솔더 레지스트(400a) 및 제2 솔더 레지스트(400b)를 포함할 수 있다.
상기 제1 솔더 레지스트(400a)는 상기 기판(100) 상에서 상기 제1 및 제2 패드(110a, 110b)와 소정의 거리만큼 이격된 위치에 배치될 수 있다. 또한, 상기 제1 솔더 레지스트(400a)는 상기 제1 패드(110a) 및 상기 제2 패드(110b)의 가운데에 배치될 수 있다.
또한, 상기 제1 패드(110a) 및 상기 제2 패드(110b)는 상기 제1 솔더 레지스트(400a)를 중심으로 서로 대칭되게 배치될 수 있다.
반도체 패키지(2)가 상기 제1 솔더 레지스트(400a)를 포함함으로써, 상기 제1 및 제2 패드(110a, 110b) 상에 수동 소자(미도시)를 실장하는 공정에서 충진 물질(미도시)이 제1 패드(110a)에서 제2 패드(110b)로 플로우 되는 것을 방지할 수 있다. 상기 충진 물질(미도시)은 리플로우 공정이 가능한 도전성 물질을 포함할 수 있다.
따라서, 상기 제1 솔더 레지스트(400a)는 상기 수동 소자(미도시)가 상기 충진 물질(미도시)에 의하여 쇼트되는 것을 방지할 수 있는 베리어로서 기능할 수 있다.
또한, 상기 제1 솔더 레지스트(400a)의 양쪽에는 상기 제1 및 제2 패드(110a, 110b)의 일측면 및 상기 기판(100)의 일부 영역을 노출시키는 오픈 영역(100a)이 형성될 수 있다.
또한, 상기 제2 솔더 레지스트(400b)는 상기 제1 및 제2 패드(110a, 110b)의 소정의 영역이 노출되도록 상기 기판(100) 상면에 형성될 수 있다. 즉, 상기 제2 솔더 레지스트(400b)는 상기 제1 및 제2 패드(110a, 110b)의 일측면을 덮고 상기 제1 및 제2 패드(110a, 110b)의 상면이 노출되는 형태로 형성될 수 있다.
상기 제1 및 제2 패드(110a, 110b)의 일부 영역이 상기 제2 솔더 레지스트(400b)에 의하여 노출됨으로써, 상기 제1 및 제2 패드(110a, 110b) 상의 삼면은 상기 제2 솔더 레지스트(400b)가 애워싸여 상기 제2 솔더 레지스트(400b)와 단차를 가질 수 있다. 또한, 상기 제1 및 제2 패드(110a, 110b)의 일 측면은 상기 오픈 영역(100a)에 의하여 노출되어 상기 기판(100)과 단차를 가질 수 있다.
따라서, 수동 소자(미도시)를 상기 제1 및 제2 패드(110a, 110b)에 실장하는 표면실장기술(SMT) 공정에서 충진 물질(미도시)이 상기 제1 및 제2 패드(110a, 110b)와 단차를 갖는 상기 제2 솔더 레지스트(400b)에 의해서 지지되며 상기 오픈 영역(100a)으로 플로우 될 수 있으므로, 상기 충진 물질(미도시)이 상기 제2 솔더 레지스트(400b)의 상면으로 플로우 되는 것을 방지할 수 있다.
또한, 상기 오픈 영역(100a)은 y 방향으로 형성되므로, 상기 제1 및 제2 패드(110a, 110b) 상에 실장되는 상기 수동 소자(미도시)와 상기 기판(100) 사이의 공간에 후술할 몰딩 부재(미도시)가 용이하게 충진될 수 있다.
따라서, 상기 수동 소자(미도시)와 상기 기판(100) 사이의 공간에 충진되는 몰딩 부재(미도시)에 의하여, 상기 오픈 영역(100a)과 상기 수동 소자(미도시)의 하면 사이의 캐비티를 용이하게 제거할 수 있다. 또한, 상기 몰딩 부재(미도시)와 상기 기판(100) 간의 결합력이 상기 몰딩 부재(미도시)와 상기 솔더 레지스트(400)와의 결합력보다 강하므로, 상기 구조를 갖는 반도체 패키지(2)의 구조적 신뢰성을 높일 수 있다.
또한, 상기 기판(100)의 하면에는 상기 제1 패드(110a) 및 상기 제2 패드(110b)와 전기적으로 접속되는 콘택 패드(미도시)가 배치될 수 있다. 상기 콘택 패드(미도시)는 외부 장치 예를 들어, 매인 보드와 전기적으로 접속할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지(3)를 개략적으로 도시하는 평면도이다.
도 4를 참조하면, 반도체 패키지(3)는 도 2에서 설명한 반도체 패키지(2)와 달리, 오픈 영역(100a)에 의해서 노출되는 복수의 제1 및 제2 패드(110a, 110b)의 일 측면을 제외한 나머지 측면 각각이 제2 솔더 레지스트(400b)에 의해 덮이도록 형성될 수 있다.
상기 제2 솔더 레지스트(400b)에 의해서 노출되는 상기 제1 및 제2 패드(110a, 110b)의 상면의 면적은 상기 제1 및 제2 패드(110a, 110b) 상에 실장되는 수동 소자(미도시)의 크기 또는 상기 제1 및 제2 패드(110a, 110b) 상에 상기 수동 소자(미도시)를 실장하기 위하여 사용되는 충진 물질의 양을 고려하여 결정할 수 있다.
즉, 도 4에 도시된 반도체 패키지(3)에 실장되는 수동 소자(미도시)의 크기는 도 2에 도시된 반도체 패키지(2)에 실장되는 수동 소자(미도시)의 크기보다 더 작거나, 또는 상기 수동 소자(미도시)를 실장하기 위한 리플로우 공정에서 보다 적은 양의 충진 물질을 사용하는 경우에 이용될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지(4)를 개략적으로 도시하는 평면도이다.
도 5를 참조하면, 반도체 패키지(4)는 도 2에서 설명한 반도체 패키지(2)와 달리, 오픈 영역(100a)에 의해서 노출되는 제1 및 제2 패드(110a, 110b)의 일 측면을 제외한 나머지 측면 각각이 제2 솔더 레지스트(400b)에 의해 덮이도록 형성될 수 있다.
또한, 도 2 및 도 4에서는 제2 솔더 레지스트(400b)에 의해서 노출되는 제1 및 제2 패드(110a, 110b)의 상면이 사각형 형태인 것을 도시하였으나, 도 5에 도시된 바와 같이 제2 솔더 레지스트(400b)에 의해서 노출되는 제1 및 제2 패드(110a, 110b)의 상면은 원형 형태일 수 있다.
또한, 상기 제2 솔더 레지스트(400b)에 의해서 노출되는 상기 제1 및 제2 패드(110a, 110b)의 상면의 형태는 원형에 한정되는 것은 아니며, 삼각형, 다각형 등과 같은 형태일 수 있다.
도 6은 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지(5)를 개략적으로 도시하는 평면도이다.
도 6을 참조하면, 반도체 패키지(5)에서 오픈 영역(100a)의 길이(y 방향)는 도 2에서 설명한 반도체 패키지(2)와 달리, 제2 솔더 레지스트(400b)에 의해서 노출되는 제1 및 제2 패드(110a, 110b)의 일측면의 길이(y 방향)와 동일할 수 있다.
그러나, 이에 한정되는 것은 아니며, 제2 솔더 레지스트(400b)에 의해서 노출되는 상기 제1 및 제2 패드(110a, 110b)의 길이(y 방향)와 상기 노출된 제1 및 제2 패드(110a, 110b) 상에 실장되는 수동 소자(미도시)의 크기(y 방향)에 따라서, 상기 오픈 영역(100a)의 길이(y 방향)는 상기 노출된 제1 및 제2 패드(110a, 110b)의 폭(y 방향) 보다 더 작거나 또는 더 크게 형성될 수 있다.
즉, 상기 노출된 제1 및 제2 패드(110a, 110b)의 길이(y 방향)가 상기 수동 소자(미도시)의 크기(y 방향) 보다 큰 경우, 상기 오픈 영역(100a)의 길이(y 방향)는 상기 노출된 제1 및 제2 패드(110a, 110b)의 길이(y 방향) 보다 더 작고, 상기 수동 소자(미도시)의 크기(y 방향) 보다 더 크게 형성될 수 있다.
또한, 상기 제1 및 제2 패드(110a, 110b) 상에 몰딩 공정을 수행하지 않는 경우, 몰딩 부재가 상기 기판(100)과 상기 제1 및 제2 패드(110a, 110b) 상에 실장되는 수동 소자(미도시) 사이의 공간에 플로우 될 필요가 없으므로 상기 오픈 영역(100a)의 길이(y 방향)는 상기 제1 및 제2 패드(110a, 110b)의 길이(y 방향) 보다 더 작도록 형성될 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 수동 소자가 실장되는 영역의 반도체 패키지(6)를 개략적으로 도시하는 평면도이다.
도 7을 참조하면, 반도체 패키지(6)에서 제2 솔더 레지스트(400b)에 의해서 노출되는 제1 및 제2 패드(110a, 110b)의 면적은, 도 2에서 설명한 반도체 패키지(2)의 제2 솔더 레지스트(400b)에 의해서 노출되는 제1 및 제2 패드(110a, 110b)의 면적보다 더 작도록 형성될 수 있다.
또한, 상기 제1 및 제2 패드(110a, 110b)의 일 측면을 노출시켜 기판(100)과의 단차를 형성하는 오픈 영역(100a)의 길이(y 방향)는 상기 패드의 길이(y 방향)와 같도록 형성될 수 있다.
즉, 상기 제1 및 제2 패드(110a, 110b) 상에 실장되는 수동 소자(미도시)의 길이(y 방향)에 따라서 상기 제2 솔더 레지스트(400b)에 의해서 노출되는 상기 제1 및 제2 패드(110a, 110b)의 길이(y 방향)와 상기 오픈 영역(100a)의 길이(y 방향)는 서로 같거나 또는 달라질 수 있다.
예를 들어, 상기 노출된 제1 및 제2 패드(110a, 110b)의 길이(y 방향)가 상기 수동 소자(미도시)의 크기(y 방향) 보다 큰 경우, 상기 오픈 영역(100a)의 길이(y 방향)는 상기 제1 및 제2 패드(110a, 110b)의 길이(y 방향)보다 작고, 상기 수동 소자(미도시)의 크기(y 방향)보다 크거나 또는 같도록 형성될 수 있다.
또한, 상기 제1 및 제2 패드(110a, 110b) 상에 몰딩 공정을 수행하지 않는 경우, 몰딩 부재가 상기 기판(100)과 상기 제1 및 제2 패드(110a, 110b) 상에 실장되는 수동 소자(미도시) 사이의 공간에 플로우 될 필요가 없으므로 상기 오픈 영역(100a)의 길이(y 방향)는 상기 제1 및 제2 패드(110a, 110b)의 길이(y 방향) 보다 더 작도록 형성될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 수동 소자(200)가 실장된 반도체 패키지(7)를 개략적으로 도시하는 평면도이고, 도 9는 도 8에 도시된 반도체 패키지(7)를 II-II' 선을 따라 절단한 단면도이다.
도 8 및 도 9를 함께 참조하면, 반도체 패키지(7)는 기판(100), 상기 기판(100) 상에 형성된 복수의 제1 및 제2 패드(110a, 110b), 상기 제1 및 제2 패드(110a, 110b) 상에 실장된 수동 소자(200), 상기 제1 및 제2 패드(110a, 110b)와 이격되며 상기 제1 및 제2 패드(110a, 110b)의 사이에 형성된 제1 솔더 레지스트(400a), 및 상기 제1 및 제2 패드(110a, 110b)의 적어도 하나 이상의 측면을 덮으며, 상기 제1 및 제2 패드(110a, 110b)의 일부 영역을 노출시키도록 상기 기판(100) 상에 형성된 제2 솔더 레지스트(400b)를 포함할 수 있다.
또한, 상기 수동 소자(200)와 상기 제1 및 제2 패드(110a, 110b)를 서로 전기적으로 연결하기 위한 충진 물질(230)을 더 포함할 수 있다.
상기 충진 물질(230)은 리플로우 공정이 가능한 도전성 물질을 포함할 수 있다.
상기 수동 소자(200)의 전극(210)은 상기 충진 물질(230)을 통하여 상기 제1 및 제2 패드(110a, 110b)와 전기적으로 접속될 수 있다.
상기 수동 소자(200)는 예를 들어, 캐패시터, 저항 또는 인덕터 등일 수 있다. 상기 수동 소자(200)가 캐패시터인 경우, 상기 전극(210)은 Cu/Ni/Sn을 포함할 수 있다. 또한, 상기 수동 소자(200)가 저항인 경우, 상기 전극(210)은 Ag/Ni/Sn을 포함할 수 있다.
상기 수동 소자(200)는 상기 제1 및 제2 패드(110a, 110b) 상에 실장되고, 상기 충진 물질(230)은 상기 제2 솔더 레지스트(400b)로 삼면이 에워싸인 상기 제1 및 제2 패드(110a, 110b) 상에 배치되므로, 리워크(rework) 공정을 용이하게 할 수 있다. 즉, 테스트 공정에서 상기 수동 소자(200)에 불량이 발생한 경우, 리플로우 공정을 수행하면 상기 충진 물질(230)이 용융되므로, 상기 수동 소자(200)를 상기 기판(100)으로부터 용이하게 분리할 수 있고, 새로운 수동 소자(200)를 실장할 수 있다.
또한, 상기 반도체 패키지(7)는 상기 제1 및 제2 패드(110a, 110b)와 이격되고, 상기 제1 및 제2 패드(110a, 110b) 사이에 형성된 제1 솔더 레지스트(400a)를 포함하므로, 상기 수동 소자(200)와 상기 제1 및 제2 패드(110a, 110b)를 전기적으로 연결하는 리플로우 공정에서 상기 충진 물질(230)이 제1 패드(110a)에서 제2 패드(110b)로 플로우 되어 쇼트가 발생하는 것을 방지할 수 있다.
또한, 상기 수동 소자(200)가 상기 제1 및 제2 패드(110a, 110b) 상에 표면실장기술(SMT)에 의해서 실장되고, 상기 기판(100)의 일부 영역을 노출시키는 오픈 영역(100a)이 존재하므로, 몰딩 공정시 몰딩 부재(미도시)가 상기 오픈 영역(100a)을 통하여 상기 수동 소자(200)와 상기 기판(100) 사이의 공간을 용이하게 충진할 수 있다.
도 10은 본 발명의 일 실시예에 따른 기판(100) 상에 수동 소자(200) 및 능동 소자(300)가 실장된 반도체 패키지(8)를 개략적으로 도시하는 단면도이다.
도 10을 참조하면, 반도체 패키지(8)는 기판(100), 상기 기판(100)의 상면에 실장된 수동 소자(200) 및 능동 소자(300)를 포함할 수 있다.
상기 기판(100)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 상기 기판(100)의 상면에는 상기 수동 소자(200)와 전기적으로 연결하기 위한 제1 및 제2 패드(110a, 110b)와 상기 능동 소자(300)와 전기적으로 연결하기 위한 제3 패드(110c)를 포함할 수 있다.
상기 제1 및 제2 패드(110a, 110b) 상에 실장된 수동 소자(200)는 캐패시터, 저항 또는 인덕터 등일 수 있다. 또한, 상기 제1 및 제2 패드(110a, 110b) 상에 실장된 수동 소자(200)는 서로 동일한 종류의 수동 소자이거나, 또는 서로 다른 종류의 수동 소자일 수 있다.
또한, 상기 기판(100) 상에는 적어도 한 개 이상의 능동 소자(300)가 실장될 수 있다. 상기 능동 소자(300)는 예를 들어, 트랜지스터 또는 반도체 칩 등일 수 있다. 그러나, 이에 한정되는 것은 아니다. 이하에서는 상기 능동 소자(300)가 반도체 칩인 경우를 예를 들어 설명한다.
상기 반도체 칩(300)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 상기 반도체 칩(300)은 메모리 칩 또는 비메모리 칩일 수 있다. 예를 들어, 상기 반도체 칩(300)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다.
또한, 상기 반도체 칩(300)의 활성면에는 내부의 집적 회로와 연결되는 복수의 패드(304)가 포함될 수 있다. 상기 패드(304)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
상기 반도체 칩(300)은 플립칩 본딩 방식에 의하여 제3 패드(110c)와 전기적으로 연결될 수 있다. 즉, 상기 반도체 칩(300)은 연결 부재(320)를 이용하여, 활성면에 형성된 패드(304)를 기판(100) 상에 형성된 제3 패드(110c)와 전기적으로 연결할 수 있다.
상기 연결 부재(320)는 예를 들어, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
또한, 도 10에서는 상기 기판(100) 상에 반도체 칩(300)이 하나만 실장되는 것으로 도시되었지만, 복수의 반도체 칩(300)이 상기 기판(100) 상에 실장될 수 있다. 복수의 반도체 칩(300)이 상기 기판(100) 상에 실장되는 경우, 상기 복수의 반도체 칩(300)은 동종의 반도체 칩이거나 또는, 이종의 반도체 칩일 수 있다.
상기 수동 소자(200)가 실장되는 기판(100) 상면의 구조는 도 2 내지 도 9를 참조하여 설명한 바와 같으므로, 이에 대한 설명은 생략한다.
또한, 상기 기판(100)의 하면에는 제3 솔더 레지스트(410b) 및 상기 기판(100)을 연결 단자(150)와 전기적으로 연결하기 위한 제4 패드(130)를 포함할 수 있다. 상기 연결 단자(150)는 예를 들어, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
또한, 상기 반도체 패키지(8)는 몰딩 부재(500)를 더 포함할 수 있다.
상기 몰딩 부재(500)는 상기 기판(100)의 상면, 상기 수동 소자(200) 및 상기 반도체 칩(300)의 측면 및 상면을 덮으면서 형성될 수 있다.
상기 몰딩 부재(500)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 상기 몰딩 부재(500)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 상기 제1 패드(110a) 및 상기 제2 패드(110b)의 사이에 형성된 상기 제1 솔더 레지스트(400a)를 중심으로, 상기 제1 솔더 레지스트(400a)의 양쪽에 오픈 영역(100a)이 형성되어 있으므로, 상기 오픈 영역(100a)을 통하여 상기 수동 소자(200)와 상기 기판(100) 사이의 형성된 공간에 몰딩 공정을 용이하게 수행할 수 있다.
따라서, 상기 오픈 영역(100a)에 의해서 상기 수동 소자(200)를 상기 기판(100) 상에 안정적으로 실장할 수 있고, 상기 제1 솔더 레지스트(400a)에 의하여 상기 수동 소자(200)의 전기적 불량을 방지할 수 있으므로, 본 발명의 실시예에 따르면 반도체 패키지(8)의 신뢰성을 높힐 수 있다.
도 11은 본 발명의 다른 실시예에 따른 기판(100) 상에 수동 소자(200) 및 능동 소자(300)가 실장된 반도체 패키지(9)를 개략적으로 도시하는 단면도이다.
도 11을 참조하면, 반도체 패키지(9)는 부착층(306)을 통하여 기판(100) 상에 반도체 칩(300)을 실장할 수 있다.
상기 반도체 칩(300)은 비활성면이 상기 기판(100)과 마주하며, 상기 부착층(306)을 통해 상기 기판(100) 상에 실장된다. 또한, 상기 반도체 칩(300)의 활성면에 형성된 패드(304)는 연결 부재(308)를 통하여 상기 기판(100)의 제3 패드(110c)와 전기적으로 연결될 수 있다. 상기 연결 부재(308)는 예를 들어, 본딩 와이어 등일 수 있다.
또한, 도 11에서는 상기 기판(100) 상에 반도체 칩(300)이 하나만 실장되는 것으로 도시되었지만, 이에 한정되는 것은 아니며 복수의 반도체 칩(300)들이 상기 기판(100) 상에 실장될 수 있다. 상기 복수의 반도체 칩(300)이 상기 기판(100) 상에 실장되는 경우, 상기 복수의 반도체 칩(300)은 동종의 반도체 칩이거나 또는, 이종의 반도체 칩일 수 있다.
도 12는 본 발명의 다른 실시예에 따른 기판(100)의 상면에 수동 소자(200) 및 능동 소자(300)가 실장되고, 상기 기판(100)의 하면에 수동 소자(200a)가 실장된 반도체 패키지(10)를 개략적으로 도시하는 단면도이다.
도 12를 참조하면, 반도체 패키지(10)는 도 10에서 설명한 반도체 패키지(8)와 달리, 기판(100)의 하면에 실장된 수동 소자(200a)를 더 포함할 수 있다.
또한, 도 12에서는 상기 기판(100)의 하면에 한 개의 수동 소자(200a)가 실장되어 있는 것으로 도시되었지만, 이에 한정되는 것은 아니며 복수의 수동 소자(200a)가 실장될 수 있다.
또한, 상기 수동 소자(200a)가 실장되는 상기 기판(100)의 하면의 구조는 도 2 내지 도 9를 참조하여 설명한 기판(100)의 상면 구조와 같으므로, 이에 대한 설명은 생략한다.
또한, 상기 반도체 패키지(10)는 상기 기판(100)의 하면에 실장된 상기 수동 소자(200a)를 덮는 몰딩 부재(미도시)를 더 포함할 수 있다. 상기 몰딩 부재(미도시)의 두께는 상기 기판(100)의 제4 패드(130) 상에 형성된 연결 단자(150)의 두께보다 더 작도록 형성될 수 있다.
상기 몰딩 부재(미도시)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 상기 몰딩 부재(미도시)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지(11)를 개략적으로 도시하는 단면도이다.
도 13을 참조하면, 반도체 패키지(11)는 기판(100), 상기 기판(100)의 상면에 실장된 반도체 칩(300) 및 상기 기판(100)의 하면에 실장된 수동 소자(200a)를 포함할 수 있다.
또한, 상기 기판(100)의 상면에는 상기 반도체 칩(300)이 한 개 실장된 것으로 도시되어 있으나, 이에 한정되는 것은 아니며 복수의 반도체 칩(300)이 적층될 수 있다. 예를 들어, 플립칩 방식으로 실장된 상기 반도체 칩(300)에 쓰루 실리콘 비아(through silicon via, 미도시)를 형성하여, 복수의 반도체 칩(300)이 적층될 수 있다. 그러나, 이에 한정되는 것은 아니며, 본딩 와이어 방식에 의해 실장된 복수의 반도체 칩(300)이 상기 기판(100)의 상면에 실장될 수 있다.
또한, 상기 기판(100)의 하면에는 수동 소자(200a)가 한 개 실장된 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 복수의 수동 소자(200a)가 상기 기판(100)의 하면에 실장될 수 있다.
또한, 상기 반도체 패키지(11)는 몰딩 부재(500)를 더 포함할 수 있다. 상기 몰딩 부재(500)는 상기 기판(100)의 상면, 상기 반도체 칩(300)의 측면 및 상면을 덮으면서 형성될 수 있다.
상기 몰딩 부재(500)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 상기 몰딩 부재(500)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 상기 기판(100)의 하면에 실장된 상기 수동 소자(200a)의 측면 및 하면을 덮는 몰딩 부재(미도시)를 더 포함할 수 있다.
도 14 내지 도 19는 도 9에 도시된 수동 소자를 포함하는 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 14를 참조하면, 기판(100)을 준비한다.
상기 기판(100)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 상기 기판(100)의 상면에는 수동 소자(미도시, 도 18 참조)와 전기적으로 접속하기 위한 제1 패드(110a) 및 제2 패드(110b)를 포함할 수 있다.
다음으로, 도 15를 참조하면, 상기 기판(100), 상기 제1 패드(110a) 및 상기 제2 패드(110b)를 덮도록 솔더 레지스트층(400')을 형성한다.
솔더 레지스트층(400')은 내열성 피복 재료로서, 상기 솔더 레지스트층(400')을 가공하여 상기 제1 패드(110a) 및 상기 제2 패드(110b)의 소정의 영역을 노출시킬 수 있다.
상기 솔더 레지스트층(400')은 스크린 인쇄법, 롤러 코팅법, 커튼 코팅법, 또는 스프레이 코팅법 중 어느 하나의 방법에 의해서 형성될 수 있다.
다음으로, 도 16을 참조하면, 상기 솔더 레지스트층(400') 상에 소정의 패턴이 출력된 마스터 필름(420)을 밀착시킨다.
상기 마스터 필름(240)은 상기 솔더 레지스트층(400')이 제거될 부분은 자외선이 통과하지 않고, 그렇지 않은 부분은 자외선이 통과하는 패턴을 갖는다.
다음으로, 자외선으로 상기 마스터 필름(420)에 노광 공정을 수행하여 상기 솔더 레지스트층(400')을 경화시킨다. 자외선 경화가 부족할 경우, 후속 공정에서 상기 솔더 레지스트층(400')이 들뜨는 불량이 발생할 수 있으므로, 상기 솔더 레지스트층(400')이 충분이 경화되도록 노광 공정을 수행한다. 이때, 상기 제1 패드(110a) 및 상기 제2 패드(110b)의 일부 영역 상의 마스터 필름(420)은 자외선이 통과되지 않도록 패터닝이 되어 있으므로, 상기 일부 영역 상의 솔더 레지스트층(400')은 경화되지 않는다.
다음으로, 도 16 및 도 17을 함께 참조하면, 상기 마스터 필름(420)을 제거하고, 상기 솔더 레지스트층(400')에 현상 공정을 수행하여, 상기 제1 패드(110a) 및 상기 제2 패드(110b)의 일부 영역이 노출되고, 상기 기판(100)을 노출시키는 오픈 영역(100a)을 형성할 수 있다.
즉, 상기 현상 및 노광 공정에 의해서 상기 제1 및 제2 패드(110a, 110b)의 일측면이 노출되어 상기 오픈 영역(100a)과 단차를 이르며, 상기 제2 솔더 레지스트(400b)에 의하여 상기 제1 및 제2 패드(110a, 110b)의 삼면이 에워싸이도록 할 수 있다.
또한, 제1 솔더 레지스트(400a)가 상기 제1 패드(110a)와 상기 제2 패드(110b) 사이에 소정의 거리만큼 이격되어 형성될 수 있다.
다음으로, 도 18을 참조하면, 표면실장기술(SMT)을 이용하여, 상기 제1 및 제2 패드(110a, 110b) 상에 수동 소자(200)를 실장할 수 있다.
상기 수동 소자(200)의 전극(210)은 충진 물질(230)을 통하여 상기 제1 및 제2 패드(110a, 110b)와 전기적으로 접속될 수 있다.
상기 충진 물질(230)은 리플로우 공정이 가능한 도전성 물질을 포함할 수 있다.
상기 수동 소자(200)는 예를 들어, 캐패시터, 저항 또는 인덕터 등일 수 있다. 그러나, 이에 한정되는 것은 아니다. 상기 수동 소자(200)가 캐패시터인 경우, 상기 전극(210)은 Cu/Ni/Sn을 포함할 수 있다. 또한, 상기 수동 소자(200)가 저항인 경우, 상기 전극(210)은 Ag/Ni/Sn을 포함할 수 있다.
상기 제1 및 제2 패드(110a, 110b)의 적어도 하나 이상의 측면은 상기 제2 솔더 레지스트(400b)에 의하여 에워싸이므로, 상기 충진 물질(230)이 상기 제2 솔더 레지스트(400b)로 플로우 되는 것을 방지할 수 있다. 따라서, 상기 수동 소자(200)에 불량이 발생하는 경우 리워크(rework) 공정을 용이하게 할 수 있다. 즉, 테스트 공정에서 상기 수동 소자(200)에 불량이 발생한 경우, 리플로우 공정을 수행하면 상기 충진 물질(230)이 용융되므로, 상기 수동 소자(200)를 상기 기판(100)으로부터 용이하게 분리할 수 있고, 새로운 수동 소자(200)를 실장할 수 있다.
또한, 상기 반도체 패키지(7)에서, 상기 제1 및 제2 패드(110a, 110b)와 각각 이격되고, 상기 제1 및 제2 패드(110a, 110b) 사이에 소정의 간격을 갖는 제1 솔더 레지스트(400a)가 형성되어, 충진 물질 베리어로서 기능하므로, 상기 수동 소자(200)와 상기 제1 및 제2 패드(110a, 110b)를 전기적으로 연결하는 리플로우 공정에서 상기 충진 물질이 제1 패드(110a)에서 제2 패드(110b)로 플로우 되어 쇼트가 발생하는 것을 방지할 수 있다.
다음으로 도 19를 참조하면, 몰딩 부재(500)를 이용하여 상기 기판(100)의 상면, 상기 수동 소자(200)의 측면 및 상면을 덮는 몰딩 공정을 수행할 수 있다.
상기 몰딩 부재(500)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 상기 몰딩 부재(500)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 상기 수동 소자(200)가 실장되는 상기 제1 패드(110a)와 상기 제2 패드(110b)의 사이에는 상기 제1 솔더 레지스트(400a)를 중심으로 오픈 영역(100a)이 형성되어 있으므로, 상기 수동 소자(200)와 상기 기판(100) 사이에 형성된 공간에 몰딩 공정을 용이하게 수행할 수 있다.
따라서, 상기 수동 소자(200)를 상기 기판(100) 상에 안정적으로 실장할 수 있으므로 반도체 패키지(8)의 신뢰성을 높일 수 있다.
다음으로, 상기 기판(100)의 하면에 외부 장치와 전기적으로 접속하기 위한 연결 단자(미도시)를 형성할 수 있다. 상기 연결 단자(미도시)는 예를 들어, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다. 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다. 그러나 이에 한정되는 것은 아니다.
도 20은 본 발명의 일 실시예에 따른 시스템(12)을 보여주는 개략도이다.
도 20을 참조하면, 시스템(12)은 제어부(121), 입출력부(122), 메모리부(123) 및 인터페이스부(124)를 포함할 수 있다.
시스템(12)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어부(121)는 프로그램을 실행하고, 상기 시스템(12)을 제어하는 역할을 할 수 있다. 상기 제어부(121)는, 예를 들어 마이크로 프로세서(micro processor), 디지털 신호 처리기(digital signal processor), 마이크로 콘트롤러(micro controller) 또는 이와 유사한 장치일 수 있다.
입출력부(122)는 상기 시스템(12)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(12)은 상기 입출력부(122)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입출력부(122)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리부(123)는 상기 제어부(121)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 상기 제어부(121)에서 처리된 데이터를 저장할 수 있다. 상기 메모리부(123)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다.
인터페이스부(124)는 상기 시스템(12)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 상기 제어부(121), 상기 입출력부(122), 상기 메모리부(123) 및 상기 인터페이스부(124)는 버스(미도시)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(12)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 21은 본 발명의 실시예에 의해 제조된 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
도 21을 참조하면, 도 20의 시스템(12)이 모바일 폰(13)에 적용되는 예를 도시한다. 그밖에, 도 20의 시스템(12)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11: 반도체 패키지 12: 시스템 13: 모바일 폰 100: 기판
100a: 오픈 영역 110a: 제1 패드 110b: 제2 패드
110c: 제3 패드 121: 제어부 122: 입출력부
123: 메모리부 124: 인터페이스부 130: 제4 패드
150: 연결 단자 200, 200a: 수동 소자 230: 충진 물질
240: 마스터 필름 300: 능동 소자 304: 패드
306: 부착층 308, 320: 연결 부재 400: 솔더 레지스트
400': 솔더 레지스트층 400a: 제1 솔더 레지스트
400b: 제2 솔더 레지스트 410b: 제3 솔더 레지스트
420: 마스터 필름 500: 몰딩 부재

Claims (10)

  1. 기판;
    상기 기판 상에 서로 이격되어 배치된 제1 및 제2 패드; 및
    상기 제1 및 제2 패드 사이의 영역에서는 상기 기판의 적어도 일부가 노출되도록 형성되며, 동시에 상기 제1 패드 및 상기 제2 패드 사이 이외의 영역에서는 상기 제1 패드 및 상기 제2 패드의 적어도 일부를 덮도록 형성된 솔더 레지스트;
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 솔더 레지스트는,
    상기 제1 및 제2 패드 사이의 영역에서 상기 제1 패드 및 상기 제2 패드와 각각 이격되어 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 및 제2 패드 사이의 영역에 형성된 상기 솔더 레지스트의 길이는,
    상기 솔더 레지스트로 덮이지 않은 상기 제1 및 제2 패드의 측면의 길이보다 길거나, 또는 같은 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 솔더 레지스트는,
    상기 제1 및 제2 패드 사이의 영역에서 상기 제1 및 제2 패드 각각의 일측면이 노출되도록 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 솔더 레지스트는,
    상기 제1 패드 및 상기 제2 패드 사이 이외의 영역에서, 상기 제1 및 제2 패드와 단차를 가지며, 상기 제1 및 제2 패드 상의 삼면을 에워싸도록 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 패드 상에 실장된 수동 소자;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 수동 소자와 상기 기판 사이의 공간에 충진된 몰딩 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 기판;
    상기 기판의 상면 또는 하면에 수동 소자가 실장되도록 서로 이격되어 배치된 제1 및 제2 패드; 및
    상기 제1 및 제2 패드 사이의 영역에서는 상기 기판의 적어도 일부가 노출되도록 형성되며, 동시에 상기 제1 패드 및 상기 제2 패드 사이 이외의 영역에서는 상기 제1 패드 및 상기 제2 패드의 적어도 일부를 덮도록 형성된 솔더 레지스트;
    를 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 및 제2패드 상에 실장된 수동 소자;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 기판의 상면에 실장된 상기 수동 소자의 측면, 상면 및, 상기 수동 소자와 상기 기판 사이의 공간에 충진된 몰딩 부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
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