TW201806121A - 半導體裝置 - Google Patents

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金善大
白亨吉
趙允來
白南奎
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三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，所述半導體裝置包括：半導體基底，包括主晶片區域及與主晶片區域相鄰的劃線通道區域，劃線通道區域包括與主晶片區域相鄰的第一區及與第一區相鄰的第二區；絕緣層，配置在半導體基底上；第一壓印結構，在絕緣層的與第一區對應的第一區域中配置在所述絕緣層的第一表面上；第二壓印結構，在絕緣層的與第二區對應的第二區域中配置在所述絕緣層的第一表面上；以及擋壩結構，在與第一壓印結構對應的位置處設置在絕緣層的第一區域中，擋壩結構在和絕緣層的與半導體基底相鄰的第二表面所垂直的方向上延伸。

Description

半導體裝置
本發明是有關於一種半導體裝置、一種半導體晶片及一種製造所述半導體裝置的方法。
可利用晶粒鋸切過程（die-sawing process）對上面形成有集成晶片的半導體晶片進行切割來製作半導體晶片。在晶粒鋸切過程期間，鋸葉片沿劃線通道區（scribe lane region）切割半導體晶片，從而物理地分離多個半導體晶片。
由於需要具有大容量且高度集成的積體電路裝置，因此劃線通道區在半導體晶片上佔據的面積縮減，且在晶粒鋸切過程期間施加到半導體裝置的應力使積體電路損害的風險增大。
根據本發明概念的示例性實施例，提供一種能夠防止在晶粒鋸切過程期間產生的應力傳遞到積體電路的半導體裝置。
此外，根據本發明概念的一或多個示例性實施例提供一種可靠性提升的半導體晶片。
另外，根據本發明概念的一或多個示例性實施例提供一種製造能夠防止在晶粒鋸切過程期間產生的應力傳遞到積體電路的半導體裝置的方法。
根據示例性實施例，提供一種半導體裝置，所述半導體裝置包括：半導體基底，包括主晶片區域及與所述主晶片區域相鄰的劃線通道區域，所述劃線通道區域包括與所述主晶片區域相鄰的第一區及與所述第一區相鄰的第二區；絕緣層，配置在所述半導體基底上；第一壓印結構，在所述絕緣層的與所述劃線通道區域的所述第一區對應的第一區域中配置在所述絕緣層的第一表面上；第二壓印結構，在所述絕緣層的與所述劃線通道區域的所述第二區對應的第二區域中配置在所述絕緣層的所述第一表面上；以及擋壩結構，在與所述第一壓印結構對應的位置處設置在所述絕緣層的所述第一區域中，所述擋壩結構在和所述絕緣層的與所述半導體基底相鄰的第二表面所垂直的方向上延伸。
根據本發明概念的示例性實施例，每一個擋壩結構均設置在對應的第一壓印結構正下方的位置處。根據本發明概念的示例性實施例，所述第一壓印結構中的每一個均具有第一形狀，所述第二壓印結構中的每一個均具有第二形狀，且所述第一形狀與所述第二形狀不同。根據本發明概念的示例性實施例，每一個所述第一壓印結構均具有條形狀，所述第二壓印結構中的每一個均具有點形狀，且所述第一壓印結構比所述第二壓印結構大。
根據本發明概念的示例性實施例，所述擋壩結構從所述絕緣層的所述第二表面延伸到所述第一壓印結構。根據本發明概念的示例性實施例，所述擋壩結構中的每一個包括：至少一個虛擬配線層，在與所述絕緣層的所述第二表面平行的方向上延伸；至少一個虛擬通孔，從所述至少一個虛擬配線層延伸到對應的第一壓印結構；以及虛擬通孔接觸點，從所述絕緣層的所述第二表面延伸到所述虛擬配線層。根據本發明概念的示例性實施例，所述至少一個虛擬配線層包括在與所述絕緣層的所述第二表面平行的所述方向上延伸的第一虛擬配線層及第二虛擬配線層，且其中所述至少一個虛擬通孔包括：第一虛擬通孔，連接所述第一虛擬配線層到所述第二虛擬配線層；以及 第二虛擬通孔，連接所述第二虛擬配線層到對應的第一壓印結構。
根據本發明概念的示例性實施例，所述擋壩結構中的至少一個擋壩結構在所述絕緣層的厚度方向上與對應的第一壓印結構間隔開。根據本發明概念的示例性實施例，所述擋壩結構包括：第一擋壩結構，從所述第二表面延伸到所述第一壓印結構；以及第二擋壩結構，從所述絕緣層的所述第二表面延伸並在所述絕緣層的所述厚度方向上與所述第一壓印結構間隔開。
根據本發明概念的示例性實施例，所述裝置進一步包括排列在所述擋壩結構與所述主晶片區域之間的至少一個保護環結構，其中所述保護環結構包括：至少一個虛擬配線層，在與所述絕緣層的所述第二表面平行的方向上延伸；至少一個虛擬通孔，從所述至少一個虛擬配線層延伸到對應的第一壓印結構；以及虛擬通孔接觸點，從所述絕緣層的所述第二表面延伸到所述虛擬配線層。
根據本發明概念的示例性實施例，其中在相鄰的第一壓印結構之間及相鄰的第二壓印結構之間在所述絕緣層的所述第一表面中設置有多個溝槽。
根據本發明概念的示例性實施例，所述第一壓印結構及所述第二壓印結構被排列成與所述主晶片區域的側邊緣平行的行。根據本發明概念的示例性實施例，所述第二壓印結構被排列成矩陣，且排列在第一行中的第一壓印結構在所述第一行及第二行的方向上與排列在所述第二行中的第一壓印結構偏置。根據本發明概念的示例性實施例，其中排列在第一行中的第二壓印結構在所述第一行及第二行的方向上與排列在所述第二行中的第二壓印結構偏置。
根據另一示例性實施例，提供一種半導體裝置，所述半導體裝置包括：半導體基底，包括主晶片區域及與所述主晶片區域相鄰的劃線通道區域；絕緣層，配置在所述半導體基底上；壓印結構，在所述絕緣層的與所述劃線通道區域對應的區域中配置在所述絕緣層的第一表面上；並且其中在相鄰的壓印結構之間在所述絕緣層的所述第一表面中設置有多個溝槽。
根據本發明概念的示例性實施例，所述溝槽中的每一個的底面均具有圓的形狀。根據本發明概念的示例性實施例，所述壓印結構的寬度比所述溝槽的寬度大。
根據另一示例性實施例，提供一種半導體裝置，所述半導體裝置包括：半導體基底，包括主晶片區域及與所述主晶片區域相鄰的劃線通道區域，所述劃線通道區域包括與所述主晶片區域相鄰的第一區及與所述第一區相鄰的第二區；絕緣層，配置在所述半導體基底上；第一壓印結構，在所述絕緣層的與所述劃線通道區域的所述第一區對應的第一區域中配置在所述絕緣層的第一表面上；以及第二壓印結構，在所述絕緣層的與所述劃線通道區域的所述第二區對應的第二區域中配置在所述絕緣層的所述第一表面上，其中所述第一壓印結構中的每一個均具有第一形狀，所述第二壓印結構中的每一個均具有第二形狀，且所述第一形狀與所述第二形狀不同。
根據本發明概念的示例性實施例，所述裝置進一步包括鈍化層，其中所述鈍化層形成在所述絕緣層上且至少部分地覆蓋所述第一壓印結構及所述第二壓印結構。根據本發明概念的示例性實施例，所述第一壓印結構及所述第二壓印結構是由導電材料製成。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A到圖1C是根據示例性實施例的半導體裝置100的圖，其中圖1A是根據示例性實施例的半導體裝置100的示意性平面圖，圖1B是示出圖1A中由“S”表示的一部分的放大圖的示意性平面圖，且圖1C是沿圖1B所示的線A-A'截取的半導體裝置100的示意性截面圖。
參照圖1A到圖1C，半導體裝置100包括：半導體基底102，包括主晶片區域MC及劃線通道區域SL；絕緣層104，位於半導體基底102上；壓印圖案120，在劃線通道區域SL內配置在絕緣層104上；以及擋壩結構110，在劃線通道區域SL內配置在絕緣層104中。這裡，半導體裝置100可為包括多個積體電路裝置的半導體晶片。
半導體基底102可包含半導體材料，例如矽（Si）。作為另外一種選擇，半導體基底102可包含例如鍺（Ge）等半導體元素，或者例如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷化銦（InP）等半導體化合物材料。作為另一實例，半導體基底102可具有絕緣體上半導體（semiconductor on insulator，SOI）結構。半導體基底102可包括導電區域，例如摻雜有雜質的井或摻雜有雜質的結構。
絕緣層104配置在半導體基底102的表面上。絕緣層104可透過堆疊多個層間絕緣層形成。絕緣層104可包含氧化矽、氮化矽或氮氧化矽，但不僅限於此。
如圖1A中所示，半導體裝置100可包括主晶片區域MC及劃線通道區域SL。
半導體裝置100可包括多個主晶片區域MC，且鄰近的主晶片區域MC可透過夾置在中間的劃線通道區域SL來彼此間隔開。可在主晶片區域MC中的每一個上形成半導體裝置。所述半導體裝置可包括存儲裝置或邏輯裝置。另外，所述半導體裝置可包括多個各種類型的獨立裝置。所述多個獨立裝置可包括例如以下等各種精密電子裝置：金屬氧化物半導體場效電晶體（metal-oxide semiconductor field-effect-transistor，MOSFET），例如互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體；系統大型積體（system large scale integration，LSI）；圖像感測器，例如CMOS成像感測器（CMOS imaging sensor，CIS）；微機電系統（microelectromechanical system，MEMS）；主動裝置；以及被動裝置。
劃線通道區域SL中的每一個可配置在相鄰的主晶片區域MC之間，且可圍繞每一個主晶片區域MC。可在進行晶粒鋸切過程的同時以鋸葉片（saw blade）（圖2A所示的BL）來切割劃線通道區域SL。
劃線通道區域SL可包括第一區P1及第二區P2，第一區P1圍繞主晶片區域MC的邊緣並與主晶片區域MC的邊緣相鄰，且第二區P2圍繞第一區P1並與第一區P1相鄰。也就是說，第二區P2可透過夾置在第二區P2與主晶片區域MC之間的第一區P1來與主晶片區域MC間隔開。這裡，第一區P1可為在所述晶粒鋸切過程期間不被鋸葉片BL穿過的部分，且第二區P2可包括在晶粒鋸切過程期間被鋸葉片BL穿過從而進行切割的一部分。也就是說，鋸葉片BL可沿第二區P2切割半導體裝置100。
由於半導體基底102及形成在半導體基底102上的各種材料層因晶粒鋸切過程而被切割，因此半導體裝置100可被分成多個半導體晶片300。
另外，根據一個或多個示例性實施例，半導體晶片300中的每一個可包括主晶片區域MC及位於主晶片區域MC周圍的剩餘劃線通道區域（圖15所示的RSL）。這裡，所述剩餘劃線通道區域可表示在對半導體裝置100進行晶粒鋸切過程後在主晶片區域MC周圍剩餘的劃線通道區域SL。舉例來說，所述剩餘劃線通道區域可包括第一區P1及與第一區P1相鄰的第二區P2的一部分。
如圖1C中所示，壓印圖案120可在劃線通道區域SL內配置在絕緣層104上。壓印圖案120可包括從絕緣層104的上表面突出的第一壓印結構122及第二壓印結構124。壓印圖案120可包括例如鋁或鋁合金，但不僅限於此。
在壓印圖案120的相鄰第一壓印結構122之間及相鄰第二壓印結構124之間在絕緣層104的被暴露出的部分上可形成有多個溝槽125。在一些示例性實施例中，可透過使用壓印圖案120作為蝕刻罩幕移除絕緣層104的一部分來形成溝槽125。溝槽125可具有從壓印結構122及124的底面朝所述絕緣層的下表面延伸的深度。在一些示例性實施例中，壓印圖案120可包括排列在第一區P1內包括第一壓印結構122的第一壓印圖案121以及排列在第二區P2內包括第二壓印結構124的第二壓印圖案123。
擋壩結構110可在劃線通道區域SL內配置在絕緣層104中。擋壩結構110可在絕緣層104的厚度方向（例如，第三方向D3）上從絕緣層104的下表面延伸。另外，擋壩結構110可不連續地圍繞主晶片區域MC的邊緣。擋壩結構110可在絕緣層104的厚度方向（例如，第三方向D3）上與至少壓印圖案120一起排列。舉例來說，擋壩結構110可包含導電材料。
圖2A及圖2B是在晶粒鋸切過程期間在劃線通道區域SL中產生的擴展裂紋CR的方面的示意圖。
參照圖1A、圖2A及圖2B，鋸葉片BL在從絕緣層104的上表面朝絕緣層104的下表面的方向上切割絕緣層104及半導體基底102。儘管鋸葉片BL沿劃線通道區域SL切割半導體裝置100，然而鋸葉片BL與絕緣層104之間的物理摩擦會產生應力。這種應力導致在半導體裝置100內擴展的裂紋CR，且當裂紋CR朝主晶片區域MC擴展時，所述積體電路的可靠性可能降低。
如圖2A中所示，鋸葉片BL在從絕緣層104的上部部分向下行進的同時切割半導體裝置100，且隨後鋸葉片BL接觸壓印圖案120。這裡，從壓印圖案120的周邊開始的裂紋CR沿壓印圖案120與絕緣層104之間的介面移動。隨後，裂紋CR接觸溝槽125，且所述應力可分散開來並且裂紋CR可消失。否則，裂紋CR可在溝槽125的深度方向上擴展，也就是說，裂紋CR可不朝主晶片區域MC擴展，而是朝半導體基底102的下部部分擴展。
如圖2B中所示，從鋸葉片BL與絕緣層104或半導體基底102彼此接觸的一部分開始並朝主晶片區域MC擴展的裂紋CR可能遇到擋壩結構110。擋壩結構110可防止裂紋CR朝主晶片區域MC擴展。
重新參照圖1C，擋壩結構110可從絕緣層104的下表面延伸到絕緣層104的上表面。擋壩結構110可在絕緣層104的厚度方向（例如，第三方向D3）上對齊，並從絕緣層104的上部部分暴露出，以便部分地連接到壓印圖案120。
作為示例性實施例，擋壩結構110可各自包括：第一虛擬配線層113a及第二虛擬配線層113b，在絕緣層104中排列在不同的高度水準處，以便形成多層式虛擬配線層；第一虛擬通孔115a，將虛擬配線層彼此連接；第二虛擬通孔115b，將第二虛擬配線層113b（也就是所述多個虛擬配線層中的最上層）連接到第一壓印結構122；以及虛擬通孔接觸點111，從絕緣層104的下表面延伸且連接到第一虛擬配線層113a（也就是所述多個虛擬配線層中的最下層）。
此外，擋壩結構110可包括與虛擬通孔接觸點111的下部部分連接的支撐圖案，以便支撐虛擬通孔接觸點111。在一些示例性實施例中，所述支撐圖案可嵌置在半導體基底102中，但不僅限於此。也就是說，所述支撐圖案可從半導體基底102的表面突出。所述支撐圖案可包含例如多晶矽，但不僅限於此。
另外，圖1C示意性地示出擋壩結構110包括雙虛擬配線層113a及113b，但一個或多個實施例並不僅限於此。也就是說，擋壩結構110可包括多於兩個層，例如包括四個或八個虛擬配線層。作為另外一種選擇，擋壩結構110可包括單個虛擬配線層。
圖3及圖4是沿圖1B所示的線A-A'截取的半導體裝置100的示意性截面圖，用於說明根據示例性實施例的擋壩結構110a。
參照圖3，擋壩結構110a從絕緣層104的下表面延伸，且可與絕緣層104的上表面間隔開預定距離。因此，擋壩結構110a可與壓印圖案120分離。
舉例來說，如圖3中所示，擋壩結構110a中的每一個可僅包括從絕緣層104的下表面延伸到預定高度的虛擬通孔接觸點111。然而，擋壩結構110a並不僅限於以上實例。也就是說，與圖3中示出的實例不同，擋壩結構110a可進一步各自包括圖1C中所示的第一虛擬配線層113a、第一虛擬通孔115a及第二虛擬配線層113b中的至少一個。
參照圖4，擋壩結構110b可包括第一擋壩結構110_1及第二擋壩結構110_2，第一擋壩結構110_1從絕緣層104的下表面延伸到絕緣層104的上表面，第二擋壩結構110_2從絕緣層104延伸且與絕緣層104的上表面間隔開預定距離。第一擋壩結構110_1至少部分地連接到壓印圖案120，但第二擋壩結構110_2可與壓印圖案120間隔開。
在一些示例性實施例中，第一擋壩結構110_1可比第二擋壩結構110_2更靠近主晶片區域MC。
重新參照圖1A到圖1C，壓印圖案120可包括具有所述多個第一壓印結構122的第一壓印圖案121及具有所述多個第二壓印結構124的第二壓印圖案123。
第一壓印圖案121可排列在劃線通道區域SL的第一區P1內，且可與主晶片區域MC的邊緣相鄰並且至少部分地圍繞主晶片區域MC的邊緣。此外，第二壓印圖案123可排列在劃線通道區域SL的第二區P2內，且可與第一壓印圖案121相鄰以圍繞第一壓印圖案121。也就是說，第二壓印圖案123可透過夾置在第二壓印圖案123與主晶片區域MC之間的第一壓印圖案121來與主晶片區域MC間隔開。
在一些示例性實施例中，構成第一壓印圖案121的第一壓印結構122與構成第二壓印圖案123的第二壓印結構124可具有彼此不同的形狀。舉例來說，第一壓印結構122沿主晶片區域MC的邊緣延伸的長度（例如，第一壓印結構122在第一方向D1上的延伸長度）可比第二壓印結構124沿主晶片區域MC的邊緣延伸的長度（例如，第二壓印結構124在第一方向D1上的延伸長度）長。
構成第一壓印圖案121的第一壓印結構122可被形成為沿主晶片區域MC的邊緣延伸的行（line），或在主晶片區域MC的邊緣方向上具有更長軸線的條(bar)。
構成第二壓印圖案123的第二壓印結構124可被形成為點塊（dot）或矩形。
另外，在一些示例性實施例中，第一壓印結構122及/或第二壓印結構124可具有傾斜的側表面。也就是說，第一壓印結構122及/或第二壓印結構124可具有在高度方向上變窄的形狀。
另外，各自具有沿主晶片區域MC的邊緣延伸的線形狀（line shape）或條形狀的所述多個第一壓印結構122可沿主晶片區域MC的邊緣排列成彼此間隔開，且可不連續地圍繞主晶片區域MC。此外，所述多個第一壓印結構122在遠離主晶片區域MC的邊緣的方向上排列，且由此成層地（in layers）圍繞主晶片區域MC。
各自具有點形狀的所述多個第二壓印結構124沿主晶片區域MC的邊緣排列，且同時在遠離主晶片區域MC的方向上排列。舉例來說，所述多個第二壓印結構124可被排列成矩陣。
圖5是根據示例性實施例的半導體裝置的第一壓印圖案121的平面圖。
參照圖5及圖1A，所述多個第一壓印結構122沿主晶片區域MC的邊緣（例如，第一方向D1）排列，且可在與主晶片區域MC的邊緣垂直的方向（例如，第二方向D2）上排列。在第一方向D1上彼此相鄰的第一壓印結構122在第一方向D1上彼此間隔開預定距離，且在第二方向D2上彼此相鄰的第一壓印結構122可彼此間隔開預定距離。第一壓印結構122成層地圍繞主晶片區域MC，且可不連續地圍繞主晶片區域MC的邊緣。
另外，在與主晶片區域MC的邊緣垂直的方向（例如，第二方向D2）上彼此相鄰的第一壓印結構122可被排列成在沿主晶片區域MC的邊緣的方向（例如，第一方向D1）上偏置多達第一距離x1。隨後，第一壓印結構122可以階梯的形式在第二方向D2上排列。
當在第一方向D1上偏置預定距離且在第二方向D2上排列的三個第一壓印結構122形成一個組時，第一壓印結構122可在第一方向D1及第二方向D2上排列，同時形成多個組。舉例來說，第一組G1的第一壓印結構及第二組G2的第一壓印結構可在第二方向D2上排列，且第三組G3的第一壓印結構及第四組G4的第一壓印結構可在第二方向D2上排列。此外，第一組G1的第一壓印結構及第三組G3的第一壓印結構可在第一方向D1上排列，且第二組G2的第一壓印結構及第四組G4的第一壓印結構可在第一方向D1上排列。
這裡，三個第一壓印結構122在第一方向上偏置形成一個組，但形成一個組的第一壓印結構122的數目並不僅限於此。
圖6是根據示例性實施例的半導體裝置的第一壓印圖案121a的平面圖。
參照圖6及圖1A，第一壓印圖案121a可包括第一壓印結構122b，第一壓印結構122b在主晶片區域MC的拐角周圍（也就是在與主晶片區域MC的拐角相鄰的部分處）折彎。
具有折彎形狀的第一壓印結構122b可不設置在主晶片區域MC的每一拐角處，但可設置在主晶片區域MC的拐角中的一些拐角處。
圖7是根據示例性實施例的半導體裝置中的第二區P2的截面圖。
參照圖7，第二壓印結構124可排列在第二區P2中除第二區P2的中心部分P2_c以外的邊緣部分P2_e處。這裡，第二區P2的邊緣部分P2_e可表示和第一區P1與第二區P2之間的邊界相鄰的區。也就是說，第二區P2中的中心部分P2_c的相對的側可接觸第二區P2的邊緣部分P2_e。
鋸葉片區可表示在進行晶粒鋸切過程期間由鋸葉片BL直接切割的區。在一些示例性實施例中，所述鋸葉片區可包括第二區P2的中心部分P2_c及邊緣部分P2_e中與第二區P2的中心部分P2_c相鄰的一些部分。換句話說，鋸葉片區的寬度BL_w可比第二區P2的中心部分P2_c的寬度大。
因此，在進行晶粒鋸切過程的同時，鋸葉片BL沿第二區P2的中心部分P2_c切割半導體裝置100。這裡，鋸葉片BL的相對的側接觸第二壓印結構124，且鋸葉片BL的中心部分可在不接觸第二壓印結構124的條件下直接切割絕緣層104。
由於第二壓印結構124並不排列在第二區P2的中心部分P2_c處（其中鋸葉片BL主要接觸中心部分P2_c），因此在第二壓印結構124受損時產生顆粒的生成可減少。
圖8是根據示例性實施例的半導體裝置的第二壓印圖案123a的平面圖。
參照圖8，形成第二壓印圖案123a的第二壓印結構124可被形成為點塊。這裡，與圖1B中不同，第二壓印結構124中相鄰的第二壓印結構124可被排列成在第二方向上彼此偏置（也就是呈交錯形（zig-zag）圖案）。也就是說，第二壓印結構124可在第一方向D1上呈交錯形圖案排列。作為另外一種選擇，第二壓印結構124可沿第二方向D2呈交錯形圖案排列。
圖9是根據示例性實施例的半導體裝置的擋壩結構110的一部分及第一壓印結構122的示意性透視圖。
參照圖1A到圖1C、及圖9，擋壩結構110排列在第一區P1中，且擋壩結構110及第一壓印結構122可在絕緣層104的厚度方向上排列。
在一些示例性實施例中，第一壓印結構122可各自具有沿主晶片區域MC的邊緣延伸的線形狀或條形狀，且配置在第一壓印結構122下面的擋壩結構110也可具有沿主晶片區域MC的邊緣延伸的線形狀或條形狀。
這裡，擋壩結構110可沿主晶片區域MC的邊緣延伸到第一長度L1，且第一長度L1可與第一壓印結構122沿主晶片區域MC的邊緣的延伸長度對應。
圖10是根據示例性實施例的在半導體裝置中的絕緣層104的上部部分中形成的壓印圖案及溝槽125的截面圖。
參照圖1C及圖10，第一壓印結構122或第二壓印結構124排列在絕緣層104上，且溝槽125可形成在兩個相鄰的第一壓印結構122之間或兩個相鄰的第二壓印結構124之間。
在一些示例性實施例中，溝槽125可從絕緣層104的上表面向下形成到預定深度，且溝槽125可具有朝下變窄的形狀及圓的末端（rounded end）。具有圓的形狀的溝槽125可均勻地分散裂紋，且所述裂紋可有效地得到移除。
另外，第一壓印結構122或第二壓印結構124可各自在與主晶片區域MC的邊緣垂直的方向（例如，第二方向D2）上具有第一寬度w1，且所述兩個相鄰的第一壓印結構122或所述兩個相鄰的第二壓印結構124可彼此間隔開第二寬度w2。
這裡，第一寬度w1可表示第一壓印結構122或第二壓印結構124的底面的寬度。第二寬度w2可表示與第一壓印結構122或第二壓印結構124的底面處於相同水準的所述兩個相鄰的第一壓印結構122或所述兩個相鄰的第二壓印結構124之間的距離。在一些示例性實施例中，第一寬度w1可比第二寬度w2大。舉例來說，第一寬度w1可為第二寬度w2兩倍大，但並不僅限於此。
另外，重新參照圖1A到圖1C，透過部分地移除從壓印圖案120暴露出的絕緣層104所形成的溝槽125可在整個絕緣層104中連續地形成。
另外，在一些其他示例性實施例中，溝槽125可形成在絕緣層104的某一區中。
圖11A及圖11B是說明根據示例性實施例的半導體裝置100c的圖，其中圖11A是根據示例性實施例的半導體裝置100c的示意性平面圖，且圖11B是沿圖11A所示的線B-B'截取的半導體裝置100c的示意性截面圖。
除了半導體裝置100c進一步包括保護環結構形成區GR及排列在保護環結構形成區GR中的保護環結構130以外，圖11A及圖11B中示出的半導體裝置100c與參照圖1A到圖1C說明的半導體裝置100實質上相同。在圖11A及圖11B中，與圖1A到圖1C相同的參考編號表示相同的元件，且不再對其進行詳細說明。
參照圖11A及圖11B，劃線通道區域SL可包括第一區P1及第二區P2，且第一區P1可包括上面排列有保護環結構130的保護環結構形成區GR。保護環結構形成區GR可圍繞主晶片區域MC的邊緣。
保護環結構130可排列在擋壩結構110與主晶片區域MC之間。保護環結構130可呈環型（ring type）或環圈型（loop type）連續地圍繞主晶片區域MC的邊緣。
在圖11B中，保護環結構130成雙層地圍繞主晶片區域MC的邊緣，但保護環結構130的數目並不僅限於此。
保護環結構130可排列在絕緣層104中。保護環結構130可在絕緣層104的厚度方向上從絕緣層104的下表面延伸。
在一些示例性實施例中，壓印圖案120可不配置在裡面形成有保護環結構130的保護環結構形成區GR上。
作為另外一種選擇，在一些其他示例性實施例中，第一壓印圖案121可形成在保護環結構形成區GR上，且第一壓印結構122可在絕緣層104的厚度方向上與保護環結構130一起排列。這裡，排列在保護環結構形成區GR上的第一壓印結構122可以與保護環結構130相同的方式沿主晶片區域MC的邊緣連續地形成，或者可以與保護環結構130不同的方式不連續地形成。
另外，在一些示例性實施例中，保護環結構130可從絕緣層104的下表面延伸到絕緣層104的上表面。保護環結構130可與圖1C中示出的擋壩結構110實質上相同。也就是說，保護環結構130可各自包括虛擬通孔接觸點、虛擬配線層及虛擬通孔。然而，保護環結構130的構造並不僅限於此，且保護環結構130可以與參照圖1C說明的擋壩結構110不同的方式構造。
在一些其他示例性實施例中，保護環結構130可從絕緣層104的下表面延伸，且可與絕緣層104的上表面間隔開預定距離。與參照圖3說明的擋壩結構110相同，保護環結構130可僅包括所述虛擬通孔接觸點。然而，保護環結構130的構造並不僅限於以上實例。
圖12A是根據示例性實施例的半導體裝置100d的平面圖，且圖12B是沿圖12A所示的線C-C'及線D-D'截取的半導體裝置100c的示意性截面圖。
除了半導體裝置100d進一步包括鈍化層140以外，參照圖12A及圖12B說明的半導體裝置100d與參照圖1A到圖1C說明的半導體裝置100實質上相同。在圖12A及圖12B中，與圖1A到圖1C相同的參考編號表示相同的元件，且不再對其進行詳細說明。
參照圖12A及圖12B，半導體裝置100d可進一步包括鈍化層140，鈍化層140形成在絕緣層104上且至少部分地覆蓋壓印圖案120。在一些示例性實施例中，鈍化層140可包含與絕緣層104的材料不同的材料。舉例來說，鈍化層140可包含氮化矽層。
在一些示例性實施例中，鈍化層140可僅部分地形成在劃線通道區域SL上。因此，鈍化層140可覆蓋壓印圖案120的一部分，並暴露出壓印圖案120的另一部分。
這裡，溝槽125可不形成在絕緣層104的形成有鈍化層140的部分中。也就是說，溝槽125可形成在絕緣層104的沒有形成鈍化層140的部分中。
圖13A到圖13F是按加工次序說明根據示例性實施例的一種製造半導體裝置的方法的截面圖。在圖13A到圖13F中，將闡述製造參照圖1A到圖1C說明的半導體裝置100的方法作為實例。圖13A到圖13F示出半導體裝置100中的劃線通道區域SL及主晶片區域MC。
參照圖13A，半導體基底102包括劃線通道區域SL及主晶片區域MC。
另外，在劃線通道區域SL內在半導體基底102的表面上形成虛擬通孔接觸點111，且在半導體基底102的表面上形成填充在虛擬通孔接觸點111的周邊中的第一層間絕緣層104a。此外，在主晶片區域MC內在半導體基底102的表面上形成通孔接觸點211及至少一個電晶體TR，且在半導體基底102的表面上形成圍繞通孔接觸點211及電晶體TR的第一層間絕緣層104a。
在一些示例性實施例中，可在支撐圖案上分別形成虛擬通孔接觸點111及通孔接觸點211，所述支撐圖案配置在虛擬通孔接觸點111及通孔接觸點211下方。所述支撐圖案可例如嵌置在半導體基底102中，但不僅限於此。也就是說，所述支撐圖案可從半導體基底102的表面突出。所述支撐圖案可包含例如多晶矽，但不僅限於此。
第一層間絕緣層104a可包含氧化矽、氮化矽或氮氧化矽。
可透過以下來形成電晶體TR：在半導體基底102的表面上形成閘電極結構並在位於所述閘電極結構的相對的側處的半導體基底102中摻雜雜質。
此外，在一些示例性實施例中，排列在劃線通道區域SL上的虛擬通孔接觸點111及排列在主晶片區域MC上的通孔接觸點211可包含金屬、金屬矽化物、摻雜有雜質的半導體或其組合。舉例來說，虛擬通孔接觸點111及通孔接觸點211可包含但不僅限於：金屬，例如鎢、鎳、鈷及鉭；金屬矽化物，例如矽化鎢、矽化鎳、矽化鈷及矽化鉭；摻雜有雜質的多晶矽；或者其組合。
另外，在整個主晶片區域MC及劃線通道區域SL的第一層間絕緣層104a上形成第二層間絕緣層104b。第二層間絕緣層104b可包括配置在劃線通道區域SL上的第一虛擬配線層113a及配置在主晶片區域MC上的第一配線層213a。第一虛擬配線層113a可連接到虛擬通孔接觸點111，且第一配線層213a可連接到通孔接觸點211。
第二層間絕緣層104b可包含氧化矽、氮化矽或氮氧化矽。
在一些示例性實施例中，為了形成第一虛擬配線層113a及第一配線層213a，在基底102上方形成覆蓋第一層間絕緣層104a、虛擬通孔接觸點111及通孔接觸點211的第二層間絕緣層104b，並部分地移除第二層間絕緣層104b以便形成多個線形狀的開口來穿過第二層間絕緣層104b暴露出虛擬通孔接觸點111及通孔接觸點211。在那以後，可在劃線通道區域SL及主晶片區域MC上分別形成用於填充具有線形狀的所述多個開口的第一虛擬配線層113a及第一配線層213a。
參照圖13B，在第二層間絕緣層104b上依序形成第三層間絕緣層104c、第四層間絕緣層104d、及第五層間絕緣層104e。第三層間絕緣層104c可包括位於劃線通道區域SL上的第一虛擬通孔115a，且可包括位於主晶片區域MC上的第一通孔215a。第四層間絕緣層104d可包括位於劃線通道區域SL上的第二虛擬配線層113b，且可包括位於主晶片區域MC上的第二配線層213b。第五層間絕緣層104e可包括位於劃線通道區域SL上的第二虛擬通孔115b、可包括位於主晶片區域MC上的第二通孔215b。
更詳細來說，在整個主晶片區域MC及劃線通道區域SL在第二層間絕緣層104b上形成第三層間絕緣層104c。在第三層間絕緣層104c中形成暴露出第一虛擬配線層113a及第一配線層213a的開口，且隨後以導電材料填充所述開口，以便形成第一虛擬通孔115a及第一通孔215a。
另外，在整個主晶片區域MC及劃線通道區域SL在第三層間絕緣層104c上形成第四層間絕緣層104d。在那以後，可透過鑲嵌過程（damascene process）來形成第二虛擬配線層113b及第二配線層213b。
接下來，在整個主晶片區域MC及劃線通道區域SL在第四層間絕緣層104d上形成第五層間絕緣層104e。在第五層間絕緣層104e中形成用於暴露出第二虛擬配線層113b及第二配線層213b的開口，且隨後以導電材料填充所述開口，以便形成第二虛擬通孔115b及第二通孔215b。
第三層間絕緣層到第五層間絕緣層104c-104e可包含氧化矽、氮化矽或氮氧化矽。
在一些示例性實施例中，可將形成擋壩結構110中的每一個擋壩結構的虛擬通孔接觸點111、第一虛擬配線層113a、第一虛擬通孔115a、第二虛擬配線層113b、及第二虛擬通孔115b形成為沿主晶片區域MC的邊緣延伸的行（lines）或條（bars）。
參照圖13C，在絕緣層104上形成金屬層120L。可在劃線通道區域SL及主晶片區域MC兩者上形成金屬層120L。舉例來說，金屬層120L可包含鋁或鋁合金，但不僅限於此。
參照圖13D，將金屬層120L圖案化，以在劃線通道區域SL上形成壓印圖案120且在主晶片區域MC上形成連接焊墊（landing pad）220。
在一些示例性實施例中，參照圖13D及圖1B，壓印圖案120可包括形成在第一區P1上的第一壓印圖案121及形成在第二區P2上的第二壓印圖案123。第一壓印結構122及擋壩結構110可在絕緣層104的厚度方向上彼此重疊。
在一些示例性實施例中，可將形成第一壓印圖案121的第一壓印結構122及形成第二壓印圖案123的第二壓印結構124圖案化成具有彼此不同的形狀。舉例來說，第一壓印結構122及第二壓印結構124沿主晶片區域MC的邊緣延伸的長度可彼此不同。另外，可將第一壓印結構122形成為沿主晶片區域MC的邊緣延伸的行或條，且可將第二壓印結構124形成為點塊。
參照圖13E，利用壓印圖案120作為蝕刻罩幕來部分地移除從壓印圖案120暴露出的絕緣層104，以便形成溝槽125。溝槽125可從壓印圖案120的底面延伸到更低的水準。另外，在圖13E中，將溝槽125形成到第四層間絕緣層104d的上表面，但不僅限於此，也就是說，溝槽125的深度可有變化。
參照圖13F，進行晶粒鋸切過程，且利用鋸葉片BL來切割半導體基底102及形成在半導體基底102上的各種材料層。隨後，可將所述半導體裝置劃分開成多個半導體晶片。所述半導體晶片中的每一個均可包括主晶片區域MC及在主晶片區域MC周邊部分上剩餘的劃線通道區域SL。
儘管圖13A到圖13F說明對劃線通道區域SL及主晶片區域MC進行的製造過程是同時進行的，然而對劃線通道區域SL及主晶片區域MC進行的製造過程也可分開地進行。
以上參照圖13A到圖13F闡述製造半導體裝置100的方法，但可在本發明概念的技術範圍內透過修改參照圖13A到圖13F提供的說明來製造具有各種結構的半導體裝置。
圖14A及圖14B是根據示例性實施例的一種製造半導體裝置的方法的截面圖。圖14A及圖14B示出所述半導體裝置中的劃線通道區域SL及主晶片區域MC。
參照圖14A，製備已經歷過參照圖13A到圖13D說明的過程的半導體裝置。
另外，在絕緣層104上形成覆蓋壓印圖案120及連接焊墊220的鈍化層140，且在鈍化層140上形成用於暴露出鈍化層140的一部分的罩幕層150。
罩幕層150暴露出鈍化層140中形成有壓印圖案120的一部分、及位於連接焊墊220上的鈍化層140的一部分。
鈍化層140可包含與絕緣層104的材料不同的材料。舉例來說，鈍化層140可包含氮化矽層。
參照圖14B，可利用罩幕層150及壓印圖案120作為蝕刻罩幕來蝕刻從罩幕層150暴露出的鈍化層140及鈍化層140下面的絕緣層104。在劃線通道區域SL中，利用罩幕層150及壓印圖案120作為蝕刻罩幕來部分地蝕刻絕緣層104，以形成溝槽125。在主晶片區域MC中，移除從罩幕層150暴露出的鈍化層140，以形成暴露出連接焊墊220的焊墊窗140w。在那以後，可移除罩幕層150。
在用於製造參照圖12A及圖12B說明的半導體裝置100d的一些示例性實施例中，可進行以下過程。
在絕緣層104上形成鈍化層140以後，在鈍化層140上形成用於暴露出鈍化層140的一部分的罩幕層。這裡，可僅在壓印圖案120的至少一部分上形成罩幕層。
隨後，利用所述罩幕層作為蝕刻罩幕來進行蝕刻過程。作為蝕刻過程的結果，從所述罩幕層暴露出的鈍化層140及位於所述鈍化層140下面的絕緣層104的一部分被移除以形成溝槽125，且被罩幕層覆蓋的鈍化層140及位於鈍化層140下面的絕緣層104可不被蝕刻。在那以後，可移除罩幕層。
以上闡述根據一個或多個示例性實施例的製造半導體裝置的示例性方法，但所屬領域中的普通技術人員將理解，可透過在所述一個或多個示例性實施例的技術範圍內進行改變及修改來製造具有透過對參照圖1A到圖12B說明的半導體裝置進行改變及修改獲得的各種結構的半導體裝置。
圖15是根據示例性實施例的半導體封裝1000的截面圖。
參照圖15，半導體封裝1000可包括封裝基底1100、安裝在封裝基底1100的表面上的半導體晶片1200、連接構件1300、模塑構件1400及外部連接構件1500。半導體晶片1200可透過對參照圖1A到圖14B說明的半導體裝置進行晶粒鋸切過程來獲得。
封裝基底1100可包括上部配線層1110、下部配線層1120以及將上部配線層1110與下部配線層1120彼此連接的內部導線1130。上部配線層1110可透過連接構件1300連接到晶片墊1210，且下部配線層1120可連接到外部連接構件1500。上部配線層1110、下部配線層1120及內部導線1130可與連接構件1300及外部連接構件1500一起充當將安裝在封裝基底1100上的半導體晶片1200電性連接到外部裝置的媒介。
半導體晶片1200可包括中心部分上形成有半導體裝置的主晶片區域以及位於所述主晶片區域的周邊部分上的剩餘劃線通道區域RSL。這裡，剩餘劃線通道區域RSL可表示在對上面形成有積體電路裝置的半導體裝置進行晶粒鋸切過程後在所述主晶片區域周邊上剩餘的劃線通道區域。擋壩結構及/或壓印圖案可形成在剩餘劃線通道區域RSL上，以防止裂紋朝主晶片區域擴展。
半導體晶片1200可安裝在封裝基底1100的表面上，且可透過配置在封裝基底1100與半導體晶片1200之間的連接構件1300來電性連接到封裝基底1100。在一些示例性實施例中，半導體晶片1200可包括存儲裝置、邏輯裝置（例如，微處理器、類比處理器及數位訊號處理器）、或系統晶片（system-on-chip），以執行各種功能。所述記憶體裝置可包括例如動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static RAM，SRAM）、快閃記憶體（flash memory）、電子可抹除可程式化唯讀記憶體（electrically erasable and programmable read only memory，EEPROM）、參數隨機存取記憶體（parameter RAM，PRAM）、磁性隨機存取記憶體（magnetic RAM，MRAM）或電阻式隨機存取記憶體（resistive RAM，RRAM）。
另外，半導體晶片1200可為具有其中堆疊有兩個或更多個半導體晶片的結構的多晶片（multi-chip）。舉例來說，所述兩個或更多個半導體晶片可為相同種類的存儲裝置，或者所述兩個或更多個半導體晶片中的一個可為存儲裝置且另一個可為微控制器裝置。
連接構件1300形成在上部配線層1110上，以將半導體晶片1200電性連接到封裝基底1100。連接構件1300可包含導電材料、銅（Cu）、鋁（Al）、焊料、銀（Ag）、錫（Sn）或金（Au）。舉例來說，連接構件1300可為包括焊料球的凸塊、焊料凸塊、金屬柱及焊料、或者透過導線接合（wire bonding）裝置形成的導線。
在一些示例性實施例中，所述積體電路裝置可不形成在半導體晶片1200的剩餘劃線通道區域RSL上，且因此連接構件1300可包括配置在半導體晶片1200的剩餘劃線通道區域RSL下面的虛擬連接構件1300a。然而，在一些其他示例性實施例中，可省略虛擬連接構件1300a。
模塑構件1400可圍繞在封裝基底1100上的半導體晶片1200。模塑構件1400可包含環氧基模塑樹脂或聚醯亞胺基模塑樹脂。
關於所述一個或多個示例性實施例的半導體晶片1200，可防止在晶粒鋸切過程期間在劃線通道區域中產生的裂紋朝主晶片區域擴展，且因此可防止由裂紋造成的積體電路的可靠性的降低。此外，由於半導體晶片1200包括位於剩餘劃線通道區域RSL上的擋壩結構及/或壓印圖案，因此可防止由可在裝配半導體封裝1000期間施加到半導體晶片1200的應力對主晶片區域中的積體電路造成損害。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100c、100d‧‧‧半導體裝置
102‧‧‧半導體基底/基底
104‧‧‧絕緣層
104a‧‧‧第一層間絕緣層
104b‧‧‧第二層間絕緣層
104c‧‧‧第三層間絕緣層
104d‧‧‧第四層間絕緣層
104e‧‧‧第五層間絕緣層
110、110a、110b‧‧‧擋壩結構
110_1‧‧‧第一擋壩結構
110_2‧‧‧第二擋壩結構
111‧‧‧虛擬通孔接觸點
113a‧‧‧第一虛擬配線層
113b‧‧‧第二虛擬配線層
115a‧‧‧第一虛擬通孔
115b‧‧‧第二虛擬通孔
120‧‧‧壓印圖案
120L‧‧‧金屬層
121、121a‧‧‧第一壓印圖案
122、122b‧‧‧第一壓印結構
123、123a‧‧‧第二壓印圖案
124‧‧‧第二壓印結構
125‧‧‧溝槽
130‧‧‧保護環結構
140‧‧‧鈍化層
140w‧‧‧焊墊窗
150‧‧‧罩幕層
211‧‧‧通孔接觸點
213a‧‧‧第一配線層
213b‧‧‧第二配線層
215a‧‧‧第一通孔
215b‧‧‧第二通孔
220‧‧‧連接焊墊
300‧‧‧半導體晶片
1000‧‧‧半導體封裝
1100‧‧‧封裝基底
1110‧‧‧上部配線層
1120‧‧‧下部配線層
1130‧‧‧內部導線
1200‧‧‧半導體晶片
1210‧‧‧晶片墊
1300‧‧‧連接構件
1300a‧‧‧虛擬連接構件
1400‧‧‧模塑構件
1500‧‧‧外部連接構件
A-A'、B-B'、C-C'、D-D'‧‧‧線
BL‧‧‧鋸葉片
BL_w‧‧‧鋸葉片區的寬度
CR‧‧‧裂紋
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
G1‧‧‧第一組
G2‧‧‧第二組
G3‧‧‧第三組
G4‧‧‧第四組
GR‧‧‧保護環結構形成區
L1‧‧‧第一長度
MC‧‧‧主晶片區域
P1‧‧‧第一區
P2‧‧‧第二區
P2_c‧‧‧中心部分
P2_e‧‧‧邊緣部分
RSL‧‧‧剩餘劃線通道區域
SL‧‧‧劃線通道區域
TR‧‧‧電晶體
w1‧‧‧第一寬度
w2‧‧‧第二寬度
x1‧‧‧第一距離
圖1A到圖1C是根據示例性實施例的半導體裝置的圖，其中圖1A是根據示例性實施例的半導體裝置的示意性平面圖，圖1B是示出圖1A中由“S”表示的區的放大圖的示意性平面圖，且圖1C是沿圖1B所示的線A-A'截取的半導體裝置的示意性截面圖。 圖2A及圖2B是示出在晶粒鋸切過程期間在劃線通道區中產生的擴展裂紋的方面的示意圖。 圖3是用於說明擋壩結構沿圖1B所示的線A-A'截取的半導體裝置的示意性截面圖。 圖4是用於說明擋壩結構沿圖1B所示的線A-A'截取的半導體裝置的示意性截面圖。 圖5是根據示例性實施例的半導體裝置中的第一壓印圖案的平面圖。 圖6是根據示例性實施例的半導體裝置中的第一壓印圖案的平面圖。 圖7是根據示例性實施例的半導體裝置中的第二區的截面圖。 圖8是根據示例性實施例的半導體裝置中的第二壓印圖案的平面圖。 圖9是根據示例性實施例的半導體裝置中的擋壩結構的一部分及第一壓印結構的示意性透視圖。 圖10是根據示例性實施例的在半導體裝置中的絕緣層上形成的壓印圖案及溝槽的截面圖。 圖11A是根據示例性實施例的半導體裝置的示意圖。 圖11B是沿圖11A所示的線B-B'截取的半導體裝置的示意性截面圖。 圖12A是根據示例性實施例的半導體裝置的示意性平面圖。 圖12B是沿圖12A所示的線C-C'及線D-D'截取的半導體裝置的示意性截面圖。 圖13A到圖13F是按加工次序的根據示例性實施例的一種製造半導體裝置的方法的截面圖。 圖14A及圖14B是根據示例性實施例的一種製造半導體裝置的方法的截面圖。 圖15是根據示例性實施例的半導體封裝的截面圖。
100‧‧‧半導體裝置
102‧‧‧半導體基底/基底
104‧‧‧絕緣層
110‧‧‧擋壩結構
111‧‧‧虛擬通孔接觸點
113a‧‧‧第一虛擬配線層
113b‧‧‧第二虛擬配線層
115a‧‧‧第一虛擬通孔
115b‧‧‧第二虛擬通孔
120‧‧‧壓印圖案
121‧‧‧第一壓印圖案
122‧‧‧第一壓印結構
123‧‧‧第二壓印圖案
124‧‧‧第二壓印結構
125‧‧‧溝槽
A-A'‧‧‧線
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
P1‧‧‧第一區
P2‧‧‧第二區

Claims (20)

  1. 一種半導體裝置，包括： 半導體基底，包括主晶片區域及與所述主晶片區域相鄰的劃線通道區域，所述劃線通道區域包括與所述主晶片區域相鄰的第一區及與所述第一區相鄰的第二區； 絕緣層，配置在所述半導體基底上； 第一壓印結構，在所述絕緣層的與所述劃線通道區域的所述第一區對應的第一區域中配置在所述絕緣層的第一表面上； 第二壓印結構，在所述絕緣層的與所述劃線通道區域的所述第二區對應的第二區域中配置在所述絕緣層的所述第一表面上；以及 擋壩結構，在與所述第一壓印結構對應的位置處設置在所述絕緣層的所述第一區域中，所述擋壩結構在和所述絕緣層的與所述半導體基底相鄰的第二表面所垂直的方向上延伸。
  2. 如申請專利範圍第1項所述的半導體裝置，其中每一個擋壩結構均設置在對應的第一壓印結構正下方的位置處。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一壓印結構中的每一個均具有第一形狀，所述第二壓印結構中的每一個均具有第二形狀，且所述第一形狀與所述第二形狀不同。
  4. 如申請專利範圍第3項所述的半導體裝置，其中每一個所述第一壓印結構均具有條形狀，所述第二壓印結構中的每一個均具有點形狀，且所述第一壓印結構比所述第二壓印結構大。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述擋壩結構從所述絕緣層的所述第二表面延伸到所述第一壓印結構。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述擋壩結構中的每一個包括： 至少一個虛擬配線層，在與所述絕緣層的所述第二表面平行的方向上延伸； 至少一個虛擬通孔，從所述至少一個虛擬配線層延伸到對應的第一壓印結構；以及 虛擬通孔接觸點，從所述絕緣層的所述第二表面延伸到所述虛擬配線層。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述至少一個虛擬配線層包括在與所述絕緣層的所述第二表面平行的所述方向上延伸的第一虛擬配線層及第二虛擬配線層，且 其中所述至少一個虛擬通孔包括： 第一虛擬通孔，連接所述第一虛擬配線層到所述第二虛擬配線層；以及 第二虛擬通孔，連接所述第二虛擬配線層到對應的第一壓印結構。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述擋壩結構中的至少一個擋壩結構在所述絕緣層的厚度方向上與對應的第一壓印結構間隔開。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述擋壩結構包括： 第一擋壩結構，從所述第二表面延伸到所述第一壓印結構；以及 第二擋壩結構，從所述絕緣層的所述第二表面延伸並在所述絕緣層的所述厚度方向上與所述第一壓印結構間隔開。
  10. 如申請專利範圍第1項所述的半導體裝置，進一步包括排列在所述擋壩結構與所述主晶片區域之間的至少一個保護環結構，其中所述保護環結構包括： 至少一個虛擬配線層，在與所述絕緣層的所述第二表面平行的方向上延伸； 至少一個虛擬通孔，從所述至少一個虛擬配線層延伸到對應的第一壓印結構；以及 虛擬通孔接觸點，從所述絕緣層的所述第二表面延伸到所述虛擬配線層。
  11. 如申請專利範圍第1項所述的半導體裝置，其中在相鄰的所述第一壓印結構之間及相鄰的所述第二壓印結構之間在所述絕緣層的所述第一表面中設置有多個溝槽。
  12. 如申請專利範圍第1項所述的半導體裝置，其中所述第一壓印結構及所述第二壓印結構被排列成與所述主晶片區域的側邊緣平行的行。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述第二壓印結構被排列成矩陣，且 排列在第一行中的所述第一壓印結構在所述第一行及第二行的方向上與排列在所述第二行中的所述第一壓印結構偏置。
  14. 如申請專利範圍第12項所述的半導體裝置，其中排列在第一行中的所述第二壓印結構在所述第一行及第二行的方向上與排列在所述第二行中的所述第二壓印結構偏置。
  15. 一種半導體裝置，包括： 半導體基底，包括主晶片區域及與所述主晶片區域相鄰的劃線通道區域； 絕緣層，配置在所述半導體基底上；以及 壓印結構，在所述絕緣層的與所述劃線通道區域對應的區域中配置在所述絕緣層的第一表面上；並且 其中在相鄰的所述壓印結構之間在所述絕緣層的所述第一表面中設置有多個溝槽。
  16. 如申請專利範圍第15項所述的半導體裝置，其中所述溝槽中的每一個的底面均具有圓的形狀。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述壓印結構的寬度比所述溝槽的寬度大。
  18. 一種半導體裝置，包括： 半導體基底，包括主晶片區域及與所述主晶片區域相鄰的劃線通道區域，所述劃線通道區域包括與所述主晶片區域相鄰的第一區及與所述第一區相鄰的第二區； 絕緣層，配置在所述半導體基底上； 第一壓印結構，在所述絕緣層的與所述劃線通道區域的所述第一區對應的第一區域中配置在所述絕緣層的第一表面上；以及 第二壓印結構，在所述絕緣層的與所述劃線通道區域的所述第二區對應的第二區域中配置在所述絕緣層的所述第一表面上， 其中所述第一壓印結構中的每一個均具有第一形狀，所述第二壓印結構中的每一個均具有第二形狀，且所述第一形狀與所述第二形狀不同。
  19. 如申請專利範圍第18項所述的半導體裝置，進一步包括鈍化層，其中所述鈍化層形成在所述絕緣層上且至少部分地覆蓋所述第一壓印結構及所述第二壓印結構。
  20. 如申請專利範圍第18項所述的半導體裝置，其中所述第一壓印結構及所述第二壓印結構是由導電材料製成。
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