KR100870602B1 - 반도체 다이의 제조 방법 - Google Patents

반도체 다이의 제조 방법 Download PDF

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Abstract

본 발명은 웨이퍼의 에지(edge)에 산화막을 형성하여 웨이퍼를 물리적 충격에서 보호함으로써 웨이퍼 칩핑(wafer chipping)을 방지할 수 있는 반도체 다이 제조 방법에 관한 것이다.
이를 위해 본 발명에 따른 반도체 다이의 제조 방법은 웨이퍼의 상면에 반도체 소자를 형성하는 기판 공정 단계, 웨이퍼의 에지를 제외한 상면에 반도체 소자들을 덮도록 포토 레지스트를 형성하는 포토 레지스트 형성 단계, 웨이퍼의 에지에 산화막을 형성하는 산화막 형성 단계 및 포토 레지스트를 제거하는 포토 레지스트 제거 단계를 포함하여 형성된다.
웨이퍼 칩핑, wafer chipping, 산화막, oxide, 포토 레지스트, photo resist

Description

반도체 다이의 제조 방법{A MANUFACTURING METHOD OF SEMICONDUCTOR DIE}
본 발명은 반도체 다이의 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼의 에지(edge)에 산화막을 형성하여 웨이퍼의 에지(edge)에서 주로 발생하는 웨이퍼 칩핑(waper chipping) 현상을 방지할 수 있는 반도체 다이의 제조 방법에 관한 것이다.
반도체 다이를 만들기 위해서는 웨이퍼 상태에서 소자를 형성하고, 이 웨이퍼의 상부에 금속 배선을 형성하게 된다. 그리고 웨이퍼의 상부에 금속을 스택할 때마다, 어닐링(annealing) 공정이 이루어진다.
그런데 이러한 어닐링(annealing)은 웨이퍼에 금속 배선이 안정하게 결합되도록 하기 위해서 필수적인 공정이지만, 웨이퍼에 스트레스를 주게 된다. 또한 그 스트레스는 특히 클램프에 의해서 고정되는 웨이퍼의 에지(edge) 부분에 집중된다.
그 결과 웨이퍼의 에지(edge)에서 칩핑(chipping)이 집중적으로 발생되며, 이러한 칩핑(chipping)은 웨이퍼 불량 폐기(wafer reject)의 가장 큰 원인 중 하나가 되고 있어서 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 웨이퍼 칩핑(wafer chipping)을 방지할 수 있는 반도체 다이의 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 다이의 제조 방법은 웨이퍼의 상면에 반도체 소자를 형성하는 기판 공정 단계, 웨이퍼의 에지를 제외한 상면에 반도체 소자들을 덮도록 포토 레지스트를 형성하는 포토 레지스트 형성 단계, 웨이퍼의 에지에 산화막을 형성하는 산화막 형성 단계 및 포토 레지스트를 제거하는 포토 레지스트 제거 단계를 포함할 수 있다.
여기서, 산화막 형성 단계는 에지의 상부에만 산화막이 형성되도록 할 수 있다.
그리고 산화막 형성 단계는 산화막이 40㎚ 내지 100㎚의 두께로 형성되도록 할 수 있다.
또한, 포토 레지스트 제거 단계 이후에는 컨택홀 또는 비아홀을 형성하고, 금속 배선을 형성하는 금속 배선 형성 단계가 더 이루어질 수 있다.
상기와 같이 하여 본 발명에 의한 반도체 다이의 제조 방법은 에지에 산화막을 형성하여 에지를 물리적 충격에서 보호함으로써 웨이퍼 칩핑(wafer chipping)을 방지할 수 있다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 다이의 제조 방법을 설명하기 위한 웨이퍼의 단면도를 도시한 것이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 반도체 다이의 제조 방법은 기판 공정 단계, 포토 레지스트 형성 단계, 산화막 형성 단계, 포토 레지스트 제거 단계를 포함하여 구성된다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 다이의 제조 방법은 먼저 웨이퍼의 상면에 반도체 소자를 형성하는 기판 공정 단계로 이루어진다. 기판 공정 단계에서는 웨이퍼(100), 웨이퍼(100)의 둘레를 구성하는 에지(110), 웨이퍼(100)의 상면에 형성되는 STI(120), 상기 STI(120)들의 사이에 형성되는 반도체 소자(130)가 구비된다.
상기 웨이퍼(100)는 1/30" 정도의 두께를 갖는 얇고 둥근 원판으로 형성되며, 반도체 소자(130)가 형성되기 위한 기본을 제공한다. 상기 웨이퍼(100)는 실리콘 또는 게르마늄을 이용하여 형성될 수 있으나, 주로 실리콘이 이용된다.
상기 에지(110)는 웨이퍼(100)의 둘레를 구성하는 부분이다. 상기 에지(110)에는 상기 반도체 소자(130)가 형성되지 않는다. 그리고 상기 에지(110)는 실리콘 재질의 웨이퍼가 노출되어 있는 부분이며, 실리콘의 특성상 깨지기 쉬운 성질을 갖는다. 또한, 여러 반도체 장비들의 클램프는 상기 에지(110)에 상하로 압력을 가하여 상기 웨이퍼(100)를 고정한다. 따라서, 금속 배선 이후 어닐링 공정 등에 의한 스트레스가 상기 에지(110)에 집중되며, 이에 따른 웨이퍼 칩핑(wafer chipping) 발생 문제를 해결하기 위해 후술할 공정들이 필요하게 된다.
상기 STI(Shallow Trench Isolation, 120)는 웨이퍼(100)의 상면에 트렌치(trench)를 형성하고, 그 트렌치에 실리콘 산화막(SiO2)을 형성하여 이루어진 부분이다. 상기 STI(120)는 반도체 소자(130)간의 영역을 구별하기 위해 경계를 나누는 부분으로 상기 웨이퍼(100)에 반도체 소자(130)가 형성되기 이전에 미리 형성된다. 상기 트렌치를 형성하는 방법으로는 에칭, 상기 실리콘 산화막을 형성하는 방법으로는 화학 기상 증착(Chemical Vapor Deposition, CVD) 등이 이용될 수 있다. 다만, 상기 방법으로 본 발명의 내용을 한정하는 것은 아니다.
상기 반도체 소자(130)는 상기 웨이퍼(100)의 상부에 형성된다. 상기 반도체 소자(130)는 하나의 웨이퍼(100)에 다수 형성될 수 있으나, 본 발명의 명확한 설명을 위하여 간략하게 두 개의 반도체 소자(130)만을 도시하였다. 상기 반도체 소자(130)는 상기 STI(120)에 의하여 각각 고립되어 있다.
또한, 각 반도체 소자(130)는 하나의 MOSFET으로서 도시되어 있다. 물론, 하나의 반도체 소자(130)는 MOSFET 외에도 다수의 트랜지스터, 다이오드, 커패시터, 저항 또는 이들의 조합을 포함하여 형성될 수 있으나, 본 발명의 간략한 설명을 위해 하나의 MOSFET만을 도시하였다.
상기 반도체 소자(130)는 웨이퍼(100)의 상면에 형성된 게이트 절연막(131), 상기 게이트 절연막(131)의 상부에 형성된 게이트(132), 상기 게이트(132)의 양 측단에 대응하여 상기 웨이퍼(100)에 형성되는 소스/드레인 영역(133)을 포함할 수 있다.
도 2를 참조하면, 이후 상기 웨이퍼(100)의 상부에 포토 레지스트(20)를 형성하는 포토 레지스트 형성 단계가 이루어진다. 상기 포토 레지스트(20)는 상기 반도체 소자(130)를 덮으면서 형성된다. 또한, 상기 포토 레지스트(20)는 상기 웨이퍼(100)의 에지(110)를 제외한 부분에만 형성된다.
상기 포토 레지스트(20)는 양감광제(positive photoresist) 또는 음감광 제(negative photoresist)를 이용하여 형성될 수 있으나, 상기 재질로서 본 발명의 내용을 한정하는 것은 아니다.
상기 포토 레지스트(20)는 상기 웨이퍼(100)의 에지(110)를 제외한 영역이 외부로 노출되지 않도록 하는 역할을 한다. 즉, 상기 포토 레지스트(20)는 웨이퍼(100)의 영역 중 반도체 소자(130)가 형성된 영역에는 산화막이 형성되는 것을 막는다.
도 3을 참조하면, 이후 상기 웨이퍼(100)의 에지(110)에 산화막(140)을 형성하는 산화막 형성 단계가 이루어진다. 상기 산화막(140)은 웨이퍼(100)의 둘레를 따라서 에지(110)의 상부에만 형성된다. 상기 에지(110)만 포토 레지스트(20)로 덮이지 않았기 때문이다.
또한, 상기 산화막(140)은 웨이퍼(100)의 상부 표면에 추가적으로 형성되는 것으로만 도시되어 있으나, 실제로는 웨이퍼의 내부로도 일정 깊이 형성되며, 이것은 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 자에게 자명한 사실인 바, 이하의 설명은 생략한다.
상기 산화막(140)은 웨이퍼(100)를 높은 온도의 노(furnace)에 넣고, 고순도의 산소를 통과시키는 건식 산화 방법을 이용하여 형성될 수 있다. 또한, 상기 산화막(140)은 산소 기체 대신 수증기를 노(furnace)에 주입하는 습식 산화 방법을 이용하여 형성될 수 있다. 다만, 상기 산화막(140)의 형성 방법으로 본 발명의 내용을 한정하는 것은 아니다.
상기 산화막(140)은 두께(h)가 40㎚ 내지 100㎚로 형성될 수 있다. 상기 산화막(140)의 두께(h)가 40㎚ 미만이면, 산화막(140)에도 불구하고 웨이퍼 칩핑(wafer chipping)이 발생할 염려가 있다.
또한, 상기 산화막(140)의 두께(h)가 100㎚을 초과하면, 산화막(140)의 두께(h)가 100㎚와 비교할 때 웨이퍼 칩핑(wafer chipping)을 방지하는 데에 큰 차이가 없다. 즉, 상기 산화막(140)의 두께(h)가 100㎚를 초과하는 경우, 100㎚인 경우보다 형성에 필요한 시간이 더 걸리게 되어 공정 시간을 지연할 염려가 있다.
도 4를 참조하면, 이후 상기 포토 레지스트(20)를 제거하는 포토 레지스트 제거 단계가 이루어 진다. 상기 포토 레지스트(20)를 제거하는 단계는 상기 포토 레지스트(20)가 양감광제(positive photo resist)인 경우와, 음감광제(negative photive resist)인 경우로 나누어 볼 수 있다.
먼저, 상기 포토 레지스트(20)가 양감광제인 경우, 상기 포토 레지스트(20)를 빛에 노출시켰다면 현상액을 이용하여 현상을 하는 과정을 통해 상기 포토 레지스트(20)을 제거할 수 있다. 또한, 상기 포토 레지스트(20)를 빛에 노출시키지 않은 경우, 액체 감광제 스트리퍼를 이용하여 상기 포토 레지스트(20)를 부풀어 오르게 하고 에싱(ashing) 공정을 이용하여 상기 포토 레지스트(20)을 제거할 수 있다.
반면, 상기 포토 레지스트(20)가 음감광제인 경우, 상기 포토 레지스트(20)를 빛에 노출시켰다면 액체 감광제 스트리퍼를 이용하여 상기 포토 레지스트(20)를 부풀어 오르게 하고, 에싱(ashing)공정을 이용하여 상기 포토 레지스트(20)를 제거 할 수 있다. 또한, 상기 포토 레지스트(20)를 빛에 노출시키지 않았다면, 현상액을 이용하여 현상을 하는 과정을 통해 상기 포토 레지스트(20)를 제거할 수 있다.
별도로 도시하지는 않았지만, 상기 단계들 이후 PMD(Pre-Metal Deposition)를 형성하고, 비아홀 또는 컨택홀을 형성하며, 금속 배선을 형성하는 일련의 배선 공정이 더 이루어질 수 있다.
상기와 같이 하여, 에지(110)에 산화막(140)을 구비한 웨이퍼(100)가 형성될 수 있다. 또한, 상기 산화막(140)은 상기 웨이퍼(100)의 에지(110)를 보호하는 역할을 한다. 따라서, 상기 웨이퍼(100)의 에지(110)에 반도체 장치의 클램프가 고정되고, 금속 증착에 따른 어닐링(annealing)이 이루어지는 경우, 상기 산화막(140)이 스트레스를 흡수한다. 따라서, 본 발명의 실시예에 따른 반도체 다이의 제조 방법은 웨이퍼 칩핑(wafer chipping)을 효과적으로 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 다이의 제조 방법의 기판 공정 단계를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 다이의 제조 방법의 포토 레지스트 형성 단계를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 다이의 제조 방법의 산화막 형성 단계를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 다이의 제조 방법의 포토 레지스트 제거 단계를 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100; 웨이퍼 110; 에지
120; STI 130; 반도체 소자
20; 포토 레지스트 h; 산화막의 형성 두께

Claims (4)

  1. 웨이퍼의 상면에 반도체 소자를 형성하는 기판 공정 단계;
    상기 웨이퍼의 에지를 제외한 상면에 상기 반도체 소자들을 덮도록 포토 레지스트를 형성하는 포토 레지스트 형성 단계;
    상기 웨이퍼의 에지에 산화막을 형성하는 산화막 형성 단계; 및
    상기 포토 레지스트를 제거하는 포토 레지스트 제거 단계를 포함하고, 상기 산화막 형성 단계는 상기 에지의 상부에만 상기 산화막이 형성되도록 하는 것을 특징으로 하는 반도체 다이의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 산화막 형성 단계는 상기 산화막이 40㎚ 내지 100㎚의 두께로 형성되도록 하는 것을 특징으로 하는 반도체 다이의 제조 방법.
  4. 제 1항에 있어서,
    상기 포토 레지스트 제거 단계 이후에는 컨택홀 또는 비아홀을 형성하고, 금속 배선을 형성하는 금속 배선 형성 단계가 더 이루어지는 것을 특징으로 하는 반 도체 다이의 제조 방법.
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