JP4902953B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体集積回路の製造プロセスにおけるウエハ識別マーク形成方法、特にサファイアを用いたＳＯＳ基板上への半導体集積回路の製造プロセスにおける識別マーク形成方法に関するものである。
一般に、トランジスタ等の素子と基板間の寄生容量が低減でき、トランジスタ等の素子の基板へのリーク電流を減少させられることから、高周波特性が良好であるデバイス、低消費電力のデバイスなどは、絶縁性の高いウエハ上に製造することが有利であるとされている。その基板としては、例えば、シリコン（Ｓｉ）基板と素子製造領域のシリコン層の間にシリコン酸化膜(ＳｉＯ２)を挟んだ構造のシリコン・オン・インシュレータ(ＳＯＩ)基板が用いられている。
さらに前述の特長を最大限に生かす基板としては、絶縁層上に素子製造領域のシリコン層を形成した基板が考えられる。この様な構造の基板としては、サファイア基板上に素子製造領域のシリコン層を形成したシリコン・オン・サファイア(ＳＯＳ)基板が挙げられる。そして、ＳＯＳ基板上にデバイスを製造する技術も実用化が始まっている。
SOI基板上にデバイスを作製するプロセス技術は、現在主流のバルクシリコン基板上にデバイスを作製するそれと比較して大きな差はなく、バルクシリコンプロセスで用いている装置などをそのまま転用することが可能である。このことから、バルクシリコンプロセスと、ＳＯＳプロセスは、同じ製造ラインを共用して、同時に行なうことも可能であるといえる。
しかしながら、ＳＯＳ基板を構成しているサファイア結晶は、酸化アルミニウム（Ａｌ２Ｏ３）であり、サファイアがむき出しの状態においてデバイスを製造すると、サファイアと装置が接触した部分に微量のアルミニウム（Ａｌ）が付着してしまう。そして、高温での熱処理中にサファイアからアルミニウムが解離し装置中を浮遊する、装置に付着するなどの現象が起こることが懸念される。
このアルミニウムは製造途中においてトランジスタに取り込まれてしまうと、デバイス特性を劣化させる原因となることが知られており、同一ＳＯＳ基板上に作製するデバイスや、製造ラインを共有する他のバルクシリコン基板上やＳＯＩ基板上のデバイス中に取り込まれないような工夫をする必要がある。この問題を回避する意味でも、ＳＯＳ基板は素子製造領域のシリコン層以外の部分はシリコン窒化膜（Ｓｉ３Ｎ４）などで完全に覆い、サファイアがむき出しにならない状態で構成されている。この方法は、アウトディフージョン対策として用いられているものである（特許文献１参照）。
前述の様な構成のＳＯＳ基板やバルクシリコン基板、ＳＯＩ基板を用いて製造ラインでデバイスを作製する場合、処理工程履歴など基板の素性を認識するための工夫、一般的には製造ラインへ投入する直前の基板に英数字などのウエハ識別マーク等をレーザーでマーキングすることをおこなっている （特許文献２、３、４参照）。
特開平５−２３５００６号公報 特開平８−３７１３７号公報 特開２０００−２９４４６７号公報 特開２００１−２５７１３９号公報
しかしながら、ＳＯＳ基板にウエハ識別マークをレーザーマーキングする場合、素子製造領域のシリコン層やサファイアを覆い隠すためのシリコン窒化膜などを焼き切る形でウエハ識別マークが形成されることになる。このとき、素子製造領域のシリコン層やサファイアを覆い隠すためのシリコン窒化膜などを溶融除去した後、レーザーはサファイア層まで到達する。
このため、ウエハ識別マークが形成された部分はサファイアがむき出しになってしまい、プロセス中の高温での熱処理中にアルミニウムが解離する恐れがでてくる。特に、レーザによりサファイア結晶が損傷を受けるため、サファイア結晶中のアルミニウムがアウトディフージョンし易くなってしまうという問題があった。
本発明においては、サファイア基板上にシリコン層が形成され且つ当該シリコン層の上面を除く部分に保護膜が形成されているＳＯＳ基板上の当該シリコン層の一部にレーザを照射し、マーキングした後、露出した基板表面の当該サファイア基板を７００℃以下の熱処理による絶縁膜で覆い、７００℃より高い熱処理はその後行なわれるようにしたものである。
露出したサファイア層を７００℃以下の熱処理による絶縁膜で覆ったために、その後の７００℃より高い熱処理を施しても、サファイア層からアルミニウム不純物がアウトディフージョンすることないため、信頼性の高い半導体装置を形成することができる。
ウエハ識別マーク部のサファイアがむき出しになることを防ぐには、ウエハ識別マーク部を不純物汚染の心配のない膜などで再度覆う必要がある。ウエハ断面図及び平面図を用いてその方法を示す。まず、図1に示すように、ＳＯＳ基板１の上面を除く部分に保護膜であるシリコン窒化膜２を形成後、レーザーを用いてウエハ識別マーク３を形成する。これによりＳＯＳ基板表面のシリコン層４が削られ、サファイア層５がむき出しになった部分ができてしまう。
次に図２に示すように、例えば、LPCVD法によりシリコン酸化膜５をＳＯＳ基板１の表面もしくは全体に形成する。膜厚は５ｎｍ程度あれば充分であり、シリコン窒化膜等の絶縁膜でも良い。この時、シリコン酸化膜形成装置において、ウエハが装置が接触したとしても、ＳＯＳ基板１は予めシリコン窒化膜２で覆われているため、アルミニウムが装置に付着し装置を汚染する心配はない。
サファイアの融点は２０４０℃であり、サファイア結晶中のアルミニウムが乖離することは、最高温度でも１０００℃付近の通常のシリコン半導体のプロセス技術では、ありえないと考えらる。しかしながら、露出したサファイア層を１０００℃付近の熱処理を行なうと、アルミニウムがアウトディフージョンしてしまうことが確認され、アウトディフージョンを防止するためには、少なくとも７００℃以下の熱処理の必要があることが実験で確かめられている。そのため、シリコン酸化膜５の形成温度は７００℃以下である必要がある。
シリコン酸化膜５を形成することにより、この後の熱処理は７００℃以上の高温でもアルミニウムのアウトディフージョンの問題は発生しない。そして、この時形成するシリコン酸化膜５の膜厚はデバイス作製プロセス中でおこなう、フッ酸(ＨＦ)を用いた洗浄等の工程で一部が除去されるため、その目減り分を考慮した膜厚を形成する必要がある。一般的には最低でも300nm以上のシリコン酸化膜膜を形成するが必要である。
次に図３に示すように、周知のホトリソグラフィ技術によりシリコン層４の一部を開口６し、ウエハ識別マーク３の部分のみにシリコン酸化膜５を残存させるように、開口部６のシリコン酸化膜５をエッチングする。その後、周知のデバイス作製プロセスを経て、デバイスを形成する(図示せず)。
以上のように、本実施例によれば、ウエハ識別マークを形成することで露出してしまうサファイア層をシリコン酸化膜で覆うことによりアルミニウムの解離などを防ぐことができ、不純部としてのアルミニウムがトランジスタの中に取り込まれる危険を防ぐことが可能となる。また、シリコン酸化膜以外の絶縁膜である、シリコン窒化膜、あるいは積層膜等でも同様の効果が得られる。
本発明は、ＳＯＳ基板を用いた半導体装置の形成における、レーザマーキングした識別マークからのアウトディフージョンを防止でき、信頼性の高いＳＯＳデバイスを形成することが可能となる。
本発明の実施例を説明するための、半導体装置の製造方法における工程断面図及び平面図である。 図１に引き続き、本発明の実施例を説明するための、半導体装置の製造方法における工程断面図及び平面図である。 図２に引き続き、本発明の実施例を説明するための、半導体装置の製造方法における工程断面図及び平面図である。
符号の説明
１ ＳＯＳ基板
２ シリコン窒化膜
３ ウエハ識別マーク
４ シリコン層
５ サファイア層
６ シリコン酸化膜
７ 開口部

Claims (13)

  1. サファイア基板上にシリコン層が形成され且つ前記シリコン層の上面を除く部分に保護膜が形成されているＳＯＳ基板の前記シリコン層にレーザにより前記サファイア基板に到達する溝を形成する工程と、前記溝を覆う絶縁膜を７００℃以下の温度により形成する工程と、その後７００℃より高い熱処理を施す工程とを備えたことを特徴とする半導体装置の形成方法。
  2. 前記溝は識別マークであることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記絶縁膜はＣＶＤシリコン酸化膜であることを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記絶縁膜はＣＶＤシリコン窒化膜であることを特徴とする請求項２記載の半導体装置の製造方法。
  5. 前記絶縁膜は積層膜であることを特徴とする請求項２記載の半導体装置の製造方法。
  6. サファイア基板上にシリコン層が形成され且つ前記シリコン層の上面を除く部分に保護膜が形成されているＳＯＳ基板の前記シリコン層の一部にレーザを照射し前記サファイア基板の表面を損傷させる工程と、前記サファイア層の表面に７００℃以下の熱処理により絶縁膜を形成する工程と、その後７００℃より高い熱処理を施す工程とを備えたことを特徴とする半導体装置の形成方法
  7. 前記絶縁膜はＣＶＤシリコン酸化膜であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記絶縁膜はＣＶＤシリコン窒化膜であることを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記絶縁膜は積層膜であることを特徴とする請求項６記載の半導体装置の製造方法。
  10. サファイア基板上にシリコン層が形成され且つ前記シリコン層の上面を除く部分に保護膜が形成されているＳＯＳ基板の前記シリコン層の一部をエッチングし前記サファイア基板の表面を露出させる工程と、前記サファイア層の表面に７００℃以下の熱処理により絶縁膜を形成する工程と、その後７００℃より高い熱処理を施す工程とを備えたことを特徴とする半導体装置の形成方法。
  11. 前記絶縁膜はCVDシリコン酸化膜であることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記絶縁膜はCVDシリコン窒化膜であることを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 前記絶縁膜は積層膜であることを特徴とする請求項１０記載の半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5443178B2 (ja) 2010-01-06 2014-03-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法、半導体装置及び半導体ウエハへの印字方法
US10052848B2 (en) 2012-03-06 2018-08-21 Apple Inc. Sapphire laminates
US9221289B2 (en) 2012-07-27 2015-12-29 Apple Inc. Sapphire window
US9232672B2 (en) 2013-01-10 2016-01-05 Apple Inc. Ceramic insert control mechanism
US9632537B2 (en) 2013-09-23 2017-04-25 Apple Inc. Electronic component embedded in ceramic material
US9678540B2 (en) 2013-09-23 2017-06-13 Apple Inc. Electronic component embedded in ceramic material
US9154678B2 (en) 2013-12-11 2015-10-06 Apple Inc. Cover glass arrangement for an electronic device
US9225056B2 (en) 2014-02-12 2015-12-29 Apple Inc. Antenna on sapphire structure
US10406634B2 (en) 2015-07-01 2019-09-10 Apple Inc. Enhancing strength in laser cutting of ceramic components

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5350672A (en) * 1976-10-19 1978-05-09 Mitsubishi Electric Corp Production of substrate for semiconductor device
JP3173106B2 (ja) 1992-02-20 2001-06-04 ソニー株式会社 エピタキシャルウエハの形成方法
JPH0837137A (ja) 1994-05-16 1996-02-06 Sony Corp Ｓｏｉ構造の半導体基板管理方法、識別マーク印字装置および識別マーク読取装置
US6185308B1 (en) * 1997-07-07 2001-02-06 Fujitsu Limited Key recovery system
JP4491851B2 (ja) 1999-04-06 2010-06-30 ソニー株式会社 表面に識別パターンを有する多層基板の製造方法
EP1122788B1 (en) * 1999-07-02 2009-03-25 Mitsubishi Materials Silicon Corporation Method of manufacturing of an soi substrate
JP2001102379A (ja) * 1999-09-28 2001-04-13 Asahi Kasei Microsystems Kk 半導体装置形成用基板に対する保護膜形成方法
US6348991B1 (en) * 1999-10-29 2002-02-19 Intel Corporation Integrated circuit with opposed spatial light modulator and processor
US20010038153A1 (en) * 2000-01-07 2001-11-08 Kiyofumi Sakaguchi Semiconductor substrate and process for its production
JP2001257139A (ja) 2000-01-07 2001-09-21 Canon Inc 半導体基板とその作製方法
JP2001298169A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置とその製造方法
US6815308B2 (en) * 2002-08-15 2004-11-09 Micron Technology, Inc. Use of a dual-tone resist to form photomasks including alignment mark protection, intermediate semiconductor device structures and bulk semiconductor device substrates
TWI231606B (en) * 2003-11-10 2005-04-21 Shih-Hsien Tseng Image pickup device and a manufacturing method thereof
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
US7419852B2 (en) * 2004-08-27 2008-09-02 Micron Technology, Inc. Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies

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