JP4491851B2 - 表面に識別パターンを有する多層基板の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表面に識別パターンを有する多層基板の製造方法、及び該識別パターンを利用した多層基板の管理方法に関し、特に表面（半導体素子等を形成する側の面）に識別パターンが形成された埋め込み絶縁膜を有するシリコン基板等の多層基板の製造方法、及び該基板の管理方法に関する。
【０００２】
【従来の技術】
近年の半導体基板の製造においては、ウェーハ１枚１枚に表面に固有の識別パターン（以下、「ＩＤ」という。）を形成し、このＩＤをウェーハ毎に個別に非接触方式で光学的に識別し、当該識別結果に基づいて、ウェーハ１枚１枚を管理することが行われている。
【０００３】
このようにして管理されたウェーハは、例えば、研究ラインにおいて、識別されたＩＤに基づいて、ウェーハ毎にプロセス条件を変更して検査される。また、製造ラインにおいても、検査を行い、不良のウェーハを排出するために、識別されたＩＤが用いられている。
【０００４】
ところで、近年、電気的に絶縁性のある酸化膜の上に活性シリコン層を持つＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体基板が知られている。ＳＯＩ構造の半導体基板（以下、「ＳＯＩ基板」という。）は、素子間分離を非常に容易にし、ＳＯＩ基板を用いる半導体デバイスは、高集積化、低電力消費化、高速化等が期待できるため注目されている。
【０００５】
かかるＳＯＩ基板の製造方法の一つとして、シリコン半導体基板内に酸素イオンを所定のエネルギーで注入し、高温アニールを施すことにより、シリコン半導体基板内に埋め込み酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法が知られている。この方法は、打ち込まれる酸素の加速エネルギーとドーズ量が正確に制御できるので、注入角度が一定であれば均一な膜厚を有する埋め込み酸化膜を基板内に形成できるという特徴をもつ。
【０００６】
そして、かかるＳＩＭＯＸ法により作製されたＳＯＩ基板においても、該基板表面にＩＤを形成してウェーハ１枚１枚の生産管理が行われている。
【０００７】
従来、ＳＩＭＯＸ法により作製したＳＯＩ基板表面にＩＤを印字する方法としては、例えば、次のようにして行っている。
【０００８】
以下に、ＳＩＭＯＸ法により作製したＳＯＩ基板表面に識別マークを印字する場合について、図面を用いて説明する。
【０００９】
先ず、図７（ａ）に示すように、シリコン基板２０１を用意し、該基板２０１に、その表面から酸素イオンをイオン注入法により所定のエネルギーで打ち込み、図７（ｂ）に示すように、当該エネルギーに応じた深さに絶縁層としての酸化シリコン層２０３を形成する。
【００１０】
次いで、図７（ｃ）に示すように、結晶性回復のための高温（１３００℃以上）アニールを数時間行うことにより、酸化シリコン層２０３の上にシリコン層２０４が残存したＳＩＭＯＸ型のＳＯＩ基板２を得る。
【００１１】
次に、図８（ｄ）に示すように、該半導体基板２表面の識別マーク形成領域Ｂ、例えば、該基板周縁部に、例えばレーザー等を用いる非接触方式で、当該半導体基板のＩＤ２０２を印字する。そして、このようにして、ＳＯＩ基板表面にＩＤを印字し、該ＩＤを光学的に読み取り、この読み取り結果に基づいて、前記半導体基板を管理するものである。
【００１２】
この方法は、シリコン基板表面の所定領域にレーザー光を照射してシリコンが熔融する温度まで加熱し、熔融させることにより、シリコン基板表面に凹凸形状からなるＩＤを印字する方法である。このような条件では、シリコン基板２０１中に形成された酸化シリコン層２０３は、可視光に対する吸収係数が小さく、熱伝導率も低いため、瞬間的には殆ど加熱されない。また、シリコンと酸化シリコンとでは熱膨張係数が大きく異なるため、ＳＯＩ構造の半導体基板に直接レーザー光線を照射した場合には、図８（ｅ）に示すように、酸化シリコン層２０３及びその上にシリコン層２０４が爆発したような形状となってしまう。
【００１３】
そして、レーザー光を照射した際に、酸化シリコン層２０３に対して表面側のシリコン層２０４と酸化シリコン層２０３とが剥離して、酸化シリコンのパーティクル２０３’が発生するという問題があった。
【００１４】
また、印字に用いるレーザーマーキング装置は、半導体基板の印字部近辺でレーザー光を反射させて、所定部分にレーザー光を照射するものである。このようにレーザー光により印字する際にパーティクルが発生する基板を多数処理すると、レーザー光を反射する鏡の反射率が低下してしまい、結果的に有効なレーザー強度が低下し、適切な印字が行えなくなるおそれもある。
【００１５】
【発明が解決しようとする課題】
かかる問題を解決するための技術として、特開平８−０３７１３７号公報に記載された方法がある。以下、この方法について図面を用いて説明する。
【００１６】
先ず、前記と同様にＳＩＭＯＸ法により、図７（ｃ）に示すのと同様の層構造を有するＳＯＩ構造のシリコン基板を作製する。次いで、図９（ａ）に示すように、レジストマスク３０５を用いて、該基板表面のＩＤ形成領域Ｂ、例えば、該基板周縁部において、酸化シリコン層３０３に対して表面側に位置するシリコン層３０４と酸化シリコン層３０３を選択的にエッチング除去し、酸化シリコン層３０３に対して裏面側に位置するシリコン層３０１の表面を露出させる。
【００１７】
その後、図９（ｂ）に示すように、露出したシリコン層３０１の所定の印字領域Ａに、例えばレーザー等を用いる非接触方式で、当該半導体基板のＩＤ３０２を印字する。
【００１８】
次いで、レジストマスク３０５を除去することにより、図９（ｃ）に示すように、基板の所定領域にＩＤ３０２が印字されたＳＯＩ基板３を得ることができる。この方法によれば、レーザー光線が酸化シリコンに照射されることはなく、酸化シリコン層３０３からパーティクルが発生するのを防止することができる。
【００１９】
しかしながら、この方法は、半導体基板のＩＤ形成領域Ｂの酸化シリコン層３０３に対して表面側のシリコン層３０４及び酸化シリコン層３０３を選択的にエッチング除去するという工程が必要である。従って、工程数が増加し、製造コストの上昇を招く。また、ＳＩＭＯＸ法により、ＳＯＩ基板を形成するまでの工程のＩＤによる生産管理ができないという問題がある。
【００２０】
そこで本発明は、基体表面に熱エネルギーを付与することにより識別パターンを形成する際、埋め込み絶縁層からパーティクルが発生することなく、かつ、従来法に比して工程数を増加させることなく、表面に識別パターンを有する多層基板を製造する方法、及び前記識別パターンを用いて多層基板を、製造当初から一貫してウェハー毎に管理することができる方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を達成すべく、本発明は、シリコン半導体基板表面の識別パターン形成領域に熱エネルギーを付与することにより、前記領域に識別パターンを形成する第１の工程と、前記第１の工程の後に、前記シリコン半導体基板内部に、酸素イオンを注入することにより表面から所定の深さの位置に酸化シリコン層を形成する第２の工程とを備える、表面に識別パターンを有する多層基板の製造方法である。
【００２２】
前記多層基板の製造方法において、前記第１の工程は、非接触方式、例えば、シリコン半導体基板表面の識別パターン形成領域にレーザー光を照射することにより、前記領域に識別パターンを形成する工程を有するのが好ましい。
【００２３】
前記基体の種類には特に制限はなく、単層でも複数の層からなる基板であってもよい。例えば、Ｐ型シリコン半導体基板、Ｎ型シリコン半導体基板等のシリコン基板を例示することができる。
【００２６】
この場合においては、前記シリコン半導体基板内に酸素イオンを注入した後に、基板物質の結晶性回復のために、該基板を高温加熱してアニール処理することにより、表面から所定の深さの位置に酸化シリコン層を形成する工程を有するのがより好ましい。
【００２７】
また、この場合においては、前記シリコン半導体基板内に酸素イオンを注入した後に、基板物質の結晶性回復のために、該基板を不活性ガス及び酸素ガスの雰囲気下に高温加熱してアニール処理することにより、基板表面から所定の深さの位置に酸化シリコン層を形成し、同時に基板表面に酸化膜を形成するする工程を有するのがさらに好ましい。
【００２８】
さらに、この場合においては、基板表面から所定の深さの位置に絶縁層を形成し、同時に基板表面に酸化膜を形成する工程の後に、基板表面に形成された酸化膜を除去する工程をさらに有するのが好ましい。
【００４２】
本願発明において、識別パターンとしては、何らかの識別手段によって光学的に識別できるパターンであれば特に制限はない。例えば、文字、記号、暗号、バーコード等を挙げることができる。
【００４３】
本願発明によれば、バルク基板の状態で識別パターンを印字するので、既存設備をそのまま使用することができる。また、従来のようにシリコン層及び酸化シリコン層の一部をエッチング除去するという工程が不要となる。従って、製造コストの低下を図ることができる。
【００４４】
また、多層基板作製前に識別パターンを形成する為、基板表面に熱エネルギーを付与することによるパーティクルの発生等が極めて少なく、識別パターンを形成することに起因する歩留りの低下を最小限に抑制することができる。
【００４５】
さらに、基板を加熱処理する工程において、内部にいわゆる埋め込み絶縁層を形成する際に、酸素酸化により基板表面に酸化膜を形成する場合には、さらに該酸化膜を除去することにより、均一な膜厚及び膜質を有する、薄い膜厚のＳＯＩ層を有する、表面に識別パターンを有する多層基板を簡便かつ歩留りよく製造することができる。
【００４７】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。なお、以下に示すのは、あくまで本発明の一実施の形態であり、本発明の主旨を逸脱しない範囲で、プロセス条件、識別パターンを利用した管理方法等を、要求される多層基板の種類、層構成等に応じて、自由に変更することができる。
【００４８】
第１実施形態
本発明の第１実施形態は、識別パターンが形成されたＳＩＭＯＸ法によるＳＯＩ基板の製造例である。
図１に示すのは、本実施形態により製造される識別パターンが印字されたＳＩＭＯＸ法によるＳＯＩ基板１の上面図（１）、及びそのａ−ａ’方向の断面図（２）である。
【００４９】
このＳＯＩ基板１は、ｎ型或いはｐ型の不純物を含有するシリコン層１０１及びＳＯＩ層１０４の間に、酸化シリコンからなる埋め込み絶縁層１０３が形成された多層構造を有している。また、表面はさらに、酸化シリコン層１０５で被覆されている。
【００５０】
このＳＯＩ基板１は、デバイス形成領域Ａと識別パターン形成領域Ｂ（ウェーハのオリエンテーションフラット付近）とに大きく区分けすることができ、該識別パターン形成領域Ｂには、凹凸形状からなる識別パターン１０２が形成されている。
【００５１】
次に、このＳＯＩ基板の製造方法について説明する。
先ず図２（ａ）に示すように、シリコン半導体基板１０１を用意する。次いで、図２（ｂ）に示すように、該基板１０１表面の識別パターン形成領域Ｂに、レーザー光を照射して、所定の識別パターン１０２を印字（形成）する。印字は、非接触方式で行うものであれば、レーザー光を照射する方法に限定されず種々の方法で行うことができる。
【００５２】
レーザー光で行う方法としては、例えば、”Ａ ｃｌｏｓｅ ｌｏｏｋ ａｔｌａｓｅｒ ｍａｒｋｉｎｇ ｏｆ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ”，Ｊ．Ｓｃａｒｏｎｉ，Ｔ．Ｍｃｋｅｅ．，Ｓｏｉｌｉｄ．Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ．，２４５−２５１（Ｊｕｌｙ １９９７）．等に記載された方法が挙げられる。
【００５３】
識別パターンには、製品番号、履歴等のほか、基板温度のモニター値、酸素イオンビームの電流値、イオン注入時間、イオン注入装置等の装置データー等の各種データーを含めることができる。
【００５４】
この識別パターンは、図２（ｂ）等では詳細な図示を省略しているが、図１（２）に示すように、例えば、そのエッジ部分で周囲より１μｍ程度高く、その中央部分は、３μｍ程度低く形成することができる。識別パターンの大きさは、例えば、２×２ｍｍ2 程度とすることができる。また、複数のドットで識別パターンを形成する場合には、一つのドットの大きさは、例えば、直径が７０μｍ程度とすることができる。これらの識別パターンの形状、大きさは、レーザー光線を照射する領域、照射エネルギー等を適宜設定することにより決定することができる。
【００５５】
なお、本実施形態では、熱エネルギーを付与する手段としてレーザー光を照射しているが、基板表面の所定領域に非接触方式で熱エネルギーを付与して識別パターンを形成できる手段であれば特に制限はない。また、この際、半導体素子形成領域Ａのみを、例えば、レジストマスクを用いて熱エネルギーが領域Ａには加わらないようにすることもできる。
【００５６】
次いで、図３（ｃ）に示すように、全面に酸素イオンをイオン注入法により注入することにより、酸化シリコン層１０３’が基板内部に形成される。このようにすることによって、識別パターンが形成された部分では、酸素イオンは、その識別パターンの表面形状に応じて、表面基準にて他の部分よりも深く、若しくは浅く注入されることになる。勿論、シリコン表面からの相対的な注入される位置は同じとなる。
【００５７】
酸素イオンの注入条件としては、例えば、基板温度４００〜６００℃、酸素イオンのドーズ量が１×１０17〜１×１０19／ｃｍ2 程度、加速エネルギー１５０〜２５０ｋｅＶ程度で行うことができる。ＳＯＩ層１０４及び酸化シリコン層（埋め込み酸化膜とも呼ばれる。）１０３の厚みは、酸素イオンのドーズ量及び加速エネルギーにより決定することができる。酸素イオンのドーズ量及び加速エネルギーは正確に制御することができるので、注入角度が一定であれば、膜厚のばらつきの非常に少ない均一な膜質を有するＳＯＩ層１０４及び酸化シリコン層１０３を形成することができる。
【００５８】
本実施形態では、ＳＯＩ層１０４及び酸化シリコン層１０３の厚みは、それぞれ１７０ｎｍ及び１００ｎｍ程度に設定している。
【００５９】
次いで、図３（ｄ）に示すように、基板の加熱処理を行う。加熱処理は、例えば、アルゴンや窒素等の不活性ガス雰囲気下、１３００〜１４００℃で数時間の条件で行うことができる。加熱処理は、高ドーズ量の酸素イオン打ち込みによるシリコン基板（特にＳＯＩ層）のダメージを回復させる（結晶性の回復）ために行われる。以上の操作により、結晶性に優れたＳＯＩ層１０４を形成することができる。
【００６０】
また、この加熱処理においては、アルゴン、窒素等の不活性ガスの他に微量（不活性ガスに対して０．５〜２％程度）の酸素ガスを混入させるのが好ましい。酸素ガスを含有させることにより、基板表面に酸化シリコン膜１０５が同時に形成することができる。これは以下の理由による。
【００６１】
ＳＩＭＯＸ法の最大の利点は、２００ｎｍ以下の膜厚のばらつきの少ない均一なＳＯＩ層を形成することができることにある。しかしながら、酸素イオン注入は、高ドーズ量で行う必要があるため、シリコン基板の表面付近のダメージを少しでも少なくするためにシリコン基板の比較的深いところに酸化シリコン層が形成されるように注入する必要がある。従って、膜厚が２００ｎｍ以下（本実施形態では１７０ｎｍ程度である。）のＳＯＩ層を形成するためには、加熱処理後、表面を均一に除去して膜厚を薄くする工程が必要となる。このとき、表面に酸化シリコン膜を形成することなく、シリコン基板表面を均一に研磨して、ＳＯＩ層の厚みを薄くする方法では、研磨の分布により、ＳＯＩ層の厚みの面内均一性が悪化してしまうおそれがある。
【００６２】
そこで、高温アニールを施す際に、同時に少量の酸素を混入させることにより、表面に酸化シリコン膜を形成し、その後、その酸化シリコン膜をエッチング除去することにより、特に工程数を増加させることなく、識別パターンを残したままで簡便にＳＯＩ層の膜厚を所定値に設定することが可能となる。
【００６３】
このようにして得られる識別パターン領域Ｂの断面構造を図４（ｅ）に模式的に示す。酸化シリコン膜１０５は、識別パターンの凹凸形状に沿うように均一な膜厚で形成されている。従って、図４（ｆ）に示すように、酸化シリコン膜１０５を除去した後も、識別パターンをそのまま残すことができる。
【００６４】
以上のようにして、図１に示すようなＳＯＩ基板を製造した後は、デバイス形成領域Ａに所定のデバイス製造プロセスを経て、所望の半導体装置を製造することができる。
【００６５】
本実施形態によれば、バルク基板の状態で識別パターンを印字するので、既存設備をそのまま使用することができる。また、従来のようにシリコン層及び酸化シリコン層の一部をエッチング除去するという工程が不要となる。従って、製造コストの低廉化を図ることができる。
【００６６】
さらに、ＳＯＩ基板作製前に識別パターンを形成する為、基板表面に熱エネルギーを付与することによるパーティクルの発生等が極めて少なく、識別パターンを形成することに起因する歩留りの低下を最小限に抑制することができる。
【００６７】
第２実施形態
本発明の第２の実施形態は、図５に示すように、シリコン基板３の周縁のオリフラ部１０７に沿って形成された識別パターン１０２を有するＳＯＩ基板を前記第１の実施形態と同様にして製造する例である。
【００６８】
第２の実施形態のＳＯＩ基板の製造方法によれば、第１の実施形態で得られる効果に加えて、識別パターンの形成、識別パターン１０２をオリフラ部１０７に沿って形成することで、素子を組み込む領域Ａを縮小することなく、識別パターン形成領域を確保することができる。また、識別パターンが素子を組み込む領域Ａから離れた領域に形成されるので、識別パターンの読み取り、識別及び基板の管理も容易である。
【００６９】
第３実施形態
本発明の第３の実施形態は、前記第１の実施形態により作製された表面に識別パターンを有するＳＯＩ基板について、その識別パターンを利用して管理する方法である。識別パターンは、ＣＣＤカメラ１０８及びデーター処理部１０９等からなるＩＤ識別装置によって、例えば、図６（ａ）に示すように、ＣＣＤカメラ１０８を用いて光学的に読み取られ、読み取りデーターはデーター処理部１０９に送られ、識別、判断される。
【００７０】
また、例えば、図６（ｂ）に示すように、ＣＣＤカメラ１０８、データー処理部１０９及びデーター記憶装置１１０等からなるＩＤ識別装置を用いて、データー記憶装置１１０に所定のパターンを予め記憶させておき、ＣＣＤカメラ１０８を用い識別パターンを読み取り、この読み取り結果とデーター記憶部１１０から読みだした識別パターンとをデーター処理部１０９で比較して、ＩＤを識別することもできる。
【００７１】
なお、読み取り手段としては、識別パターンを何らかの光学的手段で識別し、データーとしてアウトプットできるものであれば、特にＣＣＤカメラに限られるものではない。
【００７２】
このようにして識別・判断した結果に基づき、半導体製造プロセスの初期段階からほぼ全ての製造プロセス工程において、１枚毎に各ウェーハの履歴をモニター、管理することが可能である。
【００７３】
例えば、作業日時、基板温度のモニター値や酸素イオンビームの電流値、イオン注入の時間、イオン注入装置のパーティクル等の装置データーを、識別パターンとして予め記憶させておき、これらのデーターと実際の製造状況とを比較・分析することにより、各ウェーハ毎の管理が可能となる。
【００７４】
また、ＳＩＭＯＸの製造工程に起因する製品歩留りの予期できない低下原因を容易につきとめることができる。
【００７５】
また、半導体製造プロセスにおいて、管理限界を外れるＩＰＱＣ結果となったロット（若しくはウェーハ）を途中の製造工程で排除し、不良品を後工程に送り込む無駄を省略することができる。
【００７６】
さらに、本実施形態によれば、読み取った識別パターンと実際の製品歩留り等とを統計的に分析することにより、究極的には途中の工程で最終的な半導体装置の製品歩留りをある程度予測することができるようになる。
【００７７】
従って、特に試験生産等のいわゆる多品種少量生産が要求される現場において、例えば、歩留りの低下が予測される場合には、ウェーハの投入数量を増加させる等して、製品の納期遅れ等に対しても前もって対処することが可能となる。
【００７８】
【発明の効果】
以上説明したように、本発明の表面に識別パターンを有する多層基板の製造方法によれば、以下の効果を得ることができる。
（１）バルク基板の状態で識別パターンを印字するので、既存設備をそのまま使用することができる。また、従来のようにシリコン層及び酸化シリコン層の一部をエッチング除去するという工程が不要となる。従って、製造コストの低廉化を図ることができる。
【００７９】
（２）多層基板作製前に識別パターンを形成する為、基板表面に熱エネルギーを付与することによるパーティクルの発生等が極めて少なく、識別パターンを形成することに起因する歩留りの低下を最小限に抑制することができる。
【００８０】
（３）基板を加熱処理する工程において、内部にいわゆる埋め込み絶縁層を形成する際に、酸素酸化により基板表面に酸化膜を形成する場合には、さらに該酸化膜を除去することにより、均一な膜厚及び膜質を有する、薄い膜厚のＳＯＩ層を有する、表面に識別パターンを有する多層基板を簡便かつ歩留りよく製造することができる。
【００８１】
また、本発明の表面に識別パターンを有する多層基板の管理方法によれば、多層基板を製造するプロセスにおいて、多層基板製造当初から一貫して、多層基板１枚毎に識別、管理することができる。この結果、例えば、得られた多層基板を用いて各種タイプの半導体装置が同時に製造される場合においても、システム的に１枚毎のウェハーの履歴やＩＰＱＣ結果等の各種データーを管理することができ、製品の歩留りとリンクさせて総合的な半導体装置の生産管理が可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の多層基板の製造方法により製造される、表面に識別パターンを有する多層基板を示す図であり、（１）は上面図を、（２）は、そのａ−ａ’軸の構造断面図である。
【図２】図２は、本発明の多層基板の製造方法における主要工程断面図である。
【図３】図３は、本発明の多層基板の製造方法における主要工程断面図である。
【図４】図４は、本発明の多層基板の製造方法における主要工程断面図である。
【図５】図５は、シリコン基板のオリフラ部に沿って識別パターンを形成したシリコン基板の上面図である。
【図６】図６は、本発明の多層基板の管理方法において、ＣＣＤカメラを用いて、識別パターンを読み取る概念図である。
【図７】図７は、従来の多層基板の製造方法における主要工程断面図である。
【図８】図８は、従来の多層基板の製造方法における主要工程断面図である。
【図９】図９は、従来の多層基板の製造方法における主要工程断面図である。
【符号の説明】
１，２，３…ＳＯＩ基板（多層基板）、１０１，２０１，３０１…シリコン層、１０２，２０２，３０２…識別パターン、１０３，２０３，３０３…酸化シリコン層（絶縁層）、１０４，２０４，３０４…ＳＯＩ層、１０５…酸化シリコン膜、１０６…面取部、１０７…オリフラ部、１０８…ＣＣＤカメラ、１０９…データー処理部、１１０…データー記憶部、２０３’…酸化シリコンのパーティクル、３０５…レジストマスク、Ａ…デバイス形成領域、Ｂ…識別パターン形成領域
【発明の属する技術分野】
本発明は、表面に識別パターンを有する多層基板の製造方法、及び該識別パターンを利用した多層基板の管理方法に関し、特に表面（半導体素子等を形成する側の面）に識別パターンが形成された埋め込み絶縁膜を有するシリコン基板等の多層基板の製造方法、及び該基板の管理方法に関する。
【０００２】
【従来の技術】
近年の半導体基板の製造においては、ウェーハ１枚１枚に表面に固有の識別パターン（以下、「ＩＤ」という。）を形成し、このＩＤをウェーハ毎に個別に非接触方式で光学的に識別し、当該識別結果に基づいて、ウェーハ１枚１枚を管理することが行われている。
【０００３】
このようにして管理されたウェーハは、例えば、研究ラインにおいて、識別されたＩＤに基づいて、ウェーハ毎にプロセス条件を変更して検査される。また、製造ラインにおいても、検査を行い、不良のウェーハを排出するために、識別されたＩＤが用いられている。
【０００４】
ところで、近年、電気的に絶縁性のある酸化膜の上に活性シリコン層を持つＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体基板が知られている。ＳＯＩ構造の半導体基板（以下、「ＳＯＩ基板」という。）は、素子間分離を非常に容易にし、ＳＯＩ基板を用いる半導体デバイスは、高集積化、低電力消費化、高速化等が期待できるため注目されている。
【０００５】
かかるＳＯＩ基板の製造方法の一つとして、シリコン半導体基板内に酸素イオンを所定のエネルギーで注入し、高温アニールを施すことにより、シリコン半導体基板内に埋め込み酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法が知られている。この方法は、打ち込まれる酸素の加速エネルギーとドーズ量が正確に制御できるので、注入角度が一定であれば均一な膜厚を有する埋め込み酸化膜を基板内に形成できるという特徴をもつ。
【０００６】
そして、かかるＳＩＭＯＸ法により作製されたＳＯＩ基板においても、該基板表面にＩＤを形成してウェーハ１枚１枚の生産管理が行われている。
【０００７】
従来、ＳＩＭＯＸ法により作製したＳＯＩ基板表面にＩＤを印字する方法としては、例えば、次のようにして行っている。
【０００８】
以下に、ＳＩＭＯＸ法により作製したＳＯＩ基板表面に識別マークを印字する場合について、図面を用いて説明する。
【０００９】
先ず、図７（ａ）に示すように、シリコン基板２０１を用意し、該基板２０１に、その表面から酸素イオンをイオン注入法により所定のエネルギーで打ち込み、図７（ｂ）に示すように、当該エネルギーに応じた深さに絶縁層としての酸化シリコン層２０３を形成する。
【００１０】
次いで、図７（ｃ）に示すように、結晶性回復のための高温（１３００℃以上）アニールを数時間行うことにより、酸化シリコン層２０３の上にシリコン層２０４が残存したＳＩＭＯＸ型のＳＯＩ基板２を得る。
【００１１】
次に、図８（ｄ）に示すように、該半導体基板２表面の識別マーク形成領域Ｂ、例えば、該基板周縁部に、例えばレーザー等を用いる非接触方式で、当該半導体基板のＩＤ２０２を印字する。そして、このようにして、ＳＯＩ基板表面にＩＤを印字し、該ＩＤを光学的に読み取り、この読み取り結果に基づいて、前記半導体基板を管理するものである。
【００１２】
この方法は、シリコン基板表面の所定領域にレーザー光を照射してシリコンが熔融する温度まで加熱し、熔融させることにより、シリコン基板表面に凹凸形状からなるＩＤを印字する方法である。このような条件では、シリコン基板２０１中に形成された酸化シリコン層２０３は、可視光に対する吸収係数が小さく、熱伝導率も低いため、瞬間的には殆ど加熱されない。また、シリコンと酸化シリコンとでは熱膨張係数が大きく異なるため、ＳＯＩ構造の半導体基板に直接レーザー光線を照射した場合には、図８（ｅ）に示すように、酸化シリコン層２０３及びその上にシリコン層２０４が爆発したような形状となってしまう。
【００１３】
そして、レーザー光を照射した際に、酸化シリコン層２０３に対して表面側のシリコン層２０４と酸化シリコン層２０３とが剥離して、酸化シリコンのパーティクル２０３’が発生するという問題があった。
【００１４】
また、印字に用いるレーザーマーキング装置は、半導体基板の印字部近辺でレーザー光を反射させて、所定部分にレーザー光を照射するものである。このようにレーザー光により印字する際にパーティクルが発生する基板を多数処理すると、レーザー光を反射する鏡の反射率が低下してしまい、結果的に有効なレーザー強度が低下し、適切な印字が行えなくなるおそれもある。
【００１５】
【発明が解決しようとする課題】
かかる問題を解決するための技術として、特開平８−０３７１３７号公報に記載された方法がある。以下、この方法について図面を用いて説明する。
【００１６】
先ず、前記と同様にＳＩＭＯＸ法により、図７（ｃ）に示すのと同様の層構造を有するＳＯＩ構造のシリコン基板を作製する。次いで、図９（ａ）に示すように、レジストマスク３０５を用いて、該基板表面のＩＤ形成領域Ｂ、例えば、該基板周縁部において、酸化シリコン層３０３に対して表面側に位置するシリコン層３０４と酸化シリコン層３０３を選択的にエッチング除去し、酸化シリコン層３０３に対して裏面側に位置するシリコン層３０１の表面を露出させる。
【００１７】
その後、図９（ｂ）に示すように、露出したシリコン層３０１の所定の印字領域Ａに、例えばレーザー等を用いる非接触方式で、当該半導体基板のＩＤ３０２を印字する。
【００１８】
次いで、レジストマスク３０５を除去することにより、図９（ｃ）に示すように、基板の所定領域にＩＤ３０２が印字されたＳＯＩ基板３を得ることができる。この方法によれば、レーザー光線が酸化シリコンに照射されることはなく、酸化シリコン層３０３からパーティクルが発生するのを防止することができる。
【００１９】
しかしながら、この方法は、半導体基板のＩＤ形成領域Ｂの酸化シリコン層３０３に対して表面側のシリコン層３０４及び酸化シリコン層３０３を選択的にエッチング除去するという工程が必要である。従って、工程数が増加し、製造コストの上昇を招く。また、ＳＩＭＯＸ法により、ＳＯＩ基板を形成するまでの工程のＩＤによる生産管理ができないという問題がある。
【００２０】
そこで本発明は、基体表面に熱エネルギーを付与することにより識別パターンを形成する際、埋め込み絶縁層からパーティクルが発生することなく、かつ、従来法に比して工程数を増加させることなく、表面に識別パターンを有する多層基板を製造する方法、及び前記識別パターンを用いて多層基板を、製造当初から一貫してウェハー毎に管理することができる方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を達成すべく、本発明は、シリコン半導体基板表面の識別パターン形成領域に熱エネルギーを付与することにより、前記領域に識別パターンを形成する第１の工程と、前記第１の工程の後に、前記シリコン半導体基板内部に、酸素イオンを注入することにより表面から所定の深さの位置に酸化シリコン層を形成する第２の工程とを備える、表面に識別パターンを有する多層基板の製造方法である。
【００２２】
前記多層基板の製造方法において、前記第１の工程は、非接触方式、例えば、シリコン半導体基板表面の識別パターン形成領域にレーザー光を照射することにより、前記領域に識別パターンを形成する工程を有するのが好ましい。
【００２３】
前記基体の種類には特に制限はなく、単層でも複数の層からなる基板であってもよい。例えば、Ｐ型シリコン半導体基板、Ｎ型シリコン半導体基板等のシリコン基板を例示することができる。
【００２６】
この場合においては、前記シリコン半導体基板内に酸素イオンを注入した後に、基板物質の結晶性回復のために、該基板を高温加熱してアニール処理することにより、表面から所定の深さの位置に酸化シリコン層を形成する工程を有するのがより好ましい。
【００２７】
また、この場合においては、前記シリコン半導体基板内に酸素イオンを注入した後に、基板物質の結晶性回復のために、該基板を不活性ガス及び酸素ガスの雰囲気下に高温加熱してアニール処理することにより、基板表面から所定の深さの位置に酸化シリコン層を形成し、同時に基板表面に酸化膜を形成するする工程を有するのがさらに好ましい。
【００２８】
さらに、この場合においては、基板表面から所定の深さの位置に絶縁層を形成し、同時に基板表面に酸化膜を形成する工程の後に、基板表面に形成された酸化膜を除去する工程をさらに有するのが好ましい。
【００４２】
本願発明において、識別パターンとしては、何らかの識別手段によって光学的に識別できるパターンであれば特に制限はない。例えば、文字、記号、暗号、バーコード等を挙げることができる。
【００４３】
本願発明によれば、バルク基板の状態で識別パターンを印字するので、既存設備をそのまま使用することができる。また、従来のようにシリコン層及び酸化シリコン層の一部をエッチング除去するという工程が不要となる。従って、製造コストの低下を図ることができる。
【００４４】
また、多層基板作製前に識別パターンを形成する為、基板表面に熱エネルギーを付与することによるパーティクルの発生等が極めて少なく、識別パターンを形成することに起因する歩留りの低下を最小限に抑制することができる。
【００４５】
さらに、基板を加熱処理する工程において、内部にいわゆる埋め込み絶縁層を形成する際に、酸素酸化により基板表面に酸化膜を形成する場合には、さらに該酸化膜を除去することにより、均一な膜厚及び膜質を有する、薄い膜厚のＳＯＩ層を有する、表面に識別パターンを有する多層基板を簡便かつ歩留りよく製造することができる。
【００４７】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。なお、以下に示すのは、あくまで本発明の一実施の形態であり、本発明の主旨を逸脱しない範囲で、プロセス条件、識別パターンを利用した管理方法等を、要求される多層基板の種類、層構成等に応じて、自由に変更することができる。
【００４８】
第１実施形態
本発明の第１実施形態は、識別パターンが形成されたＳＩＭＯＸ法によるＳＯＩ基板の製造例である。
図１に示すのは、本実施形態により製造される識別パターンが印字されたＳＩＭＯＸ法によるＳＯＩ基板１の上面図（１）、及びそのａ−ａ’方向の断面図（２）である。
【００４９】
このＳＯＩ基板１は、ｎ型或いはｐ型の不純物を含有するシリコン層１０１及びＳＯＩ層１０４の間に、酸化シリコンからなる埋め込み絶縁層１０３が形成された多層構造を有している。また、表面はさらに、酸化シリコン層１０５で被覆されている。
【００５０】
このＳＯＩ基板１は、デバイス形成領域Ａと識別パターン形成領域Ｂ（ウェーハのオリエンテーションフラット付近）とに大きく区分けすることができ、該識別パターン形成領域Ｂには、凹凸形状からなる識別パターン１０２が形成されている。
【００５１】
次に、このＳＯＩ基板の製造方法について説明する。
先ず図２（ａ）に示すように、シリコン半導体基板１０１を用意する。次いで、図２（ｂ）に示すように、該基板１０１表面の識別パターン形成領域Ｂに、レーザー光を照射して、所定の識別パターン１０２を印字（形成）する。印字は、非接触方式で行うものであれば、レーザー光を照射する方法に限定されず種々の方法で行うことができる。
【００５２】
レーザー光で行う方法としては、例えば、”Ａ ｃｌｏｓｅ ｌｏｏｋ ａｔｌａｓｅｒ ｍａｒｋｉｎｇ ｏｆ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ”，Ｊ．Ｓｃａｒｏｎｉ，Ｔ．Ｍｃｋｅｅ．，Ｓｏｉｌｉｄ．Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ．，２４５−２５１（Ｊｕｌｙ １９９７）．等に記載された方法が挙げられる。
【００５３】
識別パターンには、製品番号、履歴等のほか、基板温度のモニター値、酸素イオンビームの電流値、イオン注入時間、イオン注入装置等の装置データー等の各種データーを含めることができる。
【００５４】
この識別パターンは、図２（ｂ）等では詳細な図示を省略しているが、図１（２）に示すように、例えば、そのエッジ部分で周囲より１μｍ程度高く、その中央部分は、３μｍ程度低く形成することができる。識別パターンの大きさは、例えば、２×２ｍｍ2 程度とすることができる。また、複数のドットで識別パターンを形成する場合には、一つのドットの大きさは、例えば、直径が７０μｍ程度とすることができる。これらの識別パターンの形状、大きさは、レーザー光線を照射する領域、照射エネルギー等を適宜設定することにより決定することができる。
【００５５】
なお、本実施形態では、熱エネルギーを付与する手段としてレーザー光を照射しているが、基板表面の所定領域に非接触方式で熱エネルギーを付与して識別パターンを形成できる手段であれば特に制限はない。また、この際、半導体素子形成領域Ａのみを、例えば、レジストマスクを用いて熱エネルギーが領域Ａには加わらないようにすることもできる。
【００５６】
次いで、図３（ｃ）に示すように、全面に酸素イオンをイオン注入法により注入することにより、酸化シリコン層１０３’が基板内部に形成される。このようにすることによって、識別パターンが形成された部分では、酸素イオンは、その識別パターンの表面形状に応じて、表面基準にて他の部分よりも深く、若しくは浅く注入されることになる。勿論、シリコン表面からの相対的な注入される位置は同じとなる。
【００５７】
酸素イオンの注入条件としては、例えば、基板温度４００〜６００℃、酸素イオンのドーズ量が１×１０17〜１×１０19／ｃｍ2 程度、加速エネルギー１５０〜２５０ｋｅＶ程度で行うことができる。ＳＯＩ層１０４及び酸化シリコン層（埋め込み酸化膜とも呼ばれる。）１０３の厚みは、酸素イオンのドーズ量及び加速エネルギーにより決定することができる。酸素イオンのドーズ量及び加速エネルギーは正確に制御することができるので、注入角度が一定であれば、膜厚のばらつきの非常に少ない均一な膜質を有するＳＯＩ層１０４及び酸化シリコン層１０３を形成することができる。
【００５８】
本実施形態では、ＳＯＩ層１０４及び酸化シリコン層１０３の厚みは、それぞれ１７０ｎｍ及び１００ｎｍ程度に設定している。
【００５９】
次いで、図３（ｄ）に示すように、基板の加熱処理を行う。加熱処理は、例えば、アルゴンや窒素等の不活性ガス雰囲気下、１３００〜１４００℃で数時間の条件で行うことができる。加熱処理は、高ドーズ量の酸素イオン打ち込みによるシリコン基板（特にＳＯＩ層）のダメージを回復させる（結晶性の回復）ために行われる。以上の操作により、結晶性に優れたＳＯＩ層１０４を形成することができる。
【００６０】
また、この加熱処理においては、アルゴン、窒素等の不活性ガスの他に微量（不活性ガスに対して０．５〜２％程度）の酸素ガスを混入させるのが好ましい。酸素ガスを含有させることにより、基板表面に酸化シリコン膜１０５が同時に形成することができる。これは以下の理由による。
【００６１】
ＳＩＭＯＸ法の最大の利点は、２００ｎｍ以下の膜厚のばらつきの少ない均一なＳＯＩ層を形成することができることにある。しかしながら、酸素イオン注入は、高ドーズ量で行う必要があるため、シリコン基板の表面付近のダメージを少しでも少なくするためにシリコン基板の比較的深いところに酸化シリコン層が形成されるように注入する必要がある。従って、膜厚が２００ｎｍ以下（本実施形態では１７０ｎｍ程度である。）のＳＯＩ層を形成するためには、加熱処理後、表面を均一に除去して膜厚を薄くする工程が必要となる。このとき、表面に酸化シリコン膜を形成することなく、シリコン基板表面を均一に研磨して、ＳＯＩ層の厚みを薄くする方法では、研磨の分布により、ＳＯＩ層の厚みの面内均一性が悪化してしまうおそれがある。
【００６２】
そこで、高温アニールを施す際に、同時に少量の酸素を混入させることにより、表面に酸化シリコン膜を形成し、その後、その酸化シリコン膜をエッチング除去することにより、特に工程数を増加させることなく、識別パターンを残したままで簡便にＳＯＩ層の膜厚を所定値に設定することが可能となる。
【００６３】
このようにして得られる識別パターン領域Ｂの断面構造を図４（ｅ）に模式的に示す。酸化シリコン膜１０５は、識別パターンの凹凸形状に沿うように均一な膜厚で形成されている。従って、図４（ｆ）に示すように、酸化シリコン膜１０５を除去した後も、識別パターンをそのまま残すことができる。
【００６４】
以上のようにして、図１に示すようなＳＯＩ基板を製造した後は、デバイス形成領域Ａに所定のデバイス製造プロセスを経て、所望の半導体装置を製造することができる。
【００６５】
本実施形態によれば、バルク基板の状態で識別パターンを印字するので、既存設備をそのまま使用することができる。また、従来のようにシリコン層及び酸化シリコン層の一部をエッチング除去するという工程が不要となる。従って、製造コストの低廉化を図ることができる。
【００６６】
さらに、ＳＯＩ基板作製前に識別パターンを形成する為、基板表面に熱エネルギーを付与することによるパーティクルの発生等が極めて少なく、識別パターンを形成することに起因する歩留りの低下を最小限に抑制することができる。
【００６７】
第２実施形態
本発明の第２の実施形態は、図５に示すように、シリコン基板３の周縁のオリフラ部１０７に沿って形成された識別パターン１０２を有するＳＯＩ基板を前記第１の実施形態と同様にして製造する例である。
【００６８】
第２の実施形態のＳＯＩ基板の製造方法によれば、第１の実施形態で得られる効果に加えて、識別パターンの形成、識別パターン１０２をオリフラ部１０７に沿って形成することで、素子を組み込む領域Ａを縮小することなく、識別パターン形成領域を確保することができる。また、識別パターンが素子を組み込む領域Ａから離れた領域に形成されるので、識別パターンの読み取り、識別及び基板の管理も容易である。
【００６９】
第３実施形態
本発明の第３の実施形態は、前記第１の実施形態により作製された表面に識別パターンを有するＳＯＩ基板について、その識別パターンを利用して管理する方法である。識別パターンは、ＣＣＤカメラ１０８及びデーター処理部１０９等からなるＩＤ識別装置によって、例えば、図６（ａ）に示すように、ＣＣＤカメラ１０８を用いて光学的に読み取られ、読み取りデーターはデーター処理部１０９に送られ、識別、判断される。
【００７０】
また、例えば、図６（ｂ）に示すように、ＣＣＤカメラ１０８、データー処理部１０９及びデーター記憶装置１１０等からなるＩＤ識別装置を用いて、データー記憶装置１１０に所定のパターンを予め記憶させておき、ＣＣＤカメラ１０８を用い識別パターンを読み取り、この読み取り結果とデーター記憶部１１０から読みだした識別パターンとをデーター処理部１０９で比較して、ＩＤを識別することもできる。
【００７１】
なお、読み取り手段としては、識別パターンを何らかの光学的手段で識別し、データーとしてアウトプットできるものであれば、特にＣＣＤカメラに限られるものではない。
【００７２】
このようにして識別・判断した結果に基づき、半導体製造プロセスの初期段階からほぼ全ての製造プロセス工程において、１枚毎に各ウェーハの履歴をモニター、管理することが可能である。
【００７３】
例えば、作業日時、基板温度のモニター値や酸素イオンビームの電流値、イオン注入の時間、イオン注入装置のパーティクル等の装置データーを、識別パターンとして予め記憶させておき、これらのデーターと実際の製造状況とを比較・分析することにより、各ウェーハ毎の管理が可能となる。
【００７４】
また、ＳＩＭＯＸの製造工程に起因する製品歩留りの予期できない低下原因を容易につきとめることができる。
【００７５】
また、半導体製造プロセスにおいて、管理限界を外れるＩＰＱＣ結果となったロット（若しくはウェーハ）を途中の製造工程で排除し、不良品を後工程に送り込む無駄を省略することができる。
【００７６】
さらに、本実施形態によれば、読み取った識別パターンと実際の製品歩留り等とを統計的に分析することにより、究極的には途中の工程で最終的な半導体装置の製品歩留りをある程度予測することができるようになる。
【００７７】
従って、特に試験生産等のいわゆる多品種少量生産が要求される現場において、例えば、歩留りの低下が予測される場合には、ウェーハの投入数量を増加させる等して、製品の納期遅れ等に対しても前もって対処することが可能となる。
【００７８】
【発明の効果】
以上説明したように、本発明の表面に識別パターンを有する多層基板の製造方法によれば、以下の効果を得ることができる。
（１）バルク基板の状態で識別パターンを印字するので、既存設備をそのまま使用することができる。また、従来のようにシリコン層及び酸化シリコン層の一部をエッチング除去するという工程が不要となる。従って、製造コストの低廉化を図ることができる。
【００７９】
（２）多層基板作製前に識別パターンを形成する為、基板表面に熱エネルギーを付与することによるパーティクルの発生等が極めて少なく、識別パターンを形成することに起因する歩留りの低下を最小限に抑制することができる。
【００８０】
（３）基板を加熱処理する工程において、内部にいわゆる埋め込み絶縁層を形成する際に、酸素酸化により基板表面に酸化膜を形成する場合には、さらに該酸化膜を除去することにより、均一な膜厚及び膜質を有する、薄い膜厚のＳＯＩ層を有する、表面に識別パターンを有する多層基板を簡便かつ歩留りよく製造することができる。
【００８１】
また、本発明の表面に識別パターンを有する多層基板の管理方法によれば、多層基板を製造するプロセスにおいて、多層基板製造当初から一貫して、多層基板１枚毎に識別、管理することができる。この結果、例えば、得られた多層基板を用いて各種タイプの半導体装置が同時に製造される場合においても、システム的に１枚毎のウェハーの履歴やＩＰＱＣ結果等の各種データーを管理することができ、製品の歩留りとリンクさせて総合的な半導体装置の生産管理が可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の多層基板の製造方法により製造される、表面に識別パターンを有する多層基板を示す図であり、（１）は上面図を、（２）は、そのａ−ａ’軸の構造断面図である。
【図２】図２は、本発明の多層基板の製造方法における主要工程断面図である。
【図３】図３は、本発明の多層基板の製造方法における主要工程断面図である。
【図４】図４は、本発明の多層基板の製造方法における主要工程断面図である。
【図５】図５は、シリコン基板のオリフラ部に沿って識別パターンを形成したシリコン基板の上面図である。
【図６】図６は、本発明の多層基板の管理方法において、ＣＣＤカメラを用いて、識別パターンを読み取る概念図である。
【図７】図７は、従来の多層基板の製造方法における主要工程断面図である。
【図８】図８は、従来の多層基板の製造方法における主要工程断面図である。
【図９】図９は、従来の多層基板の製造方法における主要工程断面図である。
【符号の説明】
１，２，３…ＳＯＩ基板（多層基板）、１０１，２０１，３０１…シリコン層、１０２，２０２，３０２…識別パターン、１０３，２０３，３０３…酸化シリコン層（絶縁層）、１０４，２０４，３０４…ＳＯＩ層、１０５…酸化シリコン膜、１０６…面取部、１０７…オリフラ部、１０８…ＣＣＤカメラ、１０９…データー処理部、１１０…データー記憶部、２０３’…酸化シリコンのパーティクル、３０５…レジストマスク、Ａ…デバイス形成領域、Ｂ…識別パターン形成領域
Claims (5)
- シリコン半導体基板表面の識別パターン形成領域に熱エネルギーを付与することにより、前記領域に識別パターンを形成する第１の工程と、
前記第１の工程の後に、前記シリコン半導体基板内部に、酸素イオンを注入することにより表面から所定の深さの位置に酸化シリコン層を形成する第２の工程とを備える、
表面に識別パターンを有する多層基板の製造方法。 - 前記第１の工程において、前記シリコン半導体基板表面の識別パターン形成領域にレーザー光を照射することにより、前記領域に識別パターンを形成する、
請求項１記載の表面に識別パターンを有する多層基板の製造方法。 - 前記第２の工程において、前記シリコン半導体基板内に酸素イオンを注入した後、前記シリコン半導体基板を加熱してアニール処理することにより、表面から所定の深さの位置に酸化シリコン層を形成する、
請求項１記載の表面に識別パターンを有する多層基板の製造方法。 - 前記第２の工程において、前記シリコン半導体基板内に酸素イオンを注入した後、前記シリコン半導体基板を不活性ガス及び酸素ガスの雰囲気下に加熱してアニール処理することにより、前記シリコン半導体基板表面から所定の深さの位置に酸化シリコン層を形成し、同時に前記シリコン半導体基板表面に酸化膜を形成する、
請求項１記載の表面に識別パターンを有する多層基板の製造方法。 - 前記第２の工程において、前記シリコン半導体基板表面から所定の深さの位置に酸化シリコン層を形成し、同時に前記シリコン半導体基板表面に酸化膜を形成する工程の後に、前記酸化膜を除去する工程をさらに有する、
請求項４記載の表面に識別パターンを有する多層基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09891899A JP4491851B2 (ja) | 1999-04-06 | 1999-04-06 | 表面に識別パターンを有する多層基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09891899A JP4491851B2 (ja) | 1999-04-06 | 1999-04-06 | 表面に識別パターンを有する多層基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294467A JP2000294467A (ja) | 2000-10-20 |
| JP4491851B2 true JP4491851B2 (ja) | 2010-06-30 |
Family
ID=14232522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09891899A Expired - Fee Related JP4491851B2 (ja) | 1999-04-06 | 1999-04-06 | 表面に識別パターンを有する多層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4491851B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289490A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 半導体装置 |
| JP4902953B2 (ja) | 2004-09-30 | 2012-03-21 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198465A (ja) * | 1992-01-23 | 1993-08-06 | Hitachi Ltd | 半導体ウエハおよび半導体集積回路装置の製造方法 |
| JP3295171B2 (ja) * | 1993-04-07 | 2002-06-24 | 新日本製鐵株式会社 | 半導体基板の製造方法 |
| JPH0837137A (ja) * | 1994-05-16 | 1996-02-06 | Sony Corp | Ｓｏｉ構造の半導体基板管理方法、識別マーク印字装置および識別マーク読取装置 |
-
1999
- 1999-04-06 JP JP09891899A patent/JP4491851B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000294467A (ja) | 2000-10-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070611 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |