JP2001144174A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JP2001144174A JP2001144174A JP32215699A JP32215699A JP2001144174A JP 2001144174 A JP2001144174 A JP 2001144174A JP 32215699 A JP32215699 A JP 32215699A JP 32215699 A JP32215699 A JP 32215699A JP 2001144174 A JP2001144174 A JP 2001144174A
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Abstract
(57)【要約】
【課題】フォトレジストをマスクとして用いないで、素
子形成領域上の絶縁膜を除去できる誘電体分離基板の製
造方法を提供する。 【解決手段】素子形成領域１２を保護していた窒化膜５
を、第４酸化膜１０をマスクとして、エッチングで除去
し、その後、素子形成領域１２上の薄い第１酸化膜４を
フッ酸にて除去する。このように、素子形成領域１２上
の窒化膜５および第１酸化膜を除去する工程で、フォト
レジストをマスクとして用いないために、素子形成領域
が重金属不純物で汚染されることもなく、またアッシン
グダメージを受けることもない。
子形成領域上の絶縁膜を除去できる誘電体分離基板の製
造方法を提供する。 【解決手段】素子形成領域１２を保護していた窒化膜５
を、第４酸化膜１０をマスクとして、エッチングで除去
し、その後、素子形成領域１２上の薄い第１酸化膜４を
フッ酸にて除去する。このように、素子形成領域１２上
の窒化膜５および第１酸化膜を除去する工程で、フォト
レジストをマスクとして用いないために、素子形成領域
が重金属不純物で汚染されることもなく、またアッシン
グダメージを受けることもない。
Description
【０００１】
【発明の属する技術分野】この発明は、低電圧駆動の制
御回路と高耐圧デバイスを１個の半導体チップ内に集積
したパワーＩＣおよび高耐圧デバイスを１個の半導体チ
ップ内に複数個集積した半導体装置を製作できる誘電体
分離基板の製造方法に関する。
御回路と高耐圧デバイスを１個の半導体チップ内に集積
したパワーＩＣおよび高耐圧デバイスを１個の半導体チ
ップ内に複数個集積した半導体装置を製作できる誘電体
分離基板の製造方法に関する。
【０００２】
【従来の技術】図１２から図１８は、従来の誘電体分離
基板の製造方法で、工程順に示した要部製造工程断面図
である。まず、第１半導体基板３１上に貼り合わせの酸
化膜である絶縁膜３２を介して、厚さ１０μｍ程度の半
導体層である第２半導体基板３３を形成して、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と
し、このＳＯＩ基板に分離溝形成のマスクとなる第１酸
化膜３４を膜厚１μｍ程度成膜する（図１２）。
基板の製造方法で、工程順に示した要部製造工程断面図
である。まず、第１半導体基板３１上に貼り合わせの酸
化膜である絶縁膜３２を介して、厚さ１０μｍ程度の半
導体層である第２半導体基板３３を形成して、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と
し、このＳＯＩ基板に分離溝形成のマスクとなる第１酸
化膜３４を膜厚１μｍ程度成膜する（図１２）。
【０００３】つぎに、フォトレジストをマスクとして、
分離溝形成領域上の第１酸化膜３４に開口幅１μｍから
２μｍで開口部３５ａを形成する（図１３）。つぎに、
第１酸化膜３４をマスクとして、第２半導体基板３３の
表面から絶縁膜３２に到達する分離溝３５をエッチング
で形成し、マスクとなった第１酸化膜３４をフッ化水素
酸（以下、フッ酸という）により除去する（図１４）。
分離溝形成領域上の第１酸化膜３４に開口幅１μｍから
２μｍで開口部３５ａを形成する（図１３）。つぎに、
第１酸化膜３４をマスクとして、第２半導体基板３３の
表面から絶縁膜３２に到達する分離溝３５をエッチング
で形成し、マスクとなった第１酸化膜３４をフッ化水素
酸（以下、フッ酸という）により除去する（図１４）。
【０００４】つぎに、表面を熱酸化して、第２酸化膜３
６を厚さ０．６μｍ程度形成する（図１５）。つぎに、
多結晶シリコン３７を全面に堆積し、分離溝３５内を完
全に埋め込んだ後、分離溝３５以外の多結晶シリコンを
エッチングで除去し、第２酸化膜３６を露出させる（図
１６）。
６を厚さ０．６μｍ程度形成する（図１５）。つぎに、
多結晶シリコン３７を全面に堆積し、分離溝３５内を完
全に埋め込んだ後、分離溝３５以外の多結晶シリコンを
エッチングで除去し、第２酸化膜３６を露出させる（図
１６）。
【０００５】つぎに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により第３酸化膜を
厚さ０．５μｍ程度堆積し、分離溝３５上部がエッチン
グされないようにフォトレジスト３９により、分離溝３
５の上部を覆う（図１７）。つぎに、フォトレジスト３
９をマスクとして、フッ酸を用いて素子形成領域４０の
第２酸化膜３６および第３酸化膜３８を除去し、つぎ
に、マスクとして用いたフォトレジスト３９をアッシン
グ（灰化）除去し、誘電体分離基板が完成する（図１
８）。つづいて、通常の集積回路の製造工程により、半
導体集積回路装置が製作される。
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により第３酸化膜を
厚さ０．５μｍ程度堆積し、分離溝３５上部がエッチン
グされないようにフォトレジスト３９により、分離溝３
５の上部を覆う（図１７）。つぎに、フォトレジスト３
９をマスクとして、フッ酸を用いて素子形成領域４０の
第２酸化膜３６および第３酸化膜３８を除去し、つぎ
に、マスクとして用いたフォトレジスト３９をアッシン
グ（灰化）除去し、誘電体分離基板が完成する（図１
８）。つづいて、通常の集積回路の製造工程により、半
導体集積回路装置が製作される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の誘電体分離基板の製造方法では、素子形成領
域４０上の第２酸化膜３６および第３酸化膜３８をフッ
酸を用いて除去するときに、フッ酸によりフォトレジス
ト３９が僅かではあるが溶け出し、フォトレジスト３９
に含まれる重金属不純物で素子形成領域４０が汚染され
る。
うな従来の誘電体分離基板の製造方法では、素子形成領
域４０上の第２酸化膜３６および第３酸化膜３８をフッ
酸を用いて除去するときに、フッ酸によりフォトレジス
ト３９が僅かではあるが溶け出し、フォトレジスト３９
に含まれる重金属不純物で素子形成領域４０が汚染され
る。
【０００７】また、アッシング除去するときも同様に重
金属不純物で素子形成領域４０が汚染される。さらに、
アッシングによって、第２半導体基板３３表面がダメー
ジを受ける。このように、重金属不純物の汚染やダメー
ジにより、デバイス特性が悪化する。この発明の目的
は、前記の課題を解決して、フォトレジストをマスクと
して用いないで、素子形成領域上の絶縁膜を除去できる
誘電体分離基板の製造方法を提供することにある。
金属不純物で素子形成領域４０が汚染される。さらに、
アッシングによって、第２半導体基板３３表面がダメー
ジを受ける。このように、重金属不純物の汚染やダメー
ジにより、デバイス特性が悪化する。この発明の目的
は、前記の課題を解決して、フォトレジストをマスクと
して用いないで、素子形成領域上の絶縁膜を除去できる
誘電体分離基板の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに、第一半導体基板上に絶縁膜を介して半導体層であ
る第二半導体基板を形成し、該第二半導体基板表面から
前記絶縁膜に到達する分離溝を形成した誘電体分離基板
の製造方法において、前記第一半導体基板上に前記絶縁
膜を形成する工程と、該絶縁膜上に前記第二半導体基板
を形成する工程と、該第二半導体基板上に薄い第一酸化
膜を形成する工程と、該第一酸化膜上に窒化膜を形成す
る工程と、分離溝形成領域上の前記第一酸化膜と前記窒
化膜を開口する工程と、該窒化膜をマスクに第一半導体
基板表面から前記絶縁膜に達する分離溝を形成する工程
と、該分離溝の側壁に第二酸化膜を形成する工程と、前
記分離溝内部に多結晶シリコンを充填する工程と、前記
多結晶シリコン上および分離溝近傍の窒化膜上に厚い第
三酸化膜を形成する工程と、前記第二半導体基板の素子
形成領域上の前記窒化膜を、前記第三酸化膜をマスクと
して除去する工程と、前記第一酸化膜を除去する工程と
を含む製造工程とする。
めに、第一半導体基板上に絶縁膜を介して半導体層であ
る第二半導体基板を形成し、該第二半導体基板表面から
前記絶縁膜に到達する分離溝を形成した誘電体分離基板
の製造方法において、前記第一半導体基板上に前記絶縁
膜を形成する工程と、該絶縁膜上に前記第二半導体基板
を形成する工程と、該第二半導体基板上に薄い第一酸化
膜を形成する工程と、該第一酸化膜上に窒化膜を形成す
る工程と、分離溝形成領域上の前記第一酸化膜と前記窒
化膜を開口する工程と、該窒化膜をマスクに第一半導体
基板表面から前記絶縁膜に達する分離溝を形成する工程
と、該分離溝の側壁に第二酸化膜を形成する工程と、前
記分離溝内部に多結晶シリコンを充填する工程と、前記
多結晶シリコン上および分離溝近傍の窒化膜上に厚い第
三酸化膜を形成する工程と、前記第二半導体基板の素子
形成領域上の前記窒化膜を、前記第三酸化膜をマスクと
して除去する工程と、前記第一酸化膜を除去する工程と
を含む製造工程とする。
【０００９】このように、第二半導体基板上に予め薄い
第一酸化膜と窒化膜からなるバッファ層を設け、素子形
成領域上の窒化膜を、フォトレジストではなく、厚い第
三酸化膜をマスクに用いて除去することで、フォトレジ
ストを介在させない。また、フッ酸で全面エッチングし
て薄い第一酸化膜を除去しても、分離溝を充填している
多結晶シリコンのキャップの役割をしてる厚い第三酸化
膜は残る。このように、フォトレジストを用いないで、
素子形成領域上の窒化膜と第一酸化膜を除去できるため
に、重金属不純物による汚染やアッシングダメージは起
こらない
第一酸化膜と窒化膜からなるバッファ層を設け、素子形
成領域上の窒化膜を、フォトレジストではなく、厚い第
三酸化膜をマスクに用いて除去することで、フォトレジ
ストを介在させない。また、フッ酸で全面エッチングし
て薄い第一酸化膜を除去しても、分離溝を充填している
多結晶シリコンのキャップの役割をしてる厚い第三酸化
膜は残る。このように、フォトレジストを用いないで、
素子形成領域上の窒化膜と第一酸化膜を除去できるため
に、重金属不純物による汚染やアッシングダメージは起
こらない
【００１０】
【発明の実施の形態】図１から図１１は、この発明の第
１実施例の誘電体分離基板の製造方法で、工程順に示し
た要部製造工程図である。まず、第１半導体基板１上
に、貼り合わせ酸化膜である絶縁膜２を介して、半導体
層である第２半導体基板３を形成したＳＯＩ基板を準備
する。第１半導体基板１の厚さは６２０μｍ程度、絶縁
膜２の厚さは１μｍ程度、第２半導体基板３の厚さは１
０μｍ程度である（図１）。
１実施例の誘電体分離基板の製造方法で、工程順に示し
た要部製造工程図である。まず、第１半導体基板１上
に、貼り合わせ酸化膜である絶縁膜２を介して、半導体
層である第２半導体基板３を形成したＳＯＩ基板を準備
する。第１半導体基板１の厚さは６２０μｍ程度、絶縁
膜２の厚さは１μｍ程度、第２半導体基板３の厚さは１
０μｍ程度である（図１）。
【００１１】つぎに、図示しない素子形成領域を保護す
るための保護膜（前記のバッファ層のこと）として、第
２半導体基板３上に０．０３μｍ程度の薄い第１酸化膜
４を熱酸化膜で成膜し、その後、ＣＶＤ法により０．１
５μｍ程度の窒化膜５を堆積する（図２）。つぎに、分
離溝を形成するときのマスクとなる第２酸化膜６をＣＶ
Ｄ法により１μｍ程度堆積する（図３）。
るための保護膜（前記のバッファ層のこと）として、第
２半導体基板３上に０．０３μｍ程度の薄い第１酸化膜
４を熱酸化膜で成膜し、その後、ＣＶＤ法により０．１
５μｍ程度の窒化膜５を堆積する（図２）。つぎに、分
離溝を形成するときのマスクとなる第２酸化膜６をＣＶ
Ｄ法により１μｍ程度堆積する（図３）。
【００１２】つぎに、図示しないフォトレジストをマス
クとして、分離溝形成領域上の第１酸化膜４、窒化膜
５、第２酸化膜６に、開口幅１μｍから２μｍ程度の開
口部７ａを形成する（図４）。つぎに、第２酸化膜６を
マスクとして第２半導体基板３の表面から、絶縁膜２に
達する分離溝７を形成し、不要となった第２酸化膜６を
フッ酸で除去する（図５）。
クとして、分離溝形成領域上の第１酸化膜４、窒化膜
５、第２酸化膜６に、開口幅１μｍから２μｍ程度の開
口部７ａを形成する（図４）。つぎに、第２酸化膜６を
マスクとして第２半導体基板３の表面から、絶縁膜２に
達する分離溝７を形成し、不要となった第２酸化膜６を
フッ酸で除去する（図５）。
【００１３】つぎに、分離溝７の側壁に第３酸化膜８を
形成する。このとき、分離溝７の側壁以外の箇所は窒化
膜５で被覆されているため、酸化されない（図６）。ま
た、第３酸化膜８は熱酸化膜であり、第２半導体基板３
であるシリコンと反応して成長するために、分離溝７の
開口端部では膜厚が厚くなる。つぎに、分離溝７内を埋
め込むために、ＣＶＤ法により多結晶シリコン９を１μ
ｍ程度堆積する。分離溝７内を完全に埋め込んだ後、分
離溝７以外の多結晶シリコンをエッチング除去し、窒化
膜５を露出させる（図７）。
形成する。このとき、分離溝７の側壁以外の箇所は窒化
膜５で被覆されているため、酸化されない（図６）。ま
た、第３酸化膜８は熱酸化膜であり、第２半導体基板３
であるシリコンと反応して成長するために、分離溝７の
開口端部では膜厚が厚くなる。つぎに、分離溝７内を埋
め込むために、ＣＶＤ法により多結晶シリコン９を１μ
ｍ程度堆積する。分離溝７内を完全に埋め込んだ後、分
離溝７以外の多結晶シリコンをエッチング除去し、窒化
膜５を露出させる（図７）。
【００１４】つぎに、分離溝７上部をキャップ（蓋）す
るための厚い膜厚の第４酸化膜１０をＣＶＤ法で０．５
μｍ程度堆積する。その後、分離溝７およびその近傍の
上部のみ第４酸化膜１０でキャップされるように、分離
溝７およびその近傍の上部にフォトレジスト１１を形成
する（図８）。つぎに、フォトレジスト１１をマスクと
して、分離溝およびその近傍の上部以外の第４酸化膜１
０をフッ酸を用いて除去する。その後、フォトレジスト
１１をアッシングで除去する（図９）。
るための厚い膜厚の第４酸化膜１０をＣＶＤ法で０．５
μｍ程度堆積する。その後、分離溝７およびその近傍の
上部のみ第４酸化膜１０でキャップされるように、分離
溝７およびその近傍の上部にフォトレジスト１１を形成
する（図８）。つぎに、フォトレジスト１１をマスクと
して、分離溝およびその近傍の上部以外の第４酸化膜１
０をフッ酸を用いて除去する。その後、フォトレジスト
１１をアッシングで除去する（図９）。
【００１５】つぎに、素子形成領域１２を保護していた
窒化膜５を、第４酸化膜１０をマスクとして、エッチン
グで除去する（図１０）。つぎに、素子形成領域１２上
の薄い第１酸化膜４をフッ酸にて除去する。このとき、
第４酸化膜１０もエッチングされるが膜厚が厚いために
残る。このようにして誘電体分離基板は完成する（図１
１）。この後、素子形成工程に進む。
窒化膜５を、第４酸化膜１０をマスクとして、エッチン
グで除去する（図１０）。つぎに、素子形成領域１２上
の薄い第１酸化膜４をフッ酸にて除去する。このとき、
第４酸化膜１０もエッチングされるが膜厚が厚いために
残る。このようにして誘電体分離基板は完成する（図１
１）。この後、素子形成工程に進む。
【００１６】前記のように、素子形成領域１２上の窒化
膜５および第１酸化膜を除去する工程で、フォトレジス
トをマスクとして用いないために、従来方法のように、
素子形成領域が重金属不純物で汚染されることもなく、
またアッシングダメージを受けることもない。そのた
め、所望のデバイス特性を得ることができる。
膜５および第１酸化膜を除去する工程で、フォトレジス
トをマスクとして用いないために、従来方法のように、
素子形成領域が重金属不純物で汚染されることもなく、
またアッシングダメージを受けることもない。そのた
め、所望のデバイス特性を得ることができる。
【００１７】
【発明の効果】この発明によれば、素子形成領域上の第
１酸化膜と窒化膜を除去する工程で、フォトレジストを
マスクとして用いないために、素子形成領域が重金属不
純物に汚染されることもなく、アッシングダメージも生
じない。そのため、この発明の製造方法を製作された誘
電体分離基板を用いることで、所望のデバイス特性を得
ることができる。
１酸化膜と窒化膜を除去する工程で、フォトレジストを
マスクとして用いないために、素子形成領域が重金属不
純物に汚染されることもなく、アッシングダメージも生
じない。そのため、この発明の製造方法を製作された誘
電体分離基板を用いることで、所望のデバイス特性を得
ることができる。
【図１】この発明の第１実施例の要部製造工程図
【図２】図１に続く、この発明の第１実施例の要部製造
工程図
工程図
【図３】図２に続く、この発明の第１実施例の要部製造
工程図
工程図
【図４】図３に続く、この発明の第１実施例の要部製造
工程図
工程図
【図５】図４に続く、この発明の第１実施例の要部製造
工程図
工程図
【図６】図５に続く、この発明の第１実施例の要部製造
工程図
工程図
【図７】図６に続く、この発明の第１実施例の要部製造
工程図
工程図
【図８】図７に続く、この発明の第１実施例の要部製造
工程図
工程図
【図９】図８に続く、この発明の第１実施例の要部製造
工程図
工程図
【図１０】図９に続く、この発明の第１実施例の要部製
造工程図
造工程図
【図１１】図１０に続く、この発明の第１実施例の要部
製造工程図
製造工程図
【図１２】従来の誘電体分離基板の製造方法の要部製造
工程断面図
工程断面図
【図１３】図１２に続く、従来の要部製造工程断面図
【図１４】図１３に続く、従来の要部製造工程断面図
【図１５】図１４に続く、従来の要部製造工程断面図
【図１６】図１５に続く、従来の要部製造工程断面図
【図１７】図１６に続く、従来の要部製造工程断面図
【図１８】図１７に続く、従来の要部製造工程断面図
１ 第１半導体基板 ２ 絶縁膜 ３ 第２半導体基板 ４ 第１酸化膜 ５ 窒化膜 ６ 第２酸化膜 ７ 分離溝 ７ａ 開口部 ８ 第３酸化膜 ９ 多結晶シリコン １０ 第４酸化膜 １１ フォトレジスト １２ 素子形成領域
Claims (1)
- 【請求項１】第一半導体基板上に絶縁膜を介して半導体
層である第二半導体基板を形成し、該第二半導体基板表
面から前記絶縁膜に到達する分離溝を形成した誘電体分
離基板の製造方法において、前記第一半導体基板上に前
記絶縁膜を形成する工程と、該絶縁膜上に前記第二半導
体基板を形成する工程と、該第二半導体基板上に第一酸
化膜を形成する工程と、該第一酸化膜上に窒化膜を形成
する工程と、分離溝形成領域上の前記第一酸化膜と前記
窒化膜を開口する工程と、該窒化膜をマスクに第一半導
体基板表面から前記絶縁膜に達する分離溝を形成する工
程と、該分離溝の側壁に第二酸化膜を形成する工程と、
前記分離溝内部に多結晶シリコンを充填する工程と、前
記多結晶シリコン上および分離溝近傍の窒化膜上に第三
酸化膜を形成する工程と、前記第二半導体基板の素子形
成領域上の前記窒化膜を、前記第三酸化膜をマスクとし
て除去する工程と、前記第一酸化膜を除去する工程とを
含むことを特徴とする誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32215699A JP2001144174A (ja) | 1999-11-12 | 1999-11-12 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32215699A JP2001144174A (ja) | 1999-11-12 | 1999-11-12 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144174A true JP2001144174A (ja) | 2001-05-25 |
Family
ID=18140573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32215699A Pending JP2001144174A (ja) | 1999-11-12 | 1999-11-12 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144174A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242977A (ja) * | 2006-03-10 | 2007-09-20 | Hitachi Ltd | 高耐圧半導体集積回路装置 |
| KR100829366B1 (ko) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
| JP2009004534A (ja) * | 2007-06-21 | 2009-01-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2012033950A (ja) * | 2011-10-03 | 2012-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
-
1999
- 1999-11-12 JP JP32215699A patent/JP2001144174A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829366B1 (ko) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 및 트렌치 형성 방법 |
| JP2007242977A (ja) * | 2006-03-10 | 2007-09-20 | Hitachi Ltd | 高耐圧半導体集積回路装置 |
| JP2009004534A (ja) * | 2007-06-21 | 2009-01-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| EP2006905A3 (en) * | 2007-06-21 | 2011-03-30 | Hitachi, Ltd. | Semiconductor apparatus and its manufacturing method |
| JP2012033950A (ja) * | 2011-10-03 | 2012-02-16 | Hitachi Ltd | 半導体装置の製造方法 |
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