CN107240602B - 集成电路的制造方法与半导体元件 - Google Patents

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Abstract

一种集成电路的制造方法，包含在结晶的晶圆的表面形成沟槽，且沟槽沿着结晶方向＜100＞延伸。此晶圆可经历较少的形变，因为当使用旋涂介电材料填满沟槽时引起较少的应力。因此，解决由晶圆形状改变造成的覆盖问题。

Description

集成电路的制造方法与半导体元件
本申请主张于2016年3月29日提出申请的美国临时专利申请案第62/314411号的优先权，所述美国临时专利申请的全部内容并入本案供参考。
技术领域
本发明涉及一种集成电路的制造方法，且特别涉及一种使用大的晶圆的集成电路的制造方法。
背景技术
多年以来，已使用硅晶圆以制造集成电路。单一晶圆可经使用以形成大量的集成电路的晶粒，降低平均成本。通常来说，使用越来越大的晶圆为制造的趋势。因此，晶圆的尺寸稳定地增加，使得现在先进的生产线所使用的晶圆具有300mm或更大的直径。
根据借由光显影掩模及其他图案化的技术定义的图案，集成电路的制造包含沉积材料层与刻蚀材料层。在不同层上的图案的对位对于元件的效能及可靠度是重要的。随着特征尺寸愈来愈小，对位的限度(margin)变得更紧且更难以达成。
大的晶圆产生另一个关于对位问题的困难度，因为大的晶圆无法保持完全地平整，而在制造期间弯曲(bow)。弯曲造成对位以及掩模设计的问题。进一步来说，当晶圆为各种形成电路的工艺的对象，弯曲的量会在生产线中的单一晶圆的处理期间改变。
举例来说，弯曲与不同材料与厚度的薄膜的形成有关，其可在晶圆上引起拉伸应力/拉伸应变以及压缩应力/压缩应变。
再者，在经填满各种材料的密集图案中的高深宽比的沟槽的形成会影响弯曲。举例来说，旋转涂布技术可经使用以填满高深宽比的沟槽，但当旋涂材料经固化，其会引起局部的形变，导致晶圆的弯折(bending)或翘曲(warping)。在具有大量的经对位的沟槽的电路中，例如是某种存储器元件，晶圆弯曲的问题会被放大。
在22nm或更小的线宽的技术节点，可看到晶圆的弯折或翘曲会变成重要的问题，且导致制造的错误。此外，由于弯折或翘曲的本质，晶圆会具有碟(dish)或碗(bowl)的形状，其在多于一个方向上引起对位错误，其包含沿着不同半径范围而改变大小的放射状错误。因此，基于弯曲的对位错误难以使用显影的设备修正。
据此，需要提供一种适用于使用大晶圆的高密度结构但降低关于晶圆的弯曲的问题的方法。
发明内容
本发明提供一种集成电路的制造方法，包括提供结晶的晶圆，其具有垂直于结晶方向<100>的表面；在晶圆的表面上形成晶粒的图案，晶粒具有存储器阵列区与周边电路区；以及在存储器阵列区中形成多个平行沟槽，所述平行沟槽沿着特定的结晶方向<100>(与结晶方向[100]及结晶方向[010]等效)延伸。因此，沟槽对位在结晶方向<100>上，故晶圆弯曲的变化降低。
所述集成电路的制造方法还包括在周边区中形成多个周边电路沟槽，其深宽比小于存储器阵列区中的平行沟槽的深宽比。
所述集成电路的制造方法还包括使用旋涂介电材料填满所述多个沟槽。当所述多个沟槽沿着结晶方向<100>延伸，由旋涂介电材料引起的应力所造成的弯曲量降低。
在本技术的另一实施例中，应用热处理以控制晶圆中的氧浓度，以在晶圆的表面下方产生剥蚀区(denuded zone)。此晶圆可表现出较少的晶圆形变。
此处所述的半导体元件包括具有氧浓度范围在7ppma(parts per millionatoms)至10ppma之间以及深度实质上大于5μm的剥蚀区的基板；第一介电质与第一半导体，第一介电质形成于基板上且第一半导体形成于第一介电质上；多个第一隔离结构，位于基板中，且所述多个第一隔离结构包括在多个第一沟槽中的第一绝缘材料，所述多个第一沟槽在存储器阵列区中沿着结晶方向<100>延伸，其中所述多个第一沟槽具有沟槽宽度W1；多个第二隔离结构，位于基板中，且所述多个第二隔离结构包括在多个第二沟槽中的第二绝缘材料，所述多个第二沟槽在周边电路区中沿着结晶方向<100>延伸，其中所述多个第二沟槽具有沟槽宽度W2，且沟槽宽度W1比沟槽宽度W2窄。在存储器阵列区中的所述多个第一沟槽中的第一绝缘材料具有顶表面，其高于第一介电质的顶表面。在一范例中，第一绝缘材料与第二绝缘材料可包括相同的材料。
为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。
附图说明
图1A绘示在硅结晶晶格中的晶面(100)。
图1B是关于将图1A的硅结晶晶格连结到具有在结晶方向<100>定向的刻痕的硅晶圆11。
图1C绘示具有在结晶方向<100>定向的刻痕与在晶面(100)中的表面的晶圆11的俯视图。
图2A绘示在硅结晶晶格中的晶面(110)。
图2B是关于将硅结晶晶格连结到具有在结晶方向<110>定向的刻痕的硅晶圆13。
图2C绘示具有在结晶方向<110>定向的刻痕与在晶面(100)中的表面的晶圆13的俯视图。
图3绘示以<100>晶圆制造的晶粒的阵列。
图4至图13绘示在<100>晶圆上制造集成电路的范例流程的各个阶段。
图14绘示在硅基板中的各种类型的缺陷。
图15为显示出主体微缺陷分布(BMD)与剥蚀区的红外光断层扫描(IRtomography)影像。
图16为绘示在制造流程中的某一阶段的不同的硅基板A、硅基板B与硅基板C的弯曲的测量图。
11、13、30、150：晶圆
12、14：刻痕
31：晶粒
32：存储器阵列区
33：周边电路区
34、121、122：沟槽
100：基板
102：氧化硅薄膜
104、112、116：半导体薄膜
104-1、104-2、104-3、104-4、104-5：虚线方块
106：硬掩模
108、114：掩模
110：复合材料层
125、126：开孔
130、131：晶体管
132、133、134、135：源极/漏极区
W1、W2：宽度
h、H1、H2：深度
具体实施方式
为说明起见，使用在此检视以作为参考的米勒指数(Miller indices)的系统，以描述在单晶结构中的原子的特定面或结晶面。在使用米勒指数表示法时，在圆括号中的数字，例如是(100)，代表平面或表面；且在大括号中的数字，例如是{100}，代表等效平面族。在中括号中的数字，例如是[100]，代表方向；且在角括号的数字，例如是<100>，代表等效方向族。在立方结晶晶格中，方向[100]垂直于表面(100)。
请参照图1A，阴影区域所指的为立方结晶晶格中的晶面(100)。图1B绘示具有平行于如图1A所绘示的晶面(100)的表面与在结晶方向[100]定向的对位刻痕12的硅晶圆11。图1C为图1B的硅晶圆11的俯视图。对位刻痕可经晶圆处理设备(wafer handling equipment)使用以将晶圆晶格对位于工艺设备。基于立方晶格的对称性，晶面(100)与晶面(010)及晶面(001)等效，其皆共同地标示为晶面{100}。此外，结晶方向[100]与结晶方向[010]及结晶方向[001]等效，其皆共同地标示为结晶方向<100>。具有平行定向于晶面(100)的表面以及在结晶方向[100]定向的刻痕的晶圆11在此称为<100>晶圆。
请参照图2A，阴影区域所指的为立方结晶晶格中的晶面(110)。图2B绘示具有平行于晶面(100)的表面以及在结晶方向[110](也与结晶方向[101]及结晶方向[011]等效，其皆共同地标示为结晶方向<110>)定向的对位刻痕14的硅晶圆13。图2C为图2B的硅晶圆13的俯视图。具有平行定向于晶面(100)的表面以及在结晶方向[110]定向的刻痕的硅晶圆13在此称为<110>晶圆。
对位刻痕可具有不同的形状。举例来说，在某些硅晶圆中，刻痕可为平缘(flatedge)，而非如图1C与图2C所绘示的凹缘(concave edge)。
图3绘示晶粒的阵列，包含使用<110>晶圆30所制造的晶粒31。晶圆30具有在晶面(100)中的表面，其垂直于结晶方向<100>。晶圆30的刻痕在结晶方向<100>定向。如晶粒31的放大图所示，每一晶粒具有存储器阵列区32(或称密集区)以及周边电路区33(或称稀疏区)。在某些类型的存储器电路中，周边电路区33的面积的等级可为每一晶粒的总面积的20％至30％。
在存储器阵列区32中，存储单元可排列为行与列，且在晶圆30中具有行或列之间的高深宽比的沟槽34。高密度存储器的存储器阵列区32中可有数千个平行的沟槽。
在此处所说明的制造流程中，存储器阵列区32中的平行沟槽在表面的平面中的特定结晶方向<100>上对位。在某些类型的存储器电路中，存储器阵列区32的面积的等级可为每一晶粒的总面积的70％至80％。
在本实施例中，存储器阵列区可覆盖多达每一晶粒的面积的70％至80％，且周边电路区可覆盖每一晶粒的面积的剩余的20％至30％。在其他实施例中，例如是片上系统(system on chip；SOC)元件，覆盖百分比可能相当不同。然而，经沟槽覆盖的面积与在填满沟槽的期间所引起的应力可为显著的，且引起晶圆弯曲程度的显著变化。
周边电路区可包含支持存储器阵列的操作的位线译码器(decoder)、
字线译码器、感测放大器(sense amplifier)、状态机(state machine)等等。周边电路可包含金属氧化物半导体晶体管(MOS transistor)，其具有经沟槽分隔开的主动区。与存储器阵列区32中的平行沟槽相比，在周边电路区33中的沟槽可具有较宽的沟槽宽度与较浅的沟槽深度。此外，不同电路的金属氧化物半导体晶体管之间的沟槽可具有不同的尺寸。
请参照图4至图13，接下来提供集成电路的制造方法的实施例的详细说明。
图4至图13绘示集成电路的制造的流程范例的各个阶段。在本范例中，工艺包括使用<100>晶圆，然而也可使用表面在其他结晶方向平面上的晶圆以及其他类型与其他对位记号位置的晶圆。在图4中所用的标号在以下的附图中经普遍地应用，且不再赘述。
图4为绘示在具有在晶面(100)中的表面的结晶硅的基板100上形成多个薄膜之后的制造流程的阶段的剖视图。提供结晶硅的晶圆或基板100，且对基板100进行预清洗及/或预处理，接着依序在基板100上形成氧化硅薄膜102、半导体薄膜104以及硬掩模106，以形成在图4中所示的结构。
结晶硅的基板100经应用为集成电路晶粒基板，且可经切割为多个晶粒，且每一晶粒包含周边电路区与存储器阵列区。
氧化硅薄膜102可借由使用化学气相沉积(chemical vapor deposition；CVD)、热氧化(thermal oxidation)或其他方法而形成。氧化硅薄膜102作为周边电路区中的晶体管的栅极氧化物，且作为存储器阵列区中的存储单元的隧穿氧化物，其具有小于的厚度。
半导体薄膜104可包含外延硅、多晶硅或其他材料，其例如是作为存储器阵列区中的浮置栅极的材料。硬掩模106可包含氮化硅、氧化硅及其组合。
图5为绘示在形成由光刻胶构成的掩模108之后的制造流程的阶段的剖视图。在硬掩模106上形成光刻胶层，接着图案化光刻胶层以形成掩模108。掩模108在存储器阵列区与周边电路区中具有沿着结晶方向<100>(与结晶方向[100]或结晶方向[010]等效)延伸的开口。
图6为绘示在存储器阵列区中形成多个平行的第一沟槽以及在周边电路区中形成周边电路的多个第二沟槽之后的制造流程的阶段的剖视图。存储器阵列区中多个平行的第一沟槽包含沟槽121，其为借由使用由光刻胶构成的掩模108以刻蚀穿过氧化硅薄膜102、半导体薄膜104以及硬掩模106所产生，且在一范例中，刻蚀至基板100的表面中的深度H1为200nm。举例来说，在存储器阵列区中的所述多个平行的第一沟槽中的沟槽可具有范围在10至15的深宽比。深宽比是借由沟槽深度h与沟槽宽度W1的比值决定。在本范例中，沟槽深度h为350nm且沟槽宽度W1为20nm。所述多个平行的第一沟槽经对位以沿着特定的结晶方向<100>，其与结晶方向[100]或结晶方向[010]等效。在硅立方晶格中，方向<100>的每单位长度上具有数个原子。由于在密度较低的结晶方向<110>上的刻蚀速率较高，故沟槽在结晶方向<100>上的对位相异于现有的沟槽的对位方向。
相似地，在周边电路区中的多个第二沟槽包含沟槽122，其也为借由使用掩模108以刻蚀穿过氧化硅薄膜102、半导体薄膜104以及硬掩模106，且刻蚀至基板100的表面中所产生。所述多个第二沟槽具有比所述多个第一沟槽宽的沟槽宽度W2，使得所述多个第二沟槽具有比所述多个第一沟槽低的深宽比。周边电路的所述多个第二沟槽也可经对位以沿着特定的结晶方向<100>，且据此平行于平行的所述多个第一沟槽。
图7为绘示在进行填满的步骤之后的制造流程的阶段的剖视图。在移除掩模108(如图6所示)之后，借由使用旋涂技术使可流动介电材料填满所述多个第一沟槽与所述多个第二沟槽，可流动介电材料所指的例如是旋涂式介电质(spin-on dielectric；SOD)。习知的旋涂式介电质的其中一种类为旋涂式玻璃(spin-on glass；SOG)。
旋涂式介电质的材料可包括全氢硅氮烷(perhydrosilazane；PHPS)、氧化硅以及氮氧化硅。基于所述多个第一沟槽的高深宽比，可流动介电材料可经应用为液体以完全地填满沟槽(即使是对于高深宽比的那些沟槽)，接着可经固化以形成浅沟槽隔离(shallowtrench isolation；STI)结构。
举例来说，当在基板100上应用旋涂式介电质时，固化工艺可包括在自135℃至165℃(较佳为在150℃)的温度烘烤(baking)一段时间，目的为移除旋涂式介电质的溶剂，接着以三阶段固化此材料。在经使用以移除杂质的第一阶段中，在自250℃至350℃(较佳为在300℃)的温度以蒸气固化旋涂式介电质30分钟。在经使用以固化氧化硅的第二阶段中，在自250℃至350℃(较佳为在300℃)的温度以蒸气固化旋涂式介电质30分钟，且持续在自450℃至550℃(较佳为在500℃)的温度以蒸气固化旋涂式介电质30分钟，之后在自800℃至900℃(较佳为在850℃)的温度以氮气固化旋涂式介电质30分钟。在经使用以致密化氧化硅的第三阶段中，在自800℃至900℃(较佳为在850℃)的温度以氮气固化旋涂式介电质30分钟。
当固化工艺完成时，旋涂式介电质的体积可收缩高达至25％。当所述多个第二沟槽的沟槽宽度W2较宽于所述多个第一沟槽的沟槽宽度W1时，收缩效应将在基板100上导致不平均的应力，其导致基板100的形变，例如是翘曲或弯折。然而，形成沿着结晶方向<100>延伸的所述多个第一沟槽与所述多个第二沟槽可降低收缩效应，且因此可使基板的形变减低。
在本实施例中，旋涂式介电质完全地填满所述多个第一沟槽及所述多个第二沟槽。在另一实施例中，旋涂式介电质仅完全地填满所述多个第一沟槽而部分地填入所述多个第二沟槽。使用化学气相沉积、原子层沉积(atomic layer deposition；ALD)、物理气相沉积(physical vapor deposition；PVD)、低压化学气相沉积(low-pressure chemicalvapor deposition；LPCVD)或高密度电浆化学气相沉积法(high density plasmachemical vapor deposition；HDPCVD)沉积绝缘材料，以填满所述多个第二沟槽。
接着，进行化学机械研磨(CMP)工艺以暴露出半导体薄膜104的顶部。
图8为绘示在所述多个第一沟槽与所述多个第二沟槽中移除部分的介电材料之后的制造流程的阶段的剖视图。可进行干式刻蚀工艺以移除在所述多个第一沟槽与所述多个第二沟槽的顶部的介电材料(也即本实施例中的旋涂式介电质)，且在存储器阵列区中的所述多个第一沟槽中形成凹陷深度H2。若凹陷深度H2过小，则栅极耦合率(gate couplingratio)降低。然而，若凹陷深度H2过大，则遂穿氧化物(氧化硅薄膜102)易于损坏。在本范例中，凹陷深度约为半导体薄膜104的厚度的一半，且深度H1与凹陷深度H2的比值约为3至4。在所述多个第一沟槽中的剩余的旋涂式介电质的顶表面高于氧化硅薄膜102的顶表面。
随着凹陷工艺，所述多个第二沟槽中的剩余的旋涂式介电质的顶表面高于所述多个第一沟槽中的剩余的旋涂式介电质的顶表面。
图9为绘示在基板100上形成氧化硅/氮化硅/氧化硅(ONO)复合材料层110之后的制造流程的阶段的剖视图。氧化硅/氮化硅/氧化硅复合材料层110可包含借由使用例如是低压化学气相沉积依序且共形地沉积的第一氧化硅层、氮化硅层以及第二氧化硅层。
经形成在所述多个第一沟槽与所述多个第二沟槽中与半导体薄膜104上的氧化硅/氮化硅/氧化硅复合材料层110的第一氧化硅层可具有至的厚度。经形成在第一氧化硅层上的氧化硅/氮化硅/氧化硅复合材料层110的氮化硅层可具有至的厚度。经形成在氮化硅层上的氧化硅/氮化硅/氧化硅复合材料层110的第二氧化硅层可具有至的厚度。可采用其他材料以取代氧化硅/氮化硅/氧化硅复合材料层110，举例来说，如的氧化铝的高介电常数材料。
图10为绘示在氧化硅/氮化硅/氧化硅复合材料层110上形成第二半导体薄膜112之后的制造流程的阶段的剖视图。第二半导体薄膜112可包含外延硅、多晶硅、经掺杂的多晶硅或其他导电材料，且作为存储器阵列区中的控制栅极。
图11为绘示在形成穿过第二半导体薄膜112与氧化硅/氮化硅/氧化硅复合材料层110的开孔之后的制造流程的阶段(或称层间栅极接触窗(Inter Via Gate；IVG)光显影步骤)的剖视图。在第二半导体薄膜112上形成光刻胶层，接着将光刻胶层图案化以形成掩模114。借由使用掩模114以在周边电路区中的沟槽之间刻蚀穿过第二半导体薄膜112与氧化硅/氮化硅/氧化硅复合材料层110且停止在半导体薄膜104，以在周边电路区中形成多个开孔(举例来说，开孔125及开孔126)。
如上所述，形成沿着结晶方向<100>延伸的沟槽可减低基板100的形变，进而改善层间栅极接触窗光显影步骤的准确度。因此，开孔(举例来说，开孔125及开孔126)可经形成于半导体薄膜104上。
图12为绘示在沉积第三半导体薄膜116之后的制造流程的阶段的剖视图。第三半导体薄膜116经沉积在第二半导体薄膜112上且填满周边电路区中的所述多个开孔，使得半导体薄膜104电性连接至第二半导体薄膜112与第三半导体薄膜116，且作为周边电路区中的金属氧化物半导体晶体管的栅极。在栅极下方的是栅极氧化物，接下来是作为通道的硅基板100。
若形变影响形成开孔(举例来说，如图11中的开孔125与开孔126)的掩模的对位准确度，在最糟的情况下，开孔可能经形成在沟槽上而非在半导体薄膜104上。之后第三半导体薄膜116可能无法电性连接至半导体薄膜104，其导致制造的错误。如此一来，可能无法操作周边电路区中的金属氧化物半导体晶体管。
在存储器阵列区中，第二半导体薄膜112与第三半导体薄膜116作为控制栅极，其为字符线的一部分，且半导体薄膜104作为浮置栅极。在此范例中，控制栅极覆盖浮置栅极的顶部与侧部，且借由氧化硅/氮化硅/氧化硅复合材料层110而与浮置栅极绝缘。在浮置栅极下方的是遂穿氧化物，接下来是作为位线的硅基板100。对于最大电容值的目标来说，控制栅极尽可能地覆盖愈大面积的浮置栅极。
图13是图12中的结构的俯视图。请参照图13，虚线方块104-1、虚线方块104-2、虚线方块104-3、虚线方块104-4以及虚线方块104-5为半导体薄膜104与第二半导体薄膜112及第三半导体薄膜116之间重叠的区域。在周边电路区中，晶体管130与晶体管131包含在基板100中的源极/漏极区132、源极/漏极区133、源极/漏极区134以及源极/漏极区135，且包含在虚线方块104-1与虚线方块104-2下方的通道。借由源极区与漏极区之间的距离(例如是源极/漏极区132与源极/漏极区133之间的距离)来定义在结晶方向<100>上的通道长度，且借由所述多个第二沟槽之间的距离来定义通道宽度。
参照图4至图13所描述的工艺为一制造顺序的范例，在此范例中在特定的方向(例如是方向<100>)上的密集的沟槽图案的对位可改善工艺良率，且可提高工艺密度。如此处所叙述，其他制造流程也可受益于沟槽的对位。
此处所描述的半导体元件的制造方法包含提供具有在晶面(100)中的表面的基板，其中第一方向垂直于晶面(100)，而第二方向与第三方向在晶面(100)中，且彼此正交。第一方向、第二方向与第三方向等效于结晶方向<100>。所述半导体元件的制造方法还包含在基板上形成第一介电质且在第一介电质上形成第一半导体，在存储器阵列区中的基板中形成多个第一沟槽且在周边电路区中的基板中形成多个第二沟槽，其中所述多个第一沟槽与所述多个第二沟槽沿着结晶方向<100>延伸。所述半导体元件的制造方法也包含将可流动介电材料填满所述多个第一沟槽与所述多个第二沟槽，且在所述多个第一沟槽中形成多个第一凹陷，以形成高于第一介电质的第一顶表面。所述半导体元件的制造方法也包含在所述多个第二沟槽中形成多个第二凹陷，以形成高于第一顶表面的第二顶表面。
根据此处所描述的工艺所制造的半导体元件包含具有在晶面(100)中的表面的基板，其中第一方向垂直于晶面(100)，而第二方向与第三方向在晶面(100)中，且彼此正交。第一方向、第二方向与第三方向等效于结晶方向<100>。第一介电质(例如是氧化硅)经形成在基板上且第一半导体经形成在第一介电质上。在基板中的多个第一隔离结构在密集区中包含在沿着结晶方向<100>延伸的多个第一沟槽中的第一绝缘材料，其中所述多个第一沟槽具有沟槽宽度W1。在基板中的多个第二隔离结构在稀疏区中包含在沿着结晶方向<100>延伸的多个第二沟槽中的第二绝缘材料，其中所述多个第二沟槽具有沟槽宽度W2，且沟槽宽度W1窄于沟槽宽度W2。所述多个第二沟槽中的第二绝缘材料具有顶表面，其高于所述多个第一沟槽中的第一绝缘材料的顶表面。所述多个第一沟槽中的第一绝缘材料的顶表面高于第一介电质的顶表面。在一范例中，第一绝缘材料与第二绝缘材料可包含相同的材料。
根据此处所描述的工艺所制造的半导体元件包含基板，其具有氧浓度范围在7ppma(parts per million atoms)至10ppma之间，以及深度实质上大于5μm的剥蚀区。第一介电质(例如是氧化硅)经形成在基板上，且第一半导体经形成在第一介电质上。基板中的多个第一隔离结构在存储器阵列区中包含在沿着结晶方向<100>延伸的多个第一沟槽中的第一绝缘材料，其中所述多个第一沟槽具有沟槽宽度W1。基板中的多个第二隔离结构在周边电路区中包含在沿着结晶方向<100>延伸的多个第二沟槽中的第二绝缘材料，其中所述多个第二沟槽具有沟槽宽度W2，且沟槽宽度W1比沟槽宽度W2窄。存储器阵列区中的所述多个第一沟槽中的第一绝缘材料具有顶表面，其高于第一介电质的顶表面。在一范例中，第一绝缘材料与第二绝缘材料可包含相同的材料。
图14绘示在硅基板中的各种类型的缺陷。点缺陷可包含空位(vacancy)、间隙(interstitial)与置换(substitutional)的类型。线缺陷可包含由原子的错位(misalignment)导致的位错(dislocation)的类型。面缺陷可包含由晶面的不规则堆叠导致的堆垛层错(stacking fault)的类型。其他缺陷可包含主体微缺陷(bulk microdefect；BMD)，其例如是氧沉淀物(oxygen precipitate)。硅结晶自熔融体(molten mass)冷却且成长时(此时氧以过饱和的浓度存在)，氧偏析(segregation)导致氧沉淀物。
在一方面，若氧沉淀物的尺寸小，则氧沉淀物可为有益的，因为无论小的氧团簇(cluster)在晶圆中的位置，其可作为热能的施体(donor)且降低电阻率。在另一方面，若氧沉淀物的尺寸大且其位置在主动元件区中，则氧沉淀物会破坏元件的操作。然而，若大的氧沉淀物位于硅基体(bulk silicon)中，其可捕捉不需要的金属杂质，其作为内部或本质的吸收位置(getter site)。
此处所描述的热处理可应用于硅基板，以控制氧浓度。硅基板(例如是<100>晶圆或<110>晶圆)在约700℃经加热3小时接着在约1000℃经加热16小时，而氧浓度可降低到7ppma至10ppma。在热处理之后，自晶圆的表面下方至少向下至5μm的深度形成剥蚀区，其为无主体微缺陷的区域。氧沉淀物可分解且扩散至差排。之后，自晶圆表面至30μm的深度的氧分布为实质上均匀的，且具有约为1×1018cm-3的氧浓度(在5×1017cm-3至2×1018cm-3的范围中)。
图15为显示出在应用此处所描述的热处理之后的主体微缺陷分布的红外光断层扫描(IR tomography)影像。在红外光断层扫描影像中所示的深色点所指的为主体微缺陷，且在晶圆150的表面下方无主体微缺陷的区域为剥蚀区。在剥蚀区下方，主体微缺陷的密度约为1×1019cm-3，且主体微缺陷的尺寸小于50nm。
图16为绘示在制造流程中的某一阶段的不同的硅基板A、硅基板B与硅基板C的弯曲高度(bow height)的图。弯曲高度所指的是任意且未指定的基板的中间平面自参考平面的偏离。并非在制造中的每一工艺阶段都量测弯曲高度。愈高的弯曲高度代表基板经更大的弯折。
基板A为具有在结晶方向<100>定向的刻痕的<100>晶圆，且沿着结晶方向<100>延伸的沟槽经形成于基板A中。基板B为具有在结晶方向<110>定向的刻痕的<110>晶圆，且热处理经应用以产生如上所述的剥蚀区。经形成于基板B中的沟槽沿着结晶方向<110>延伸。基板C为具有在结晶方向<110>定向的刻痕的延伸的<110>晶圆，而未应用热处理。相似地，在基板C中的沟槽沿着结晶方向<110>延伸。
请参照图16，弯曲高度随着制造流程改变。在应用任何工艺之前，与基板B及基板C相比之下，基板A具有约为76μm的最大值的初始弯曲高度，其意指基板A比基板B与基板C经更大的弯折。在进行某些工艺之后量测弯曲高度而并非在每一工艺步骤之后量测，所述某些工艺例如是N阱注入(N-well implant；DNW IMP)、隧道清洁(tunnel clean；TUN CLEAN)、多晶硅沉积快速热工艺(poly silicon deposition RTP；PL1 DEP 1RTP)以及多晶硅清洁(PL1 CLN)等等。在较后端的工艺步骤量测的弯曲高度可代表经累积的制造的残余应力。
如上所述，借由旋转涂布技术沉积的薄膜经历收缩且引起严重的应力。旋涂式介电质例如是经应用以填满高深宽比的沟槽，但也造成弯折的问题。当周边区域中的沟槽的尺寸愈大，薄膜收缩比例可高达25％，其引发局部的形变，其会造成晶圆弯折。如图16所示，使用旋涂式介电质的填入步骤(浅沟槽隔离旋涂式介电质涂布(STI SOD COAT))会加强基板上的应力，且使弯曲的程度提高。基板的弯曲高度的严重改变会影响掩模对掩模的覆盖(或称为REG覆盖)，且减低对位准确度。因此，需要填入阶段(STI SOD COAT)与接下来为形成掩模以图案化所需的工艺阶段之间的弯曲高度的最小变化，且能够具有更佳的对位准确度。比较填入阶段(STI SOD COAT)的弯曲高度与阵列光显影(ARY PHOTO)阶段的弯曲高度，基板A表现出16μm的弯曲高度的改变，基板B表现出22μm的弯曲高度的改变且基板C表现出32μm的弯曲高度的改变。
此外，需要填入阶段(STI SOD COAT)与层间栅极接触窗光显影阶段(如参照图11所述)之间的弯曲高度的最小变化。如此一来，累积的制造的残余应力将不会不利地影响掩模对掩模的对位。比较填入阶段(STI SOD COAT)与层间栅极接触窗光显影阶段的弯曲高度的改变，基板A表现出23μm的弯曲高度的改变，基板B表现出28μm的弯曲高度的改变且基板C表现出41μm的弯曲高度的改变。
根据结果，具有沿着结晶方向<100>延伸的沟槽的基板A可降低填入阶段(STI SODCOAT)与阵列光显影阶段之间以及填入阶段与层间栅极接触窗光显影阶段之间的弯曲高度的改变。因此，可以较佳的掩模对掩模的覆盖(REG覆盖)完成接下来的需要掩模对掩模对位的工艺。
虽然本发明已以实施例公开如上，但其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，可作些许的变更与润饰，所以本发明的保护范围应当视权利要求所界定的为准。

Claims (10)

1.一种集成电路的制造方法，包括：
提供结晶的晶圆，所述晶圆具有在晶面(100)中的表面，且所述晶圆具有氧浓度范围在7ppma至10ppma之间以及深度大于5μm的剥蚀区；
在所述晶圆的所述表面上形成晶粒的阵列，每一所述晶粒具有存储器阵列区与周边电路区；
在所述存储器阵列区中的所述表面中形成多个第一沟槽，所述多个第一沟槽沿着结晶方向<100>延伸；以及
在所述周边电路区中的所述表面中形成多个第二沟槽，所述多个第二沟槽沿着所述结晶方向<100>延伸。
2.如权利要求1所述的集成电路的制造方法，还包括将可流动介电材料填满所述多个第一沟槽与所述多个第二沟槽。
3.如权利要求1所述的集成电路的制造方法，在形成所述多个第一沟槽以及形成所述多个第二沟槽之前，包括：
在所述晶圆上形成氧化硅薄膜与第一半导体薄膜；以及
刻蚀穿过所述氧化硅薄膜与所述第一半导体薄膜。
4.如权利要求1所述的集成电路的制造方法，在形成所述多个第一沟槽与所述多个第二沟槽之前，还包括在所述晶圆上形成氧化硅薄膜与第一半导体薄膜。
5.如权利要求2所述的集成电路的制造方法，还包括在所述介电材料上形成光刻胶层，其中形成所述光刻胶层为图案化所述周边电路区的掩模。
6.如权利要求2所述的集成电路的制造方法，还包括：
在所述多个第一沟槽与所述多个第二沟槽上形成复合层；
在所述复合层上形成第二半导体薄膜；
刻蚀穿过所述复合层与所述第二半导体薄膜，以在所述周边电路区中形成多个开孔；以及
在所述第二半导体薄膜上形成第三半导体薄膜。
7.一种半导体元件，包括：
基板，具有氧浓度范围在7ppma至10ppma之间以及深度大于5μm的剥蚀区；
第一介电质与第一半导体，所述第一介电质形成于所述基板上且所述第一半导体形成于所述第一介电质上；
多个第一隔离结构，位于所述基板中，且所述多个第一隔离结构包括在多个第一沟槽中的第一绝缘材料，所述多个第一沟槽在存储器阵列区中沿着结晶方向<100>延伸，其中所述多个第一沟槽具有沟槽宽度W1；以及
多个第二隔离结构，位于所述基板中，且所述多个第二隔离结构包括在多个第二沟槽中的第二绝缘材料，所述多个第二沟槽在周边电路区中沿着所述结晶方向<100>延伸，其中所述多个第二沟槽具有沟槽宽度W2，且所述沟槽宽度W1比所述沟槽宽度W2窄。
8.如权利要求7所述的半导体元件，其中在所述存储器阵列区中的所述多个第一沟槽中的所述第一绝缘材料具有高于所述第一介电质的顶表面。
9.如权利要求7所述的半导体元件，其中在所述周边电路区中的所述多个第二沟槽中的所述第二绝缘材料具有顶表面，其高于在所述存储器阵列区中的所述多个第一沟槽中的所述第一绝缘材料的顶表面。
10.如权利要求7所述的半导体元件，其中所述基板在所述剥蚀区下方具有约为1×1019cm-3的主体微缺陷。
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