TWI626677B - 積體電路的製造方法與半導體元件 - Google Patents

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Abstract

揭示一種積體電路的製造方法，包含在結晶的晶圓的表面形成溝渠，且溝渠沿著結晶方向＜100＞延伸。此晶圓可經歷較少的形變，因為當使用旋塗介電材料填滿溝渠時引起較少的應力。因此，解決由晶圓形狀改變造成的覆蓋問題。

Description

積體電路的製造方法與半導體元件
本發明是有關於一種積體電路的製造方法，且特別是有關於一種使用大的晶圓的積體電路的製造方法。
多年以來，已使用矽晶圓以製造積體電路。單一晶圓可經使用以形成大量的積體電路的晶粒，降低平均成本。通常來說，使用愈來愈大的晶圓為製造的趨勢。因此，晶圓的尺寸穩定地增加，使得現在先進的生產線所使用的晶圓具有300mm或更大的直徑。
根據藉由光微影遮罩及其他圖案化的技術定義的圖案，積體電路的製造包含沈積材料層與蝕刻材料層。在不同層上的圖案的對位對於元件的效能及可靠度是重要的。隨著特徵尺寸愈來愈小，對位的限度(margin)變得更緊且更難以達成。
大的晶圓產生另一個關於對位問題的困難度，因為大的晶圓無法保持完全地平整，而在製造期間彎曲(bow)。彎曲造成對位以及遮罩設計的問題。進一步來說，當晶圓為各種形成電路 的製程的對象，彎曲的量會在生產線中的單一晶圓的處理期間改變。
舉例而言，彎曲與不同材料與厚度的薄膜的形成有關，其可在晶圓上引起拉伸應力/拉伸應變以及壓縮應力/壓縮應變。
再者，在經填滿各種材料的密集圖案中的高深寬比的溝渠的形成會影響彎曲。舉例而言，旋轉塗布技術可經使用以填滿高深寬比的溝渠，但當旋塗材料經固化，其會引起局部的形變，導致晶圓的折彎(bending)或翹曲(warping)。在具有大量的經對位的溝渠的電路中，例如是某種記憶體元件，晶圓彎曲的問題會被放大。
在22nm或更小的線寬的技術節點，可看到晶圓的折彎或翹曲會變成重要的問題，且導致製造的錯誤。此外，由於折彎或翹曲的本質，晶圓會具有碟(dish)或碗(bowl)的形狀，其在多於一個方向上引起對位錯誤，其包含沿著不同半徑範圍而改變大小的放射狀錯誤。因此，基於彎曲的對位錯誤難以使用微影的設備修正。
據此，需要提供一種適用於使用大晶圓的高密度結構但降低關於晶圓的彎曲的問題的方法。
本發明提供一種積體電路的製造方法，包括提供結晶的晶圓，其具有垂直於結晶方向<100>的表面；在晶圓的表面上形成 晶粒的圖案，晶粒具有記憶體陣列區與周邊電路區；以及在記憶體陣列區中形成多數個平行溝渠，所述平行溝渠沿著特定的結晶方向<100>(與結晶方向[100]及結晶方向[010]等效)延伸。因此，溝渠對位在結晶方向<100>上，故晶圓彎曲的變化降低。
所述積體電路的製造方法更包括在周邊區中形成多數個周邊電路溝渠，其深寬比小於記憶體陣列區中的平行溝渠的深寬比。
所述積體電路的製造方法更包括使用旋塗介電材料填滿所述多數個溝渠。當所述多數個溝渠沿著結晶方向<100>延伸，由旋塗介電材料引起的應力所造成的彎曲量降低。
在本技術的另一實施例中，應用熱處理以控制晶圓中的氧濃度，以在晶圓的表面下方產生剝蝕區(denuded zone)。此晶圓可表現出較少的晶圓形變。
此處所述的半導體元件包括具有氧濃度範圍在7ppma(parts per million atoms)至10ppma之間以及深度實質上大於5μm的剝蝕區的基板；第一介電質與第一半導體，第一介電質形成於基板上且第一半導體形成於第一介電質上；多數個第一隔離結構，位於基板中，且所述多數個第一隔離結構包括在多數個第一溝渠中的第一絕緣材料，所述多數個第一溝渠在記憶體陣列區中沿著結晶方向<100>延伸，其中所述多數個第一溝渠具有溝渠寬度W1；多數個第二隔離結構，位於基板中，且所述多數個第二隔離結構包括在多數個第二溝渠中的第二絕緣材料，所述多數個第二 溝渠在周邊電路區中沿著結晶方向<100>延伸，其中所述多數個第二溝渠具有溝渠寬度W2，且溝渠寬度W1比溝渠寬度W2窄。在記憶體陣列區中的所述多數個第一溝渠中的第一絕緣材料具有頂表面，其高於第一介電質的頂表面。在一範例中，第一絕緣材料與第二絕緣材料可包括相同的材料。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
11、13、30、150‧‧‧晶圓
12、14‧‧‧刻痕
31‧‧‧晶粒
32‧‧‧記憶體陣列區
33‧‧‧周邊電路區
34、121、122‧‧‧溝渠
100‧‧‧基板
102‧‧‧氧化矽薄膜
104、112、116‧‧‧半導體薄膜
104-1、104-2、104-3、104-4、104-5‧‧‧虛線方塊
106‧‧‧硬遮罩
108、114‧‧‧遮罩
110‧‧‧複合材料層
125、126‧‧‧開孔
130、131‧‧‧電晶體
132、133、134、135‧‧‧源極/汲極區
W1、W2‧‧‧寬度
h、H1、H2‧‧‧深度
圖1A繪示在矽結晶晶格中的晶格面(100)。
圖1B是關於將圖1A的矽結晶晶格連結到具有在結晶方向<100>定向的刻痕的矽晶圓11。
圖1C繪示具有在結晶方向<100>定向的刻痕與在晶格面(100)中的表面的晶圓11的俯視圖。
圖2A繪示在矽結晶晶格中的晶格面(110)。
圖2B是關於將矽結晶晶格連結到具有在結晶方向<110>定向的刻痕的矽晶圓13。
圖2C繪示具有在結晶方向<110>定向的刻痕與在晶格面(100)中的表面的晶圓13的俯視圖。
圖3繪示以<100>晶圓製造的晶粒的陣列。
圖4至圖13繪示在<100>晶圓上製造積體電路的範例流程的 各個階段。
圖14繪示在矽基板中的各種類型的缺陷。
圖15為顯示出主體微缺陷分布(BMD)與剝蝕區的紅外光斷層掃描(IR tomography)影像。
圖16為繪示在製造流程中的某一階段的不同的矽基板A、矽基板B與矽基板C的彎曲的量測圖。
為說明起見，使用在此檢視以作為參考的米勒指數(Miller indices)的系統，以描述在單晶結構中的原子的特定面或結晶面。在使用米勒指數標記法時，在圓括弧中的數字，例如是(100)，代表平面或表面；且在大括弧中的數字，例如是{100}，代表等效平面族。在中括弧中的數字，例如是[100]，代表方向；且在角括弧的數字，例如是<100>，代表等效方向族。在立方結晶晶格中，方向[100]垂直於表面(100)。
請參照圖1A，陰影區域所指的為立方結晶晶格中的晶格面(100)。圖1B繪示具有平行於如圖1A所繪示的晶格面(100)的表面與在結晶方向[100]定向的對位刻痕12的矽晶圓11。圖1C為圖1B的矽晶圓11的俯視圖。對位刻痕可經晶圓處理設備(wafer handling equipment)使用以將晶圓晶格對位於製程設備。基於立方晶格的對稱性，晶格面(100)與晶格面(010)及晶格面(001)等效，其皆共同地標示為晶格面{100}。此外，結晶方向[100]與結晶方向 [010]及結晶方向[001]等效，其皆共同地標示為結晶方向<100>。具有平行定向於晶格面(100)的表面以及在結晶方向[100]定向的刻痕的晶圓11在此稱為<100>晶圓。
請參照圖2A，陰影區域所指的為立方結晶晶格中的晶格面(110)。圖2B繪示具有平行於晶格面(100)的表面以及在結晶方向[110](亦與結晶方向[101]及結晶方向[011]等效，其皆共同地標示為結晶方向<110>)定向的對位刻痕14的矽晶圓13。圖2C為圖2B的矽晶圓13的俯視圖。具有平行定向於晶格面(100)的表面以及在結晶方向[110]定向的刻痕的矽晶圓13在此稱為<110>晶圓。
對位刻痕可具有不同的形狀。舉例而言，在某些矽晶圓中，刻痕可為平緣(flat edge)，而非如圖1C與圖2C所繪示的凹緣(concave edge)。
圖3繪示晶粒的陣列，包含使用<110>晶圓30所製造的晶粒31。晶圓30具有在晶格面(100)中的表面，其垂直於結晶方向<100>。晶圓30的刻痕在結晶方向<100>定向。如晶粒31的放大圖所示，每一晶粒具有記憶體陣列區32(或稱密集區)以及周邊電路區33(或稱稀疏區)。在某些類型的記憶體電路中，周邊電路區33的面積的等級可為每一晶粒的總面積的20%至30%。
在記憶體陣列區32中，記憶胞可排列為行與列，且在晶圓30中具有行或列之間的高深寬比的溝渠34。高密度記憶體的記憶體陣列區32中可有數千個平行的溝渠。
在此處所說明的製造流程中，記憶體陣列區32中的平行溝渠在表面的平面中的特定結晶方向<100>上對位。在某些類型的記憶體電路中，記憶體陣列區32的面積的等級可為每一晶粒的總面積的70%至80%。
在本實施例中，記憶體陣列區可覆蓋多達每一晶粒的面積的70%至80%，且周邊電路區可覆蓋每一晶粒的面積的剩餘的20%至30%。在其他實施例中，例如是系統晶片(system on chip；SOC)元件，覆蓋百分比可能相當不同。然而，經溝渠覆蓋的面積與在填滿溝渠的期間所引起的應力可為顯著的，且引起晶圓彎曲程度的顯著變化。
周邊電路區可包含支援記憶體陣列的操作的位元線解碼器(decoder)、字元線解碼器、感測放大器(sense amplifier)、狀態機(state machine)等等。周邊電路可包含金屬氧化物半導體電晶體(MOS transistor)，其具有經溝渠分隔開的主動區。與記憶體陣列區32中的平行溝渠相比，在周邊電路區33中的溝渠可具有較寬的溝渠寬度與較淺的溝渠深度。此外，不同電路的金屬氧化物半導體電晶體之間的溝渠可具有不同的尺寸。
請參照圖4至圖13，接下來提供積體電路的製造方法的實施例的詳細說明。
圖4至圖13繪示積體電路的製造的流程範例的各個階段。在本範例中，製程包括使用<100>晶圓，然而亦可使用表面在其他結晶方向平面上的晶圓以及其他類型與其他對位記號位置的 晶圓。在圖4中所用的標號在以下的圖式中經普遍地應用，且不再贅述。
圖4為繪示在具有在晶格面(100)中的表面的結晶矽的基板100上形成多數個薄膜之後的製造流程的階段的剖視圖。提供結晶矽的晶圓或基板100，且對基板100進行預清洗及/或預處理，接著依序在基板100上形成氧化矽薄膜102、半導體薄膜104以及硬遮罩106，以形成在圖4中所示的結構。
結晶矽的基板100經應用為積體電路晶粒基板，且可經切割為多數個晶粒，且每一晶粒包含周邊電路區與記憶體陣列區。
氧化矽薄膜102可藉由使用化學氣相沈積(chemical vapor deposition；CVD)、熱氧化(thermal oxidation)或其他方法而形成。氧化矽薄膜102作為周邊電路區中的電晶體的閘極氧化物，且作為記憶體陣列區中的記憶胞的穿隧氧化物，其具有小於100Å的厚度。
半導體薄膜104可包含磊晶矽、多晶矽或其他材料，其例如是作為記憶體陣列區中的浮置閘極的材料。硬遮罩106可包含氮化矽、氧化矽及其組合。
圖5為繪示在形成由光阻構成的遮罩108之後的製造流程的階段的剖視圖。在硬遮罩106上形成光阻層，接著圖案化光阻層以形成遮罩108。遮罩108在記憶體陣列區與周邊電路區中具有沿著結晶方向<100>(與結晶方向[100]或結晶方向[010]等效)延伸的開口。
圖6為繪示在記憶體陣列區中形成多數個平行的第一溝渠以及在周邊電路區中形成周邊電路的多數個第二溝渠之後的製造流程的階段的剖視圖。記憶體陣列區中多數個平行的第一溝渠包含溝渠121，其為藉由使用由光阻構成的遮罩108以蝕刻穿過氧化矽薄膜102、半導體薄膜104以及硬遮罩106所產生，且在一範例中，蝕刻至基板100的表面中的深度H1為200nm。舉例而言，在記憶體陣列區中的所述多數個平行的第一溝渠中的溝渠可具有範圍在10至15的深寬比。深寬比是藉由溝渠深度h與溝渠寬度W1的比值決定。在本範例中，溝渠深度h為350nm且溝渠寬度W1為20nm。所述多數個平行的第一溝渠經對位以沿著特定的結晶方向<100>，其與結晶方向[100]或結晶方向[010]等效。在矽立方晶格中，方向<100>的每單位長度上具有數個原子。由於在密度較低的結晶方向<110>上的蝕刻速率較高，故溝渠在結晶方向<100>上的對位相異於習知的溝渠的對位方向。
相似地，在周邊電路區中的多數個第二溝渠包含溝渠122，其亦為藉由使用遮罩108以蝕刻穿過氧化矽薄膜102、半導體薄膜104以及硬遮罩106，且蝕刻至基板100的表面中所產生。所述多數個第二溝渠具有比所述多數個第一溝渠寬的溝渠寬度W2，使得所述多數個第二溝渠具有比所述多數個第一溝渠低的深寬比。周邊電路的所述多數個第二溝渠亦可經對位以沿著特定的結晶方向<100>，且據此平行於平行的所述多數個第一溝渠。
圖7為繪示在進行填滿的步驟之後的製造流程的階段的 剖視圖。在移除遮罩108(如圖6所示)之後，藉由使用旋塗技術使可流動介電材料填滿所述多數個第一溝渠與所述多數個第二溝渠，可流動介電材料所指的例如是旋塗式介電質(spin-on dielectric；SOD)。習知的旋塗式介電質的其中一種類為旋塗式玻璃(spin-on glass；SOG)。
旋塗式介電質的材料可包括全氫矽氮烷(perhydrosilazane；PHPS)、氧化矽以及氮氧化矽。基於所述多數個第一溝渠的高深寬比，可流動介電材料可經應用為液體以完全地填滿溝渠(即使是對於高深寬比的那些溝渠)，接著可經固化以形成淺溝渠隔離(shallow trench isolation；STI)結構。
舉例而言，當在基板100上應用旋塗式介電質時，固化製程可包括在自135℃至165℃(較佳為在150℃)的溫度烘烤(baking)一段時間，目的為移除旋塗式介電質的溶劑，接著以三階段固化此材料。在經使用以移除雜質的第一階段中，在自250℃至350℃(較佳為在300℃)的溫度以蒸氣固化旋塗式介電質30分鐘。在經使用以固化氧化矽的第二階段中，在自250℃至350℃(較佳為在300℃)的溫度以蒸氣固化旋塗式介電質30分鐘，且持續在自450℃至550℃(較佳為在500℃)的溫度以蒸氣固化旋塗式介電質30分鐘，之後在自800℃至900℃(較佳為在850℃)的溫度以氮氣固化旋塗式介電質30分鐘。在經使用以緻密化氧化矽的第三階段中，在自800℃至900℃(較佳為在850℃)的溫度以氮氣固化旋塗式介電質30分鐘。
當固化製程完成時，旋塗式介電質的體積可收縮高達至25%。當所述多數個第二溝渠的溝渠寬度W2較寬於所述多數個第一溝渠的溝渠寬度W1時，收縮效應將在基板100上導致不平均的應力，其導致基板100的形變，例如是翹曲或折彎。然而，形成沿著結晶方向<100>延伸的所述多數個第一溝渠與所述多數個第二溝渠可降低收縮效應，且因此可使基板的形變減低。
在本實施例中，旋塗式介電質完全地填滿所述多數個第一溝渠及所述多數個第二溝渠。在另一實施例中，旋塗式介電質僅完全地填滿所述多數個第一溝渠而部分地填入所述多數個第二溝渠。使用化學氣相沈積、原子層沉積(atomic layer deposition；ALD)、物理氣相沈積(physical vapor deposition；PVD)、低壓化學氣相沈積(low-pressure chemical vapor deposition；LPCVD)或高密度電漿化學氣相沈積法(high density plasma chemical vapor deposition；HDPCVD)沈積絕緣材料，以填滿所述多數個第二溝渠。
接著，進行化學機械研磨(CMP)製程以暴露出半導體薄膜104的頂部。
圖8為繪示在所述多數個第一溝渠與所述多數個第二溝渠中移除部分的介電材料之後的製造流程的階段的剖視圖。可進行乾式蝕刻製程以移除在所述多數個第一溝渠與所述多數個第二溝渠的頂部的介電材料(亦即本實施例中的旋塗式介電質)，且在記憶體陣列區中的所述多數個第一溝渠中形成凹陷深度H2。若凹 陷深度H2過小，則閘極耦合率(gate coupling ratio)降低。然而，若凹陷深度H2過大，則穿隧氧化物(氧化矽薄膜102)易於損壞。在本範例中，凹陷深度約為半導體薄膜104的厚度的一半，且深度H1與凹陷深度H2的比值約為3至4。在所述多數個第一溝渠中的剩餘的旋塗式介電質的頂表面高於氧化矽薄膜102的頂表面。
隨著凹陷製程，所述多數個第二溝渠中的剩餘的旋塗式介電質的頂表面高於所述多數個第一溝渠中的剩餘的旋塗式介電質的頂表面。
圖9為繪示在基板100上形成氧化矽/氮化矽/氧化矽(ONO)複合材料層110之後的製造流程的階段的剖視圖。氧化矽/氮化矽/氧化矽複合材料層110可包含藉由使用例如是低壓化學氣相沈積依序且共形地沈積的第一氧化矽層、氮化矽層以及第二氧化矽層。
經形成在所述多數個第一溝渠與所述多數個第二溝渠中與半導體薄膜104上的氧化矽/氮化矽/氧化矽複合材料層110的第一氧化矽層可具有30Å至40Å的厚度。經形成在第一氧化矽層上的氧化矽/氮化矽/氧化矽複合材料層110的氮化矽層可具有50Å至60Å的厚度。經形成在氮化矽層上的氧化矽/氮化矽/氧化矽複合材料層110的第二氧化矽層可具有60Å至70Å的厚度。可採用其他材料以取代氧化矽/氮化矽/氧化矽複合材料層110，舉例而言，如150Å的氧化鋁的高介電常數材料。
圖10為繪示在氧化矽/氮化矽/氧化矽複合材料層110上 形成第二半導體薄膜112之後的製造流程的階段的剖視圖。第二半導體薄膜112可包含磊晶矽、多晶矽、經摻雜的多晶矽或其他導電材料，且作為記憶體陣列區中的控制閘極。
圖11為繪示在形成穿過第二半導體薄膜112與氧化矽/氮化矽/氧化矽複合材料層110的開孔之後的製造流程的階段(或稱層間閘極接觸窗(Inter Via Gate；IVG)光微影步驟)的剖視圖。在第二半導體薄膜112上形成光阻層，接著將光阻層圖案化以形成遮罩114。藉由使用遮罩114以在周邊電路區中的溝渠之間蝕刻穿過第二半導體薄膜112與氧化矽/氮化矽/氧化矽複合材料層110且停止在半導體薄膜104，以在周邊電路區中形成多數個開孔(舉例而言，開孔125及開孔126)。
如上所述，形成沿著結晶方向<100>延伸的溝渠可減低基板100的形變，進而改善層間閘極接觸窗光微影步驟的準確度。因此，開孔(舉例而言，開孔125及開孔126)可經形成於半導體薄膜104上。
圖12為繪示在沈積第三半導體薄膜116之後的製造流程的階段的剖視圖。第三半導體薄膜116經沈積在第二半導體薄膜112上且填滿周邊電路區中的所述多數個開孔，使得半導體薄膜104電性連接至第二半導體薄膜112與第三半導體薄膜116，且作為周邊電路區中的金屬氧化物半導體電晶體的閘極。在閘極下方的是閘極氧化物，接下來是作為通道的矽基板100。
若形變影響形成開孔(舉例而言，如圖11中的開孔125 與開孔126)的遮罩的對位準確度，在最糟的情況下，開孔可能經形成在溝渠上而非在半導體薄膜104上。之後第三半導體薄膜116可能無法電性連接至半導體薄膜104，其導致製造的錯誤。如此一來，可能無法操作周邊電路區中的金屬氧化物半導體電晶體。
在記憶體陣列區中，第二半導體薄膜112與第三半導體薄膜116作為控制閘極，其為字元線的一部分，且半導體薄膜104作為浮置閘極。在此範例中，控制閘極覆蓋浮置閘極的頂部與側部，且藉由氧化矽/氮化矽/氧化矽複合材料層110而與浮置閘極絕緣。在浮置閘極下方的是穿隧氧化物，接下來是作為位元線的矽基板100。對於最大電容值的目標而言，控制閘極盡可能地覆蓋愈大面積的浮置閘極。
圖13是圖12中的結構的俯視圖。請參照圖13，虛線方塊104-1、虛線方塊104-2、虛線方塊104-3、虛線方塊104-4以及虛線方塊104-5為半導體薄膜104與第二半導體薄膜112及第三半導體薄膜116之間重疊的區域。在周邊電路區中，電晶體130與電晶體131包含在基板100中的源極/汲極區132、源極/汲極區133、源極/汲極區134以及源極/汲極區135，且包含在虛線方塊104-1與虛線方塊104-2下方的通道。藉由源極區與汲極區之間的距離(例如是源極/汲極區132與源極/汲極區133之間的距離)來定義在結晶方向<100>上的通道長度，且藉由所述多數個第二溝渠之間的距離來定義通道寬度。
參照圖4至圖13所描述的製程為一製造順序的範例，在 此範例中在特定的方向(例如是方向<100>)上的密集的溝渠圖案的對位可改善製程良率，且可提高製程密度。如此處所敘述，其他製造流程亦可受益於溝渠的對位。
此處所描述的半導體元件的製造方法包含提供具有在晶格面(100)中的表面的基板，其中第一方向垂直於晶格面(100)，而第二方向與第三方向在晶格面(100)中，且彼此正交。第一方向、第二方向與第三方向等效於結晶方向<100>。所述半導體元件的製造方法更包含在基板上形成第一介電質且在第一介電質上形成第一半導體，在記憶體陣列區中的基板中形成多數個第一溝渠且在周邊電路區中的基板中形成多數個第二溝渠，其中所述多數個第一溝渠與所述多數個第二溝渠沿著結晶方向<100>延伸。所述半導體元件的製造方法亦包含將可流動介電材料填滿所述多數個第一溝渠與所述多數個第二溝渠，且在所述多數個第一溝渠中形成多數個第一凹陷，以形成高於第一介電質的第一頂表面。所述半導體元件的製造方法亦包含在所述多數個第二溝渠中形成多數個第二凹陷，以形成高於第一頂表面的第二頂表面。
根據此處所描述的製程所製造的半導體元件包含具有在晶格面(100)中的表面的基板，其中第一方向垂直於晶格面(100)，而第二方向與第三方向在晶格面(100)中，且彼此正交。第一方向、第二方向與第三方向等效於結晶方向<100>。第一介電質(例如是氧化矽)經形成在基板上且第一半導體經形成在第一介電質上。在基板中的多數個第一隔離結構在密集區中包含在沿著結晶方向 <100>延伸的多數個第一溝渠中的第一絕緣材料，其中所述多數個第一溝渠具有溝渠寬度W1。在基板中的多數個第二隔離結構在稀疏區中包含在沿著結晶方向<100>延伸的多數個第二溝渠中的第二絕緣材料，其中所述多數個第二溝渠具有溝渠寬度W2，且溝渠寬度W1窄於溝渠寬度W2。所述多數個第二溝渠中的第二絕緣材料具有頂表面，其高於所述多數個第一溝渠中的第一絕緣材料的頂表面。所述多數個第一溝渠中的第一絕緣材料的頂表面高於第一介電質的頂表面。在一範例中，第一絕緣材料與第二絕緣材料可包含相同的材料。
根據此處所描述的製程所製造的半導體元件包含基板，其具有氧濃度範圍在7ppma(parts per million atoms)至10ppma之間，以及深度實質上大於5μm的剝蝕區。第一介電質(例如是氧化矽)經形成在基板上，且第一半導體經形成在第一介電質上。基板中的多數個第一隔離結構在記憶體陣列區中包含在沿著結晶方向<100>延伸的多數個第一溝渠中的第一絕緣材料，其中所述多數個第一溝渠具有溝渠寬度W1。基板中的多數個第二隔離結構在周邊電路區中包含在沿著結晶方向<100>延伸的多數個第二溝渠中的第二絕緣材料，其中所述多數個第二溝渠具有溝渠寬度W2，且溝渠寬度W1比溝渠寬度W2窄。記憶體陣列區中的所述多數個第一溝渠中的第一絕緣材料具有頂表面，其高於第一介電質的頂表面。在一範例中，第一絕緣材料與第二絕緣材料可包含相同的材料。
圖14繪示在矽基板中的各種類型的缺陷。點缺陷可包含空缺(vacancy)、間隙(interstitial)與置換(substitutional)的類型。線缺陷可包含由原子的錯位(misalignment)導致的差排(dislocation)的類型。面缺陷可包含由晶格面的不規則堆疊導致的疊差(stacking fault)的類型。其他缺陷可包含主體微缺陷(bulk micro defect；BMD)，其例如是氧沉澱物(oxygen precipitate)。矽結晶自熔融體(molten mass)冷卻且成長時(此時氧以過飽和的濃度存在)，氧偏析(segregation)導致氧沉澱物。
在一方面，若氧沉澱物的尺寸小，則氧沉澱物可為有益的，因為無論小的氧團簇(cluster)在晶圓中的位置，其可作為熱能的施體(donor)且降低電阻率。在另一方面，若氧沉澱物的尺寸大且其位置在主動元件區中，則氧沉澱物會破壞元件的操作。然而，若大的氧沉澱物位於矽基體(bulk silicon)中，其可捕捉不需要的金屬雜質，其作為內部或本質的吸收位置(getter site)。
此處所描述的熱處理可應用於矽基板，以控制氧濃度。矽基板(例如是<100>晶圓或<110>晶圓)在約700℃經加熱3小時接著在約1000℃經加熱16小時，而氧濃度可降低到7ppma至10ppma。在熱處理之後，自晶圓的表面下方至少向下至5μm的深度形成剝蝕區，其為無主體微缺陷的區域。氧沉澱物可分解且擴散至差排。之後，自晶圓表面至30μm的深度的氧分布為實質上均勻的，且具有約為1×1018cm-3的氧濃度(在5×1017cm-3至2×1018cm-3的範圍中)。
圖15為顯示出在應用此處所描述的熱處理之後的主體微缺陷分布的紅外光斷層掃描(IR tomography)影像。在紅外光斷層掃描影像中所示的深色點所指的為主體微缺陷，且在晶圓150的表面下方無主體微缺陷的區域為剝蝕區。在剝蝕區下方，主體微缺陷的密度約為1×1019cm-3，且主體微缺陷的尺寸小於50nm。
圖16為繪示在製造流程中的某一階段的不同的矽基板A、矽基板B與矽基板C的彎曲高度(bow height)的圖。彎曲高度所指的是任意且未指定的基板的中間平面自參考平面的偏離。並非在製造中的每一製程階段都量測彎曲高度。愈高的彎曲高度代表基板經更大的折彎。
基板A為具有在結晶方向<100>定向的刻痕的<100>晶圓，且沿著結晶方向<100>延伸的溝渠經形成於基板A中。基板B為具有在結晶方向<110>定向的刻痕的<110>晶圓，且熱處理經應用以產生如上所述的剝蝕區。經形成於基板B中的溝渠沿著結晶方向<110>延伸。基板C為具有在結晶方向<110>定向的刻痕的延伸的<110>晶圓，而未應用熱處理。相似地，在基板C中的溝渠沿著結晶方向<110>延伸。
請參照圖16，彎曲高度隨著製造流程改變。在應用任何製程之前，與基板B及基板C相比之下，基板A具有約為76μm的最大值的初始彎曲高度，其意指基板A比基板B與基板C經更大的折彎。在進行某些製程之後量測彎曲高度而並非在每一製程步驟之後量測，所述某些製程例如是N井植入(N-well implant； DNW IMP)、隧道清潔(tunnel clean；TUN CLEAN)、多晶矽沈積快速熱製程(poly silicon deposition RTP；PL1 DEP 1 RTP)以及多晶矽清潔(PL1 CLN)等等。在較後端的製程步驟量測的彎曲高度可代表經累積的製造的殘餘應力。
如上所述，藉由旋轉塗布技術沈積的薄膜經歷收縮且引起嚴重的應力。旋塗式介電質例如是經應用以填滿高深寬比的溝渠，但亦造成折彎的問題。當周邊區域中的溝渠的尺寸愈大，薄膜收縮比例可高達25%，其引發局部的形變，其會造成晶圓折彎。如圖16所示，使用旋塗式介電質的填入步驟(淺溝渠隔離旋塗式介電質塗布(STI SOD COAT))會加強基板上的應力，且使彎曲的程度提高。基板的彎曲高度的嚴重改變會影響遮罩對遮罩的覆蓋(或稱為REG覆蓋)，且減低對位準確度。因此，需要填入階段(STI SOD COAT)與接下來為形成遮罩以圖案化所需的製程階段之間的彎曲高度的最小變化，且能夠具有更佳的對位準確度。比較填入階段(STI SOD COAT)的彎曲高度與陣列光微影(ARY PHOTO)階段的彎曲高度，基板A表現出16μm的彎曲高度的改變，基板B表現出22μm的彎曲高度的改變且基板C表現出32μm的彎曲高度的改變。
此外，需要填入階段(STI SOD COAT)與層間閘極接觸窗光微影階段(如參照圖11所述)之間的彎曲高度的最小變化。如此一來，累積的製造的殘餘應力將不會不利地影響遮罩對遮罩的對位。比較填入階段(STI SOD COAT)與層間閘極接觸窗光微 影階段的彎曲高度的改變，基板A表現出23μm的彎曲高度的改變，基板B表現出28μm的彎曲高度的改變且基板C表現出41μm的彎曲高度的改變。
根據結果，具有沿著結晶方向<100>延伸的溝渠的基板A可降低填入階段(STI SOD COAT)與陣列光微影階段之間以及填入階段與層間閘極接觸窗光微影階段之間的彎曲高度的改變。因此，可以較佳的遮罩對遮罩的覆蓋(REG覆蓋)完成接下來的需要遮罩對遮罩對位的製程。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (10)

  1. 一種積體電路的製造方法，包括： 提供結晶的晶圓，所述晶圓具有在晶格面(100)中的表面； 在所述晶圓的所述表面上形成晶粒的陣列，每一所述晶粒具有記憶體陣列區與周邊電路區； 在所述記憶體陣列區中的所述表面中形成多數個第一溝渠，所述多數個第一溝渠沿著結晶方向＜100＞延伸；以及 在所述周邊電路區中的所述表面中形成多數個第二溝渠，所述多數個第二溝渠沿著所述結晶方向＜100＞延伸。
  2. 如申請專利範圍第1項所述的積體電路的製造方法，更包括將可流動介電材料填滿所述多數個第一溝渠與所述多數個第二溝渠。
  3. 如申請專利範圍第1項所述的積體電路的製造方法，在形成所述多數個第一溝渠以及形成所述多數個第二溝渠之前，包括： 在所述晶圓上形成氧化矽薄膜與第一半導體薄膜；以及 蝕刻穿過所述氧化矽薄膜與所述第一半導體薄膜。
  4. 如申請專利範圍第1項所述的積體電路的製造方法，在形成所述多數個第一溝渠與所述多數個第二溝渠之前，更包括在所述晶圓上形成氧化矽薄膜與第一半導體薄膜。
  5. 如申請專利範圍第2項所述的積體電路的製造方法，更包括在所述介電材料上形成光阻層，其中形成所述光阻層為圖案化所述周邊電路區的遮罩。
  6. 如申請專利範圍第2項所述的積體電路的製造方法，更包括： 在所述多數個第一溝渠與所述多數個第二溝渠上形成複合層； 在所述複合層上形成第二半導體薄膜； 蝕刻穿過所述複合層與所述第二半導體薄膜，以在所述周邊電路區中形成多數個開孔；以及 在所述第二半導體薄膜上形成第三半導體薄膜。
  7. 一種半導體元件，包括： 基板，具有氧濃度範圍在7 ppma至 10 ppma之間以及深度實質上大於5 μm的剝蝕區； 第一介電質與第一半導體，所述第一介電質形成於所述基板上且所述第一半導體形成於所述第一介電質上； 多數個第一隔離結構，位於所述基板中，且所述多數個第一隔離結構包括在多數個第一溝渠中的第一絕緣材料，所述多數個第一溝渠在記憶體陣列區中沿著結晶方向＜100＞延伸，其中所述多數個第一溝渠具有溝渠寬度W1；以及 多數個第二隔離結構，位於所述基板中，且所述多數個第二隔離結構包括在多數個第二溝渠中的第二絕緣材料，所述多數個第二溝渠在周邊電路區中沿著所述結晶方向＜100＞延伸，其中所述多數個第二溝渠具有溝渠寬度W2，且所述溝渠寬度W1比所述溝渠寬度W2窄。
  8. 如申請專利範圍第7項所述的半導體元件，其中在所述記憶體陣列區中的所述多數個第一溝渠中的所述第一絕緣材料具有高於所述第一介電質的頂表面。
  9. 如申請專利範圍第7項所述的半導體元件，其中在所述周邊電路區中的所述多數個第二溝渠中的所述第二絕緣材料具有頂表面，其高於在所述記憶體陣列區中的所述多數個第一溝渠中的所述第一絕緣材料的頂表面。
  10. 如申請專利範圍第7項所述的半導體元件，其中所述基板在所述剝蝕區下方具有約為1×1019cm-3的主體微缺陷。
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