JP2005032785A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体基板上に形成した層間絶縁膜の膜厚均一性を向上し、半導体装置の製造歩留まりを向上する。
【解決手段】半導体基板上に層間絶縁膜としての絶縁膜を形成し（ステップＳ１）、その絶縁膜にＣＭＰ処理を行う（ステップＳ２）。それから、半導体基板面内での絶縁膜の膜厚分布を測定し（ステップＳ３）、絶縁膜上にネガ型のフォトレジスト膜を形成する（ステップＳ４）。そして、フォトレジスト膜を露光処理（ステップＳ５）してから、現像処理（ステップＳ６）する。露光処理は、現像処理後のフォトレジスト膜の残存膜厚と絶縁膜の膜厚の和が半導体基板面内で均一になるような露光量分布で行う。それから、フォトレジスト膜と絶縁膜とのエッチング速度が同じになるような条件で、フォトレジスト膜の全部と絶縁膜の一部とをドライエッチングする（ステップＳ７）。その後、残存する絶縁膜の上面をＣＭＰ処理する（ステップＳ８）。
【選択図】 図５
【解決手段】半導体基板上に層間絶縁膜としての絶縁膜を形成し（ステップＳ１）、その絶縁膜にＣＭＰ処理を行う（ステップＳ２）。それから、半導体基板面内での絶縁膜の膜厚分布を測定し（ステップＳ３）、絶縁膜上にネガ型のフォトレジスト膜を形成する（ステップＳ４）。そして、フォトレジスト膜を露光処理（ステップＳ５）してから、現像処理（ステップＳ６）する。露光処理は、現像処理後のフォトレジスト膜の残存膜厚と絶縁膜の膜厚の和が半導体基板面内で均一になるような露光量分布で行う。それから、フォトレジスト膜と絶縁膜とのエッチング速度が同じになるような条件で、フォトレジスト膜の全部と絶縁膜の一部とをドライエッチングする（ステップＳ７）。その後、残存する絶縁膜の上面をＣＭＰ処理する（ステップＳ８）。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、層間絶縁膜の半導体基板面内での膜厚均一化に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体基板にＭＩＳＦＥＴなどの半導体素子を形成した後、半導体基板上に層間絶縁膜を形成する。形成された層間絶縁膜は、その上面を平坦化するためにＣＭＰ処理される。
【０００３】
特開２００２−２９９２５６号公報には、被処理基板上の成膜の膜厚分布の不均一性を解消するために、複数の反応ガス導入用の穴が設けられ、被処理基板の表面に向かい合うように配置したシャワーヘッドを有する半導体製造装置において、被処理基板の中心に１番近い第１の円周上にある第１の穴からガスの流量Ａが吹き出され、第１の円周の外側にある第２の円周上の第２の穴の位置までに、ガスが反応してガスの流量が流量Ａから、流量Ａ−流量Ｂとなり、流量Ａ−流量Ｂとなったガスの流量を流量Ａに戻すため、第２の円周上の第２の穴の位置で、流量Ｂを足し、このように穴のある各円周上で流量をＡに戻すことにより、被処理基板面内でのガスの流量が略変わらないようにした技術が記載されている（特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−２９９２５６号公報
【０００５】
【発明が解決しようとする課題】
本発明者の検討によれば、次のことが分かった。
【０００６】
半導体基板上に層間絶縁膜などの材料膜を形成してＣＭＰ処理したとき、層間絶縁膜（材料膜）の上面は局所的には平坦化されるが、半導体基板の面内全体でみると、層間絶縁膜の上面にはうねり（ゆるやかな凹凸）が生じ、半導体基板面内での層間絶縁膜の膜厚分布が不均一になってしまう。このような現象は、半導体基板の直径が大きくなるほど顕著となる傾向にある。半導体基板面内での層間絶縁膜の膜厚分布が不均一であると、層間絶縁膜にスルーホールなどをドライエッチング法で形成する際に、層間絶縁膜が相対的に厚い領域ではスルーホールが非開口となる恐れがある。これを防止し、半導体基板面内のいずれの領域においてもスルーホールを確実に開口するには、ドライエッチング工程におけるオーバーエッチング量を比較的大きくする必要があるが、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板へのダメージなどを生じる恐れがある。これらは、半導体装置の製造歩留りを低下させる。このため、半導体基板面内での層間絶縁膜（材料膜）の膜厚分布をより均一にすることが好ましい。
【０００７】
上記特許文献１には、被処理基板上の成膜の膜厚分布の不均一性を解消する成膜技術が記載されているが、成膜した段階で基板面内の膜厚分布が不均一となってしまった場合には対処できず、その半導体基板については半導体装置の製造歩留りが低下してしまう。
【０００８】
本発明の目的は、半導体装置の製造歩留まりを向上できる半導体装置の製造方法を提供することにある。
【０００９】
本発明の他の目的は、半導体基板上に形成した材料膜の半導体基板面内での膜厚分布の均一性を向上できる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の半導体装置の製造方法は、半導体基板上に形成した第１材料膜の膜厚分布を測定し、測定した第１材料膜の膜厚分布に対応して選択した露光量分布で第１材料膜上に形成した第２感光性材料膜を露光処理し、現像処理後に残存する第２感光性材料膜と第１材料膜とをエッチングするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図３は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、の製造工程中の要部断面図である。
【００１５】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１が用意（準備）され、半導体基板１の主面に素子分離領域２が形成される。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成される。
【００１６】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによってｐ型ウエル３を形成する。
【００１７】
次に、ｐ型ウエル３の表面にゲート絶縁膜４が形成される。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００１８】
次に、ｐ型ウエル３のゲート絶縁膜４上にゲート電極５が形成される。例えば、半導体基板１上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、多結晶シリコン膜からなるゲート電極５を形成することができる。
【００１９】
次に、ｐ型ウエル３のゲート電極５の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）６が形成される。
【００２０】
次に、ゲート電極５の側壁上に、例えば酸化シリコンなどからなるサイドウォールまたはサイドウォールスペーサ（側壁スペーサ）７を形成する。サイドウォールスペーサ７は、例えば、半導体基板１の全面上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００２１】
サイドウォールスペーサ７の形成後、ｎ＋型半導体領域８（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極５およびサイドウォールスペーサ７の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより形成する。ｎ＋型半導体領域８は、ｎ−型半導体領域６よりも不純物濃度が高い。
【００２２】
このようにして、図１に示されるような構造が得られ、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）９が形成される。
【００２３】
なお、図示はしないけれども、ゲート電極５およびｎ＋型半導体領域８の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５とｎ＋型半導体領域８との表面に、それぞれシリサイド膜を形成して、ｎ＋型半導体領域８の拡散抵抗と、コンタクト抵抗とを低抵抗化することもできる。シリサイド膜の形成後に、未反応のコバルト膜は除去する。
【００２４】
次に、図２に示されるように、半導体基板１の主面（ＭＩＳＦＥＴ９形成側の主面）の全面上に絶縁膜（層間絶縁膜）１１を形成する。絶縁膜１１は、例えば酸化シリコン膜により形成できる。絶縁膜１１を構成する酸化シリコン膜としては、例えば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した酸化シリコン膜またはプラズマＣＶＤ法で形成したＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜などを用いることができる。また、絶縁膜１１の形成前に、エッチングストッパ膜として機能し得る相対的に薄い窒化シリコン膜（図示せず）を半導体基板１の主面の全面上に形成し、その窒化シリコン膜上に相対的に厚い酸化シリコン膜などからなる絶縁膜１１を形成することもできる。それから、図３に示されるように、絶縁膜１１の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化する。また、他の形態として、絶縁膜１１にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜などを用い、その上面をエッチバック法により平坦化することもできる。
【００２５】
図４は、上記のように半導体素子（ここではＭＩＳＦＥＴ９）を複数形成した半導体基板１の主面（半導体素子形成側の主面）上に絶縁膜１１を形成し、絶縁膜１１をＣＭＰ処理して絶縁膜１１の上面を平坦化した状態を模式的に示す断面図であり、図３と同じ工程段階に対応する。図４には、半導体基板１全体が示されており、半導体基板１および絶縁膜１１以外の構成要素については図示を省略している。また、図４の断面図においては、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１の膜厚（膜厚分布）なども誇張して描いてある。
【００２６】
半導体基板１上に形成された絶縁膜１１に対してＣＭＰ処理を施しても、絶縁膜１１の上面は例えば図３に示されるように局所的には平坦化されるが、半導体基板１の面内（主面内）全体でみると、図４に示されるように、絶縁膜１１の上面にはうねり（ゆるやかな凹凸）が生じ、半導体基板１面内での絶縁膜１１の膜厚分布が不均一になってしまう。このような現象は半導体基板１の直径が大きくなるほど顕著となる傾向にあり、例えば直径３００ｍｍの半導体基板１では、絶縁膜１１の凹部（膜厚極小部）１２ａと凸部（膜厚極大部）１２ｂの差が数百ｎｍになる場合もある。このように、絶縁膜１１の上面を完全に平坦化し、半導体基板１面内での絶縁膜１１の膜厚分布を均一にすることは容易ではない。半導体基板１面内での絶縁膜１１の膜厚分布が不均一であると、膜厚分布が不均一な絶縁膜１１にコンタクトホール（スルーホール）などをドライエッチング法で形成する際に、絶縁膜１１が相対的に厚い領域ではコンタクトホール（スルーホール）が非開口となる恐れがある。これを防止し、半導体基板１面内のいずれの領域においてもコンタクトホール（スルーホール）を確実に開口するには、ドライエッチング工程におけるオーバーエッチング量を比較的大きくする必要があるが、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板１（例えばｎ＋型半導体領域８またはゲート電極５）へダメージを与える恐れがある。これらは、半導体装置の製造歩留りを低下させる。このため、絶縁膜１１の半導体基板１面内での膜厚分布をより均一にすることが好ましい。本実施の形態では、次のような処理を行って半導体基板１面内での絶縁膜１１の膜厚分布を均一化する。
【００２７】
図５は、半導体基板１上に形成した絶縁膜１１の半導体基板１面内の膜厚均一性を向上する処理を説明するためのフローチャートである。図６は、図４に続く半導体装置の製造工程中における断面図であり、図７はその上面図（平面図）である。図７のＡ−Ａ線の断面図が図６に対応する。図６および図７には、半導体基板１全体が示されており、半導体基板１および絶縁膜１１以外の構成要素については図示を省略している。また、図６の断面図においては、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。
【００２８】
上記のようにして、半導体基板１（の主面）上に絶縁膜１１を形成し（ステップＳ１）、絶縁膜１１に対してＣＭＰ処理を施した（ステップＳ２）後、半導体基板１の面内（主面内）における絶縁膜１１の膜厚分布を測定する（ステップＳ３）。例えば、図６および図７に示されるように、半導体基板１を複数の区画１３に仮想的に分け、各区画１３の中心位置１４での絶縁膜１１の膜厚ｔ１を測定する。各区画１３の中心位置１４での絶縁膜１１の膜厚ｔ１は、例えば分光エリプソ法などを用いて測定することができる。
【００２９】
図８および図９は、図６に続く半導体装置の製造工程中における断面図であり、図１０は図９の上面図（平面図）である。図１０のＡ−Ａ線の断面図が図９に対応する。図８および図９においても、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１およびフォトレジスト膜１５の膜厚なども誇張して描いてある。
【００３０】
上記のように絶縁膜１１の膜厚分布を測定（ステップＳ３）した後、図８に示されるように、絶縁膜１１上に感光性材料からなる膜（感光性材料膜）、ここではフォトレジスト膜１５を形成する（ステップＳ４）。フォトレジスト膜１５は、例えばネガ型のフォトレジスト膜である。他の形態として、フォトレジスト膜１５にポジ型のフォトレジスト膜を用いることも可能である。ネガ型またはポジ型のフォトレジスト膜を用いることで、膜厚を容易に露光量でコントロールすることが出来る利点がある。また、フォトレジスト膜１５の代わりに感光性ポリイミド膜などの他の感光性材料膜を用いることもできる。
【００３１】
フォトレジスト膜１５を均一な膜厚に形成しても、上記のように下地の絶縁膜１１の膜厚分布が不均一で絶縁膜１１の上面にうねり（ゆるやかな凹凸）が生じている場合、図８に模式的に示されるように、フォトレジスト膜１５の上面にも下地の絶縁膜１１を反映したうねり（ゆるやかな凹凸）が生じる。
【００３２】
次に、フォトレジスト膜１５を露光する（ステップＳ５）。この際、絶縁膜１１の膜厚分布に対応した露光量（露光エネルギー、露光強度）分布でフォトレジスト膜１５（半導体基板１）が露光される。本実施の形態では、後述する現像処理後のフォトレジスト膜１５の残存膜厚と絶縁膜１１の膜厚との和が半導体基板１の面内（主面内）で均一になるような露光量分布で、フォトレジスト膜１５を露光処理する。
【００３３】
半導体基板１上のフォトレジスト膜１５の露光処理は、複数のショットによって行われる。図９および図１０に示されるように、例えば、１回のショットによって露光される領域が区画１３に対応し、区画１３の数に対応するショット数の露光が行われて、全区画１３すなわちフォトレジスト膜１５全体の露光処理が行われる。
【００３４】
図１１は、各区画１３（の中心位置１４）において測定された絶縁膜１１の膜厚ｔ１とその区画１３（を露光するショット）の露光量（露光エネルギー、露光強度）との関係を示すグラフである。図１１のグラフの横軸は、各区画１３（の中心位置１４）において測定された絶縁膜１１の膜厚ｔ１（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応し、縦軸は、その区画１３を露光するショットの露光量（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応する。本実施の形態では、各区画１３に対して露光（ショット）を行う際の露光量（露光エネルギー、露光強度）を各ショット毎に調整し、例えば図１１に示されるように、絶縁膜１１の膜厚ｔ１が相対的に薄かった区画１３（例えば区画１３ａ）では露光量を相対的に大きくし、絶縁膜１１の膜厚が相対的に厚かった区画１３（例えば区画１３ｂ）では露光量を相対的に小さくする。予め図１１に示されるような絶縁膜１１の膜厚ｔ１と露光量との相関関係を理論的または実験的に求めて記憶装置に記憶しておき、図９および図１０に示されるように各区画１３を露光する際に、コンピュータが各区画１３での絶縁膜１１の膜厚ｔ１に対応する露光量を記憶装置から読み出して選択し、選択された露光量で各区画１３を露光することで、半導体基板１面内の露光量分布を調整することもできる。また、各区画１３の露光の際には、レチクル（マスク）は不要であり、一つの区画１３内は均等に露光することができる。
【００３５】
図１２は、図９に続く半導体装置の製造工程中における断面図である。図１２においても、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１およびフォトレジスト膜１５の膜厚なども誇張して描いてある。
【００３６】
上記のようにフォトレジスト膜１５の露光処理（ステップＳ５）を行った後、図１２に示されるように、フォトレジスト膜１５の現像処理を行う（ステップＳ６）。
【００３７】
図１３は、ネガ型のフォトレジスト膜１５を露光し現像処理した場合のフォトレジスト膜１５の残存膜厚ｔ２の露光量（露光エネルギー、露光強度）に対する依存性を模式的に示すグラフである。図１３のグラフの横軸は、各区画１３を露光するショットの露光量（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応し、縦軸は、現像処理後のその区画１３におけるフォトレジスト膜１５の残存膜厚ｔ２（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応する。図１３からも分かるように、各区画１３において現像処理後に残存するフォトレジスト膜１５の膜厚（残存膜厚）ｔ２は、その区画１３を露光した際の露光量に対応し、フォトレジスト膜１５がネガ型の場合は、露光量が大きかった領域ほどフォトレジスト膜１５の残存膜厚ｔ２が厚くなる。
【００３８】
このため、図１２に示されるように、露光量が大きかった区画１３（例えば区画１３ａ）では現像処理後のフォトレジスト膜１５の残存膜厚ｔ２が相対的に厚くなり、露光量が小さかった区画１３（例えば区画１３ｂ）では現像処理後のフォトレジスト膜１５の残存膜厚ｔ２が相対的に薄くなる。上記のように絶縁膜１１の膜厚ｔ１が薄かった区画１３（例えば区画１３ａ）では露光量を相対的に大きくしているのでフォトレジスト膜１５の残存膜厚ｔ２が相対的に厚くなり、絶縁膜１１の膜厚ｔ１が厚かった区画１３（例えば区画１３ｂ）では露光量を相対的に小さくしているのでフォトレジスト膜１５の残存膜厚ｔ２が相対的に薄くなる。従って、絶縁膜１１の膜厚分布と残存するフォトレジスト膜１５の膜厚（残存膜厚）分布とが相殺し、現像処理後のフォトレジスト膜１５の残存膜厚ｔ２と絶縁膜１１の膜厚ｔ１との和が半導体基板１面内で均一になり、残存するフォトレジスト膜１５の上面は半導体基板１の面内（主面内）において全体的に（絶縁膜１１の上面よりも）平坦になる。
【００３９】
図１４および図１５は、図１２に続く半導体装置の製造工程中における断面図である。図１４および図１５においても、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１の膜厚なども誇張して描いてある。
【００４０】
上記のようにフォトレジスト膜１５の現像処理（ステップＳ６）を行った後、図１４に示されるように、フォトレジスト膜１５および絶縁膜１１をエッチングする（ステップＳ７）。この際、フォトレジスト膜１５のエッチング速度（エッチングレート）と絶縁膜１１のエッチング速度（エッチングレート）とが同じになるようなエッチング条件で、エッチング処理、例えばプラズマエッチングなどのドライエッチングを行う。エッチングガスとして、例えばＡｒ／Ｏ２／ＣＦ４／ＣＨＦ３などを用いることができる。
【００４１】
このエッチング処理によって、フォトレジスト膜１５の全部と、絶縁膜１１の一部とが除去される。上記のように、フォトレジスト膜１５に対するエッチング速度と絶縁膜１１に対するエッチング速度とが同じになるような条件でエッチング処理を行っているので、エッチング（除去）されたフォトレジスト膜１５と絶縁膜１１との合計の厚みは、半導体基板１の面内において均一になる。このため、図１４に示されるエッチング処理後に残存する絶縁膜１１の上面は、図１２に示されるエッチング処理前のフォトレジスト膜１５の上面の形状を反映したものになる。また、上記のように、エッチング処理（ステップＳ７）前（現像処理後）のフォトレジスト膜１５の残存膜厚ｔ２と絶縁膜１１の膜厚ｔ１との和は半導体基板１面内でほぼ均一である。従って、エッチング処理（ステップＳ７）後に残存する絶縁膜１１の上面は、半導体基板１の面内（主面内）において全体的に（絶縁膜１１のＣＭＰ処理後でフォトレジスト膜１５の形成前の絶縁膜１１の上面よりも）平坦になり、エッチング処理後に残存する絶縁膜１１の半導体基板１の面内（主面内）での膜厚分布が（絶縁膜１１のＣＭＰ処理後でフォトレジスト膜１５の形成前の絶縁膜１１の膜厚分布よりも）均一になる。
【００４２】
上記のようにフォトレジスト膜１５および絶縁膜１１のエッチング処理を行った（ステップＳ７）後、図１５に示されるように、絶縁膜１１をＣＭＰ処理する（ステップＳ８）ことがより好ましい。これにより、各区画１３の境界に存在し得る絶縁膜１１の微小な段差を除去することができる。このため、絶縁膜１１の上面をより平坦化し、半導体基板１の面内（主面内）での絶縁膜１１の膜厚分布をより均一化することができる。また、各区画１３の境界に存在し得る絶縁膜１１の段差が小さく、悪影響が生じない程度である場合は、このＣＭＰ処理（ステップＳ８）を省略することもできる。
【００４３】
図１６は、図１５に続く半導体装置の製造工程中における要部断面図であり、図１〜図３に対応する要部断面図である。
【００４４】
上記のようにして（ステップＳ１〜Ｓ８）絶縁膜１１の半導体基板１面内での膜厚分布をより均一化する処理を行った後、図１６に示されるように、絶縁膜１１上に、コンタクトホール形成用の図示しないフォトレジスト膜を形成し、そのフォトレジスト膜を露光し現像してパターン化し、パターン化されたフォトレジスト膜をエッチングマスクとして用いて絶縁膜１１を選択的にドライエッチングすることにより、絶縁膜１１にコンタクトホール（スルーホール）２１を形成する。コンタクトホール２１の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８の一部、やゲート電極５の一部などが露出される。本実施の形態では、上記のように半導体基板１の面内での絶縁膜１１の膜厚分布をより均一にすることができるので、コンタクトホール２１の形成のためのドライエッチング工程において、オーバーエッチング量を小さくしても絶縁膜１１にコンタクトホール２１を確実に形成することが可能となる。このため、オーバーエッチングによる半導体基板１（例えばｎ＋型半導体領域８またはゲート電極５）のダメージを抑制または防止することができる。また、絶縁膜１１にコンタクトホール２１を確実に開口できるので、半導体装置の製造歩留りを向上することができる。
【００４５】
次に、コンタクトホール２１内に、タングステン（Ｗ）などからなるプラグ２２が形成される。プラグ２２は、例えば、コンタクトホール２１の内部を含む絶縁膜１１上にバリア膜として例えば窒化チタン膜２２ａを形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって窒化チタン膜２２ａ上にコンタクトホール２１を埋めるように形成し、絶縁膜１１上の不要なタングステン膜および窒化チタン膜２２ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【００４６】
次に、プラグ２２が埋め込まれた絶縁膜１１上に、配線２３が形成される。例えば、プラグ２２が埋め込まれた絶縁膜１１上に、チタン膜２３ａと、窒化チタン膜２３ｂと、アルミニウム膜（アルミニウム合金膜）２３ｃと、チタン膜２３ｄと、窒化チタン膜２３ｅとを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して配線２３を形成する。配線２３は、プラグ２２を介してｎ＋型半導体領域８やゲート電極５と電気的に接続されている。配線２３は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線や、タングステン配線、あるいは銅配線（ダマシン法を用いた埋込銅配線）とすることもできる。
【００４７】
次に、絶縁膜１１上に、配線２３を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）２４が形成される。それから、絶縁膜２４がＣＭＰ処理されて、絶縁膜２４の上面が平坦化される。そして、上記絶縁膜１１と同様の手法（ステップＳ３〜Ｓ８）を用いて絶縁膜２４の上面をより平坦化し、半導体基板１面内での絶縁膜２４の膜厚分布をより均一化する。すなわち、半導体基板１面内での絶縁膜２４の膜厚分布を測定し、絶縁膜２４上にフォトレジスト膜を形成し、そのフォトレジスト膜を絶縁膜２４の膜厚分布に対応した露光量分布で露光し、現像した後、フォトレジスト膜の全部と絶縁膜２４の一部とをエッチングし、必要に応じて絶縁膜２４をＣＭＰ処理する。その後、絶縁膜２４にスルーホールおよびそこに埋め込まれるプラグが上記コンタクトホール２１およびプラグ２２と同様にして形成され、更にプラグが埋め込まれた絶縁膜２４上に配線２３と同様にして上層配線が形成されるが、ここではその説明は省略する。
【００４８】
本実施の形態では、半導体基板１上に絶縁膜１１を形成し、半導体基板１面内での絶縁膜１１の膜厚分布を測定し、絶縁膜１１上にフォトレジスト膜（感光性材料膜）１５を形成し、絶縁膜１１の膜厚分布に対応した露光量分布でフォトレジスト膜１５の露光処理を行う。これにより、現像処理後に残存するフォトレジスト膜１５の半導体基板１面内での膜厚分布が、絶縁膜１１の半導体基板１面内での膜厚分布と相殺され、絶縁膜１１とフォトレジスト膜１５の合計の膜厚（すなわち絶縁膜１１の膜厚ｔ１とフォトレジスト膜１５の残存膜厚ｔ２との和）が半導体基板１面内で均一になる。その後、フォトレジスト膜１５の全部と絶縁膜１１の一部（上層部分）とをドライエッチングによって除去する。このようにして、半導体基板１上に形成された絶縁膜１１の半導体基板１面内での膜厚分布を（フォトレジスト膜１５の形成前の絶縁膜１１の膜厚分布よりも）均一にすることができる。
【００４９】
半導体基板１面内での絶縁膜の膜厚分布が不均一であると、その膜厚分布が不均一な絶縁膜にコンタクトホール（スルーホール）などをドライエッチング法で形成する際に、絶縁膜が相対的に厚い領域ではコンタクトホール（スルーホール）が非開口となる恐れがある。これを防止し、半導体基板１面内のいずれの領域においてもコンタクトホール（スルーホール）を確実に開口するには、ドライエッチング工程におけるオーバーエッチング量を比較的大きくする必要があるが、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板１（例えばｎ＋型半導体領域８またはゲート電極５）へダメージを与える恐れがある。これらは、半導体装置の製造歩留りを低下させる。本実施の形態では、半導体基板１上に形成した絶縁膜１１の半導体基板１面内での膜厚分布を均一にすることができるので、絶縁膜１１にコンタクトホール（スルーホール）を形成した際の開口不良を防止できる。また、絶縁膜１１にコンタクトホール（スルーホール）を形成するためのドライエッチング工程におけるオーバーエッチング量を比較的小さくすることができるので、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板１へのダメージを防止することができる。このため、半導体装置の製造歩留りを向上できる。
【００５０】
また、半導体基板上に形成した材料膜（絶縁膜１１）の半導体基板面内でも膜厚を均一にできるので、エッチングなどのプロセスマージン（加工マージン）を拡大し、プロセスの選択肢が広がり、工程簡略化や安価なプロセスを選択することができるようになる。このため、半導体装置の製造工程におけるプロセスマージンを拡大し、安定した加工が行え、半導体装置の製造歩留りを向上できる。また、プロセスの簡略化などにより、半導体装置の製造コストを低減できる。
【００５１】
また、本実施の形態は、大口径の（すなわち直径が比較的大きな）半導体基板、例えば直径が３００ｍｍ以上の半導体基板を用いる場合に適用すれば、より好適である。半導体基板の直径が大きいと、半導体基板上に形成された材料膜に対してＣＭＰ処理を施しても、その材料膜の上面にはうねり（ゆるやかな凹凸）が生じ、半導体基板１面内での膜厚分布が不均一になりやすい。本実施の形態では、上記（ステップＳ３〜Ｓ８）のようにして半導体基板上に形成された材料膜（絶縁膜１１）の半導体基板面内での膜厚分布を均一化する処理を行うことで、半導体基板面内での膜厚分布が不均一になりやすい大口径の半導体基板、例えば直径３００ｍｍ以上の半導体ウエハにおいても、半導体基板上に均一な材料膜を形成することができ、半導体装置の製造歩留まりを著しく向上することが可能となる。
【００５２】
また、本実施の形態は、多層配線構造を形成する半導体装置の製造工程に適用することもできる。この場合、上層の層間絶縁膜ほど成膜段階に生じる段差がきつくなるが、各層間絶縁膜、特に上層の層間絶縁膜を本実施の形態の絶縁膜１１と同様にして平坦化処理することで、信頼性に優れた多層配線構造を形成することが可能となる。
【００５３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５４】
前記実施の形態では、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、種々の半導体装置の製造工程に適用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５６】
半導体基板上に形成した第１材料膜の膜厚分布を測定し、測定した第１材料膜の膜厚分布に対応して選択した露光量分布で第１材料膜上に形成した第２感光性材料膜を露光処理し、現像処理後に残存する第２感光性材料膜と第１材料膜とをエッチングすることにより、半導体装置の製造歩留りを向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】半導体基板上に形成した絶縁膜をＣＭＰ処理して絶縁膜の上面を平坦化した状態を模式的に示す断面図である。
【図５】半導体基板上に形成した絶縁膜の半導体基板面内の膜厚均一性を向上する処理を説明するためのフローチャートである。
【図６】図４に続く半導体装置の製造工程中における断面図である。
【図７】図６の上面図である。
【図８】図６に続く半導体装置の製造工程中における断面図である。
【図９】図８に続く半導体装置の製造工程中における断面図である。
【図１０】図９の上面図である。
【図１１】各区画において測定された絶縁膜の膜厚とその区画の露光量との関係を示すグラフである。
【図１２】図９に続く半導体装置の製造工程中における断面図である。
【図１３】ネガ型のフォトレジスト膜を露光し現像処理した場合のフォトレジスト膜の残存膜厚の露光量に対する依存性を模式的に示すグラフである。
【図１４】図１２に続く半導体装置の製造工程中における断面図である。
【図１５】図１４に続く半導体装置の製造工程中における断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウエル
４ ゲート絶縁膜
５ ゲート電極
６ ｎ−型半導体領域
７ サイドウォールスペーサ
８ ｎ＋型半導体領域
９ ｎチャネル型のＭＩＳＦＥＴ
１１ 絶縁膜
１２ａ 凹部
１２ｂ 凸部
１３ 区画
１３ａ 区画
１３ｂ 区画
１４ 中心位置
１５ フォトレジスト膜
２１ コンタクトホール
２２ プラグ
２２ａ 窒化チタン膜
２３ 配線
２３ａ チタン膜
２３ｂ 窒化チタン膜
２３ｃ アルミニウム膜
２３ｄ チタン膜
２３ｅ 窒化チタン膜
２４ 絶縁膜
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、層間絶縁膜の半導体基板面内での膜厚均一化に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体基板にＭＩＳＦＥＴなどの半導体素子を形成した後、半導体基板上に層間絶縁膜を形成する。形成された層間絶縁膜は、その上面を平坦化するためにＣＭＰ処理される。
【０００３】
特開２００２−２９９２５６号公報には、被処理基板上の成膜の膜厚分布の不均一性を解消するために、複数の反応ガス導入用の穴が設けられ、被処理基板の表面に向かい合うように配置したシャワーヘッドを有する半導体製造装置において、被処理基板の中心に１番近い第１の円周上にある第１の穴からガスの流量Ａが吹き出され、第１の円周の外側にある第２の円周上の第２の穴の位置までに、ガスが反応してガスの流量が流量Ａから、流量Ａ−流量Ｂとなり、流量Ａ−流量Ｂとなったガスの流量を流量Ａに戻すため、第２の円周上の第２の穴の位置で、流量Ｂを足し、このように穴のある各円周上で流量をＡに戻すことにより、被処理基板面内でのガスの流量が略変わらないようにした技術が記載されている（特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−２９９２５６号公報
【０００５】
【発明が解決しようとする課題】
本発明者の検討によれば、次のことが分かった。
【０００６】
半導体基板上に層間絶縁膜などの材料膜を形成してＣＭＰ処理したとき、層間絶縁膜（材料膜）の上面は局所的には平坦化されるが、半導体基板の面内全体でみると、層間絶縁膜の上面にはうねり（ゆるやかな凹凸）が生じ、半導体基板面内での層間絶縁膜の膜厚分布が不均一になってしまう。このような現象は、半導体基板の直径が大きくなるほど顕著となる傾向にある。半導体基板面内での層間絶縁膜の膜厚分布が不均一であると、層間絶縁膜にスルーホールなどをドライエッチング法で形成する際に、層間絶縁膜が相対的に厚い領域ではスルーホールが非開口となる恐れがある。これを防止し、半導体基板面内のいずれの領域においてもスルーホールを確実に開口するには、ドライエッチング工程におけるオーバーエッチング量を比較的大きくする必要があるが、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板へのダメージなどを生じる恐れがある。これらは、半導体装置の製造歩留りを低下させる。このため、半導体基板面内での層間絶縁膜（材料膜）の膜厚分布をより均一にすることが好ましい。
【０００７】
上記特許文献１には、被処理基板上の成膜の膜厚分布の不均一性を解消する成膜技術が記載されているが、成膜した段階で基板面内の膜厚分布が不均一となってしまった場合には対処できず、その半導体基板については半導体装置の製造歩留りが低下してしまう。
【０００８】
本発明の目的は、半導体装置の製造歩留まりを向上できる半導体装置の製造方法を提供することにある。
【０００９】
本発明の他の目的は、半導体基板上に形成した材料膜の半導体基板面内での膜厚分布の均一性を向上できる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の半導体装置の製造方法は、半導体基板上に形成した第１材料膜の膜厚分布を測定し、測定した第１材料膜の膜厚分布に対応して選択した露光量分布で第１材料膜上に形成した第２感光性材料膜を露光処理し、現像処理後に残存する第２感光性材料膜と第１材料膜とをエッチングするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図３は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、の製造工程中の要部断面図である。
【００１５】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１が用意（準備）され、半導体基板１の主面に素子分離領域２が形成される。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成される。
【００１６】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域に、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによってｐ型ウエル３を形成する。
【００１７】
次に、ｐ型ウエル３の表面にゲート絶縁膜４が形成される。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００１８】
次に、ｐ型ウエル３のゲート絶縁膜４上にゲート電極５が形成される。例えば、半導体基板１上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、多結晶シリコン膜からなるゲート電極５を形成することができる。
【００１９】
次に、ｐ型ウエル３のゲート電極５の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）６が形成される。
【００２０】
次に、ゲート電極５の側壁上に、例えば酸化シリコンなどからなるサイドウォールまたはサイドウォールスペーサ（側壁スペーサ）７を形成する。サイドウォールスペーサ７は、例えば、半導体基板１の全面上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００２１】
サイドウォールスペーサ７の形成後、ｎ＋型半導体領域８（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極５およびサイドウォールスペーサ７の両側の領域にリン（Ｐ）などの不純物をイオン注入することにより形成する。ｎ＋型半導体領域８は、ｎ−型半導体領域６よりも不純物濃度が高い。
【００２２】
このようにして、図１に示されるような構造が得られ、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）９が形成される。
【００２３】
なお、図示はしないけれども、ゲート電極５およびｎ＋型半導体領域８の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５とｎ＋型半導体領域８との表面に、それぞれシリサイド膜を形成して、ｎ＋型半導体領域８の拡散抵抗と、コンタクト抵抗とを低抵抗化することもできる。シリサイド膜の形成後に、未反応のコバルト膜は除去する。
【００２４】
次に、図２に示されるように、半導体基板１の主面（ＭＩＳＦＥＴ９形成側の主面）の全面上に絶縁膜（層間絶縁膜）１１を形成する。絶縁膜１１は、例えば酸化シリコン膜により形成できる。絶縁膜１１を構成する酸化シリコン膜としては、例えば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ：Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した酸化シリコン膜またはプラズマＣＶＤ法で形成したＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜などを用いることができる。また、絶縁膜１１の形成前に、エッチングストッパ膜として機能し得る相対的に薄い窒化シリコン膜（図示せず）を半導体基板１の主面の全面上に形成し、その窒化シリコン膜上に相対的に厚い酸化シリコン膜などからなる絶縁膜１１を形成することもできる。それから、図３に示されるように、絶縁膜１１の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化する。また、他の形態として、絶縁膜１１にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜などを用い、その上面をエッチバック法により平坦化することもできる。
【００２５】
図４は、上記のように半導体素子（ここではＭＩＳＦＥＴ９）を複数形成した半導体基板１の主面（半導体素子形成側の主面）上に絶縁膜１１を形成し、絶縁膜１１をＣＭＰ処理して絶縁膜１１の上面を平坦化した状態を模式的に示す断面図であり、図３と同じ工程段階に対応する。図４には、半導体基板１全体が示されており、半導体基板１および絶縁膜１１以外の構成要素については図示を省略している。また、図４の断面図においては、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１の膜厚（膜厚分布）なども誇張して描いてある。
【００２６】
半導体基板１上に形成された絶縁膜１１に対してＣＭＰ処理を施しても、絶縁膜１１の上面は例えば図３に示されるように局所的には平坦化されるが、半導体基板１の面内（主面内）全体でみると、図４に示されるように、絶縁膜１１の上面にはうねり（ゆるやかな凹凸）が生じ、半導体基板１面内での絶縁膜１１の膜厚分布が不均一になってしまう。このような現象は半導体基板１の直径が大きくなるほど顕著となる傾向にあり、例えば直径３００ｍｍの半導体基板１では、絶縁膜１１の凹部（膜厚極小部）１２ａと凸部（膜厚極大部）１２ｂの差が数百ｎｍになる場合もある。このように、絶縁膜１１の上面を完全に平坦化し、半導体基板１面内での絶縁膜１１の膜厚分布を均一にすることは容易ではない。半導体基板１面内での絶縁膜１１の膜厚分布が不均一であると、膜厚分布が不均一な絶縁膜１１にコンタクトホール（スルーホール）などをドライエッチング法で形成する際に、絶縁膜１１が相対的に厚い領域ではコンタクトホール（スルーホール）が非開口となる恐れがある。これを防止し、半導体基板１面内のいずれの領域においてもコンタクトホール（スルーホール）を確実に開口するには、ドライエッチング工程におけるオーバーエッチング量を比較的大きくする必要があるが、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板１（例えばｎ＋型半導体領域８またはゲート電極５）へダメージを与える恐れがある。これらは、半導体装置の製造歩留りを低下させる。このため、絶縁膜１１の半導体基板１面内での膜厚分布をより均一にすることが好ましい。本実施の形態では、次のような処理を行って半導体基板１面内での絶縁膜１１の膜厚分布を均一化する。
【００２７】
図５は、半導体基板１上に形成した絶縁膜１１の半導体基板１面内の膜厚均一性を向上する処理を説明するためのフローチャートである。図６は、図４に続く半導体装置の製造工程中における断面図であり、図７はその上面図（平面図）である。図７のＡ−Ａ線の断面図が図６に対応する。図６および図７には、半導体基板１全体が示されており、半導体基板１および絶縁膜１１以外の構成要素については図示を省略している。また、図６の断面図においては、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。
【００２８】
上記のようにして、半導体基板１（の主面）上に絶縁膜１１を形成し（ステップＳ１）、絶縁膜１１に対してＣＭＰ処理を施した（ステップＳ２）後、半導体基板１の面内（主面内）における絶縁膜１１の膜厚分布を測定する（ステップＳ３）。例えば、図６および図７に示されるように、半導体基板１を複数の区画１３に仮想的に分け、各区画１３の中心位置１４での絶縁膜１１の膜厚ｔ１を測定する。各区画１３の中心位置１４での絶縁膜１１の膜厚ｔ１は、例えば分光エリプソ法などを用いて測定することができる。
【００２９】
図８および図９は、図６に続く半導体装置の製造工程中における断面図であり、図１０は図９の上面図（平面図）である。図１０のＡ−Ａ線の断面図が図９に対応する。図８および図９においても、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１およびフォトレジスト膜１５の膜厚なども誇張して描いてある。
【００３０】
上記のように絶縁膜１１の膜厚分布を測定（ステップＳ３）した後、図８に示されるように、絶縁膜１１上に感光性材料からなる膜（感光性材料膜）、ここではフォトレジスト膜１５を形成する（ステップＳ４）。フォトレジスト膜１５は、例えばネガ型のフォトレジスト膜である。他の形態として、フォトレジスト膜１５にポジ型のフォトレジスト膜を用いることも可能である。ネガ型またはポジ型のフォトレジスト膜を用いることで、膜厚を容易に露光量でコントロールすることが出来る利点がある。また、フォトレジスト膜１５の代わりに感光性ポリイミド膜などの他の感光性材料膜を用いることもできる。
【００３１】
フォトレジスト膜１５を均一な膜厚に形成しても、上記のように下地の絶縁膜１１の膜厚分布が不均一で絶縁膜１１の上面にうねり（ゆるやかな凹凸）が生じている場合、図８に模式的に示されるように、フォトレジスト膜１５の上面にも下地の絶縁膜１１を反映したうねり（ゆるやかな凹凸）が生じる。
【００３２】
次に、フォトレジスト膜１５を露光する（ステップＳ５）。この際、絶縁膜１１の膜厚分布に対応した露光量（露光エネルギー、露光強度）分布でフォトレジスト膜１５（半導体基板１）が露光される。本実施の形態では、後述する現像処理後のフォトレジスト膜１５の残存膜厚と絶縁膜１１の膜厚との和が半導体基板１の面内（主面内）で均一になるような露光量分布で、フォトレジスト膜１５を露光処理する。
【００３３】
半導体基板１上のフォトレジスト膜１５の露光処理は、複数のショットによって行われる。図９および図１０に示されるように、例えば、１回のショットによって露光される領域が区画１３に対応し、区画１３の数に対応するショット数の露光が行われて、全区画１３すなわちフォトレジスト膜１５全体の露光処理が行われる。
【００３４】
図１１は、各区画１３（の中心位置１４）において測定された絶縁膜１１の膜厚ｔ１とその区画１３（を露光するショット）の露光量（露光エネルギー、露光強度）との関係を示すグラフである。図１１のグラフの横軸は、各区画１３（の中心位置１４）において測定された絶縁膜１１の膜厚ｔ１（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応し、縦軸は、その区画１３を露光するショットの露光量（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応する。本実施の形態では、各区画１３に対して露光（ショット）を行う際の露光量（露光エネルギー、露光強度）を各ショット毎に調整し、例えば図１１に示されるように、絶縁膜１１の膜厚ｔ１が相対的に薄かった区画１３（例えば区画１３ａ）では露光量を相対的に大きくし、絶縁膜１１の膜厚が相対的に厚かった区画１３（例えば区画１３ｂ）では露光量を相対的に小さくする。予め図１１に示されるような絶縁膜１１の膜厚ｔ１と露光量との相関関係を理論的または実験的に求めて記憶装置に記憶しておき、図９および図１０に示されるように各区画１３を露光する際に、コンピュータが各区画１３での絶縁膜１１の膜厚ｔ１に対応する露光量を記憶装置から読み出して選択し、選択された露光量で各区画１３を露光することで、半導体基板１面内の露光量分布を調整することもできる。また、各区画１３の露光の際には、レチクル（マスク）は不要であり、一つの区画１３内は均等に露光することができる。
【００３５】
図１２は、図９に続く半導体装置の製造工程中における断面図である。図１２においても、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１およびフォトレジスト膜１５の膜厚なども誇張して描いてある。
【００３６】
上記のようにフォトレジスト膜１５の露光処理（ステップＳ５）を行った後、図１２に示されるように、フォトレジスト膜１５の現像処理を行う（ステップＳ６）。
【００３７】
図１３は、ネガ型のフォトレジスト膜１５を露光し現像処理した場合のフォトレジスト膜１５の残存膜厚ｔ２の露光量（露光エネルギー、露光強度）に対する依存性を模式的に示すグラフである。図１３のグラフの横軸は、各区画１３を露光するショットの露光量（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応し、縦軸は、現像処理後のその区画１３におけるフォトレジスト膜１５の残存膜厚ｔ２（任意単位：ａｒｂｉｔｒａｒｙ ｕｎｉｔ）に対応する。図１３からも分かるように、各区画１３において現像処理後に残存するフォトレジスト膜１５の膜厚（残存膜厚）ｔ２は、その区画１３を露光した際の露光量に対応し、フォトレジスト膜１５がネガ型の場合は、露光量が大きかった領域ほどフォトレジスト膜１５の残存膜厚ｔ２が厚くなる。
【００３８】
このため、図１２に示されるように、露光量が大きかった区画１３（例えば区画１３ａ）では現像処理後のフォトレジスト膜１５の残存膜厚ｔ２が相対的に厚くなり、露光量が小さかった区画１３（例えば区画１３ｂ）では現像処理後のフォトレジスト膜１５の残存膜厚ｔ２が相対的に薄くなる。上記のように絶縁膜１１の膜厚ｔ１が薄かった区画１３（例えば区画１３ａ）では露光量を相対的に大きくしているのでフォトレジスト膜１５の残存膜厚ｔ２が相対的に厚くなり、絶縁膜１１の膜厚ｔ１が厚かった区画１３（例えば区画１３ｂ）では露光量を相対的に小さくしているのでフォトレジスト膜１５の残存膜厚ｔ２が相対的に薄くなる。従って、絶縁膜１１の膜厚分布と残存するフォトレジスト膜１５の膜厚（残存膜厚）分布とが相殺し、現像処理後のフォトレジスト膜１５の残存膜厚ｔ２と絶縁膜１１の膜厚ｔ１との和が半導体基板１面内で均一になり、残存するフォトレジスト膜１５の上面は半導体基板１の面内（主面内）において全体的に（絶縁膜１１の上面よりも）平坦になる。
【００３９】
図１４および図１５は、図１２に続く半導体装置の製造工程中における断面図である。図１４および図１５においても、理解を簡単にするために、半導体基板１の主面に平行な方向の寸法に対して半導体基板１の主面に垂直な方向（厚み方向）の寸法を誇張して描いてある。このため、例えば絶縁膜１１の膜厚なども誇張して描いてある。
【００４０】
上記のようにフォトレジスト膜１５の現像処理（ステップＳ６）を行った後、図１４に示されるように、フォトレジスト膜１５および絶縁膜１１をエッチングする（ステップＳ７）。この際、フォトレジスト膜１５のエッチング速度（エッチングレート）と絶縁膜１１のエッチング速度（エッチングレート）とが同じになるようなエッチング条件で、エッチング処理、例えばプラズマエッチングなどのドライエッチングを行う。エッチングガスとして、例えばＡｒ／Ｏ２／ＣＦ４／ＣＨＦ３などを用いることができる。
【００４１】
このエッチング処理によって、フォトレジスト膜１５の全部と、絶縁膜１１の一部とが除去される。上記のように、フォトレジスト膜１５に対するエッチング速度と絶縁膜１１に対するエッチング速度とが同じになるような条件でエッチング処理を行っているので、エッチング（除去）されたフォトレジスト膜１５と絶縁膜１１との合計の厚みは、半導体基板１の面内において均一になる。このため、図１４に示されるエッチング処理後に残存する絶縁膜１１の上面は、図１２に示されるエッチング処理前のフォトレジスト膜１５の上面の形状を反映したものになる。また、上記のように、エッチング処理（ステップＳ７）前（現像処理後）のフォトレジスト膜１５の残存膜厚ｔ２と絶縁膜１１の膜厚ｔ１との和は半導体基板１面内でほぼ均一である。従って、エッチング処理（ステップＳ７）後に残存する絶縁膜１１の上面は、半導体基板１の面内（主面内）において全体的に（絶縁膜１１のＣＭＰ処理後でフォトレジスト膜１５の形成前の絶縁膜１１の上面よりも）平坦になり、エッチング処理後に残存する絶縁膜１１の半導体基板１の面内（主面内）での膜厚分布が（絶縁膜１１のＣＭＰ処理後でフォトレジスト膜１５の形成前の絶縁膜１１の膜厚分布よりも）均一になる。
【００４２】
上記のようにフォトレジスト膜１５および絶縁膜１１のエッチング処理を行った（ステップＳ７）後、図１５に示されるように、絶縁膜１１をＣＭＰ処理する（ステップＳ８）ことがより好ましい。これにより、各区画１３の境界に存在し得る絶縁膜１１の微小な段差を除去することができる。このため、絶縁膜１１の上面をより平坦化し、半導体基板１の面内（主面内）での絶縁膜１１の膜厚分布をより均一化することができる。また、各区画１３の境界に存在し得る絶縁膜１１の段差が小さく、悪影響が生じない程度である場合は、このＣＭＰ処理（ステップＳ８）を省略することもできる。
【００４３】
図１６は、図１５に続く半導体装置の製造工程中における要部断面図であり、図１〜図３に対応する要部断面図である。
【００４４】
上記のようにして（ステップＳ１〜Ｓ８）絶縁膜１１の半導体基板１面内での膜厚分布をより均一化する処理を行った後、図１６に示されるように、絶縁膜１１上に、コンタクトホール形成用の図示しないフォトレジスト膜を形成し、そのフォトレジスト膜を露光し現像してパターン化し、パターン化されたフォトレジスト膜をエッチングマスクとして用いて絶縁膜１１を選択的にドライエッチングすることにより、絶縁膜１１にコンタクトホール（スルーホール）２１を形成する。コンタクトホール２１の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８の一部、やゲート電極５の一部などが露出される。本実施の形態では、上記のように半導体基板１の面内での絶縁膜１１の膜厚分布をより均一にすることができるので、コンタクトホール２１の形成のためのドライエッチング工程において、オーバーエッチング量を小さくしても絶縁膜１１にコンタクトホール２１を確実に形成することが可能となる。このため、オーバーエッチングによる半導体基板１（例えばｎ＋型半導体領域８またはゲート電極５）のダメージを抑制または防止することができる。また、絶縁膜１１にコンタクトホール２１を確実に開口できるので、半導体装置の製造歩留りを向上することができる。
【００４５】
次に、コンタクトホール２１内に、タングステン（Ｗ）などからなるプラグ２２が形成される。プラグ２２は、例えば、コンタクトホール２１の内部を含む絶縁膜１１上にバリア膜として例えば窒化チタン膜２２ａを形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって窒化チタン膜２２ａ上にコンタクトホール２１を埋めるように形成し、絶縁膜１１上の不要なタングステン膜および窒化チタン膜２２ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
【００４６】
次に、プラグ２２が埋め込まれた絶縁膜１１上に、配線２３が形成される。例えば、プラグ２２が埋め込まれた絶縁膜１１上に、チタン膜２３ａと、窒化チタン膜２３ｂと、アルミニウム膜（アルミニウム合金膜）２３ｃと、チタン膜２３ｄと、窒化チタン膜２３ｅとを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して配線２３を形成する。配線２３は、プラグ２２を介してｎ＋型半導体領域８やゲート電極５と電気的に接続されている。配線２３は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線や、タングステン配線、あるいは銅配線（ダマシン法を用いた埋込銅配線）とすることもできる。
【００４７】
次に、絶縁膜１１上に、配線２３を覆うように、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）２４が形成される。それから、絶縁膜２４がＣＭＰ処理されて、絶縁膜２４の上面が平坦化される。そして、上記絶縁膜１１と同様の手法（ステップＳ３〜Ｓ８）を用いて絶縁膜２４の上面をより平坦化し、半導体基板１面内での絶縁膜２４の膜厚分布をより均一化する。すなわち、半導体基板１面内での絶縁膜２４の膜厚分布を測定し、絶縁膜２４上にフォトレジスト膜を形成し、そのフォトレジスト膜を絶縁膜２４の膜厚分布に対応した露光量分布で露光し、現像した後、フォトレジスト膜の全部と絶縁膜２４の一部とをエッチングし、必要に応じて絶縁膜２４をＣＭＰ処理する。その後、絶縁膜２４にスルーホールおよびそこに埋め込まれるプラグが上記コンタクトホール２１およびプラグ２２と同様にして形成され、更にプラグが埋め込まれた絶縁膜２４上に配線２３と同様にして上層配線が形成されるが、ここではその説明は省略する。
【００４８】
本実施の形態では、半導体基板１上に絶縁膜１１を形成し、半導体基板１面内での絶縁膜１１の膜厚分布を測定し、絶縁膜１１上にフォトレジスト膜（感光性材料膜）１５を形成し、絶縁膜１１の膜厚分布に対応した露光量分布でフォトレジスト膜１５の露光処理を行う。これにより、現像処理後に残存するフォトレジスト膜１５の半導体基板１面内での膜厚分布が、絶縁膜１１の半導体基板１面内での膜厚分布と相殺され、絶縁膜１１とフォトレジスト膜１５の合計の膜厚（すなわち絶縁膜１１の膜厚ｔ１とフォトレジスト膜１５の残存膜厚ｔ２との和）が半導体基板１面内で均一になる。その後、フォトレジスト膜１５の全部と絶縁膜１１の一部（上層部分）とをドライエッチングによって除去する。このようにして、半導体基板１上に形成された絶縁膜１１の半導体基板１面内での膜厚分布を（フォトレジスト膜１５の形成前の絶縁膜１１の膜厚分布よりも）均一にすることができる。
【００４９】
半導体基板１面内での絶縁膜の膜厚分布が不均一であると、その膜厚分布が不均一な絶縁膜にコンタクトホール（スルーホール）などをドライエッチング法で形成する際に、絶縁膜が相対的に厚い領域ではコンタクトホール（スルーホール）が非開口となる恐れがある。これを防止し、半導体基板１面内のいずれの領域においてもコンタクトホール（スルーホール）を確実に開口するには、ドライエッチング工程におけるオーバーエッチング量を比較的大きくする必要があるが、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板１（例えばｎ＋型半導体領域８またはゲート電極５）へダメージを与える恐れがある。これらは、半導体装置の製造歩留りを低下させる。本実施の形態では、半導体基板１上に形成した絶縁膜１１の半導体基板１面内での膜厚分布を均一にすることができるので、絶縁膜１１にコンタクトホール（スルーホール）を形成した際の開口不良を防止できる。また、絶縁膜１１にコンタクトホール（スルーホール）を形成するためのドライエッチング工程におけるオーバーエッチング量を比較的小さくすることができるので、オーバーエッチングによるエッチングストッパ膜の突き抜けや半導体基板１へのダメージを防止することができる。このため、半導体装置の製造歩留りを向上できる。
【００５０】
また、半導体基板上に形成した材料膜（絶縁膜１１）の半導体基板面内でも膜厚を均一にできるので、エッチングなどのプロセスマージン（加工マージン）を拡大し、プロセスの選択肢が広がり、工程簡略化や安価なプロセスを選択することができるようになる。このため、半導体装置の製造工程におけるプロセスマージンを拡大し、安定した加工が行え、半導体装置の製造歩留りを向上できる。また、プロセスの簡略化などにより、半導体装置の製造コストを低減できる。
【００５１】
また、本実施の形態は、大口径の（すなわち直径が比較的大きな）半導体基板、例えば直径が３００ｍｍ以上の半導体基板を用いる場合に適用すれば、より好適である。半導体基板の直径が大きいと、半導体基板上に形成された材料膜に対してＣＭＰ処理を施しても、その材料膜の上面にはうねり（ゆるやかな凹凸）が生じ、半導体基板１面内での膜厚分布が不均一になりやすい。本実施の形態では、上記（ステップＳ３〜Ｓ８）のようにして半導体基板上に形成された材料膜（絶縁膜１１）の半導体基板面内での膜厚分布を均一化する処理を行うことで、半導体基板面内での膜厚分布が不均一になりやすい大口径の半導体基板、例えば直径３００ｍｍ以上の半導体ウエハにおいても、半導体基板上に均一な材料膜を形成することができ、半導体装置の製造歩留まりを著しく向上することが可能となる。
【００５２】
また、本実施の形態は、多層配線構造を形成する半導体装置の製造工程に適用することもできる。この場合、上層の層間絶縁膜ほど成膜段階に生じる段差がきつくなるが、各層間絶縁膜、特に上層の層間絶縁膜を本実施の形態の絶縁膜１１と同様にして平坦化処理することで、信頼性に優れた多層配線構造を形成することが可能となる。
【００５３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５４】
前記実施の形態では、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、種々の半導体装置の製造工程に適用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５６】
半導体基板上に形成した第１材料膜の膜厚分布を測定し、測定した第１材料膜の膜厚分布に対応して選択した露光量分布で第１材料膜上に形成した第２感光性材料膜を露光処理し、現像処理後に残存する第２感光性材料膜と第１材料膜とをエッチングすることにより、半導体装置の製造歩留りを向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】半導体基板上に形成した絶縁膜をＣＭＰ処理して絶縁膜の上面を平坦化した状態を模式的に示す断面図である。
【図５】半導体基板上に形成した絶縁膜の半導体基板面内の膜厚均一性を向上する処理を説明するためのフローチャートである。
【図６】図４に続く半導体装置の製造工程中における断面図である。
【図７】図６の上面図である。
【図８】図６に続く半導体装置の製造工程中における断面図である。
【図９】図８に続く半導体装置の製造工程中における断面図である。
【図１０】図９の上面図である。
【図１１】各区画において測定された絶縁膜の膜厚とその区画の露光量との関係を示すグラフである。
【図１２】図９に続く半導体装置の製造工程中における断面図である。
【図１３】ネガ型のフォトレジスト膜を露光し現像処理した場合のフォトレジスト膜の残存膜厚の露光量に対する依存性を模式的に示すグラフである。
【図１４】図１２に続く半導体装置の製造工程中における断面図である。
【図１５】図１４に続く半導体装置の製造工程中における断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離領域
３ ｐ型ウエル
４ ゲート絶縁膜
５ ゲート電極
６ ｎ−型半導体領域
７ サイドウォールスペーサ
８ ｎ＋型半導体領域
９ ｎチャネル型のＭＩＳＦＥＴ
１１ 絶縁膜
１２ａ 凹部
１２ｂ 凸部
１３ 区画
１３ａ 区画
１３ｂ 区画
１４ 中心位置
１５ フォトレジスト膜
２１ コンタクトホール
２２ プラグ
２２ａ 窒化チタン膜
２３ 配線
２３ａ チタン膜
２３ｂ 窒化チタン膜
２３ｃ アルミニウム膜
２３ｄ チタン膜
２３ｅ 窒化チタン膜
２４ 絶縁膜
Claims (5)
- 以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１材料膜を形成する工程、
（ｃ）前記半導体基板の主面内における前記第１材料膜の膜厚分布を測定する工程、
（ｄ）前記第１材料膜上に、感光性材料からなる第２材料膜を形成する工程、
（ｅ）前記（ｃ）工程で測定した前記第１材料膜の膜厚分布に対応した露光量分布で前記第２材料膜を露光処理する工程、
（ｆ）前記第２材料膜を現像処理する工程、
（ｇ）前記第２材料膜および前記第１材料膜をエッチングする工程。 - 請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程における前記現像処理後の前記第２材料膜の残存膜厚と前記第１材料膜の膜厚との和が前記半導体基板の主面内で均一になるような露光量分布で、前記（ｅ）工程における前記第２材料膜の露光処理を行うことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第２材料膜のエッチング速度と前記第１材料膜のエッチング速度とが同じになるようなエッチング条件でエッチングを行い、前記第２材料膜の全部と前記第１材料膜の一部とを除去することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程の後に、前記第１材料膜を化学的機械的研磨する工程を更に有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第２材料膜は、フォトレジスト膜であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003193297A JP2005032785A (ja) | 2003-07-08 | 2003-07-08 | 半導体装置の製造方法 |
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| JP2003193297A JP2005032785A (ja) | 2003-07-08 | 2003-07-08 | 半導体装置の製造方法 |
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| JP2005032785A true JP2005032785A (ja) | 2005-02-03 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021603A (ja) * | 2007-07-12 | 2009-01-29 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| JP2016225495A (ja) * | 2015-06-01 | 2016-12-28 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム |
-
2003
- 2003-07-08 JP JP2003193297A patent/JP2005032785A/ja active Pending
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| JP2016225495A (ja) * | 2015-06-01 | 2016-12-28 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理システム、基板処理装置及びプログラム |
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