KR19990002973A - 2스텝 cmp를 이용한 반도체장치의 평탄화방법 및 그에 사용하는 평탄화 설비 - Google Patents

Abstract

본 발명은 반도체장치의 평탄화 방법 및 이에 사용되는 평탄화 설비에 관해 개시한다. 본 발명은 제1 단계로서 층간절연막 형성후 나타나는 단차형성부의 일부를 노출시키는 제1 평탄화를 실시한 후, 제2 단계로서 노출된 부분을 습식식각하여 단차를 낮춘다. 이어서, 제3 단계로서 결과물 전면을 제2 평탄화하여 평탄화를 완성한다. 상기 과정은 습식식각 조와 평탄화장치가 결합된 평탄화설비를 이용하여 실시한다. 이와 같이, 층간절연막 형성후 기판 상에 존재하는 단차를 평탄화 중간에 습식식각하여 낮춤으로써 평탄화 시간을 짧게 할 수 있을 뿐만 아니라 평탄화 비용을 절감할 수 있고 오랜 평탄화에 의해 과다한 슬러리의 사용과 제거되는 산화막의 증가에 의해 웨이퍼에 가해지는 부담도 줄일 수 있다.

Description

2 스텝(step) CMP(Chemical Mechanical Polishing)를 이용한 반도체장치의 평탄화 방법 및 그에 사용되는 평탄화설비

본 발명은 반도체장치의 2 스텝(step) CMP(Chemical Mechanical Polishing)를 이용한 반도체장치의 평탄화 방법 및 그에 사용되는 평탄화 설비에 관한 것으로서, 특히 평탄화시간을 단축할 수 있는 평탄화방법과 습식식각 조(bath)가 결합된 평탄화 설비에 관한 것이다.

반도체장치의 고집적화에 의해 패턴간의 간격이 좁아짐에 따라 패턴간의 상대적인 종횡비(aspect ratio)는 커지고 적층되는 물질층의 수도 점차 증가하고 있다. 이에 따라 각 물질층간의 평탄화가 매우 중요해지고 있다. 현재까지 개발된 평탄화 방식에는 에치 백이나 화학기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 함)방식이 있다. 에치 백방식은 국소적인 단차의 제거에는 우수한 성능은 보이고 있으나, 넓은 영역의 평탄화에는 CMP방식에 미치지 못하고 있다. CMP방식은 국소적인 평탄화 뿐만 아니라 넓은 영역을 평탄화하는데 있어서, 평탄화율이 우수하므로 웨이퍼가 대구경화되어 가는 추세에 적합한 평탄화 방식이라도 할 수 있다.

CMP방식을 이용하는 종래 기술에 의한 반도체장치의 평탄화방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 및 도 2는 종래 기술에 의한 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이다.

도 1에 도시한 바와 같이, 반도체장치를 제조하는 공정에서 반도체기판(10) 상에는 다수의 물질층 패턴(12)이 형성된다. 이와 같이, 기판(10) 상에 물질층 패턴(12)이 형성될 경우, 물질층 패턴(12)이 형성된 영역과 그렇지 않은 영역사이에는 물질층 패턴(12)의 높이에 해당하는 단차가 나타난다. 이후, 물질층 패턴(12)이 형성된 결과물 전면에는 층간절연막(14)이 형성되고 다음 공정이 준비된다. 그런데, 층간절연막(14)이 형성된 표면을 보면, 물질층 패턴(12)이 형성된 영역과 형성되지 않은 영역간에 여전히 단차가 나타나고 있다. 통상 층간절연막(14)은 다른 물질층에 비해 두껍게 형성된다. 따라서 물질층 패턴(12)의 높이가 낮다면, 층간절연막(14)이 형성된 후 그 결과면에는 단차가 크게 나타나지 않을 것이다. 하지만, 현재의 반도체장치의 고집적화 추세로 볼 때, 기판 상에 형성되는 반도체소자들간의 간격은 더욱 더 좁아진다. 따라서 물질층 패턴의 높이가 기존과 동일하다고 하더라도 그 높이는 커지는 결과를 낳는다.

층간절연막(14)에 나타난 단차를 제거하기 위해 층간절연막(14)의 전면이 평탄화된다. 층간절연막(14)이 평탄화는 CMP방식을 이용하여 실행된다. 이 결과 도 2에 도시한 바와 같이 표면이 평탄화된 층간절연막(14a)이 형성된다.

상술한 바와 같이, 종래 기술에 의한 반도체장치의 평탄화방법에서는 CMP를 이용하여 단차가 나타나는 층간절연막의 표면을 평탄화할 수 있다. 그런데, 물질층 패턴(12)의 단차가 커지는 것에 비례해서 층간절연막의 형성두께도 증가될 수밖에 없다. 이와 같은 경우에도 CMP방식으로 평탄화를 달성할 수 있다. CMP방식은 현재의 추세에 알맞게 넓고 좁은 영역에 걸쳐 평탄화율이 뛰어나다. 하지만, 다른 평탄화 방식에 비해 생산비용이 높고 생산성이 낮다. 특히, 형성된 층간절연막에 나타나는 단차가 커질 경우, 층간절연막의 표면을 완전하게 평탄화할 때 까지 걸리는 시간이 길다는 단점이 있다. 예를 들어, 층간절연막에 나타나는 단차가 10,000Å정도이면, 이를 제거하기 위해 CMP시간이 평균 200초 정도 걸린다. 이러한 시간은 층간절연막에 나타나는 단차가 커질수록 증가된다. 또한, CMP시간이 증가함에 따라 슬러리 사용이 많아져서 CMP공정의 쿠(COO)가 증가되며, 제거되는 층간절연막의 양도 많아져서 셀내 평탄도(planarity) 및 인 웨이퍼(in-wafer) 균일도(uniformity)가 저하된다.

따라서 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서 습식식각방식을 겸비하고 평탄화 단계를 세분하여 평탄화 시간을 줄일 수 있는 반도체장치의 평탄화방법을 제공함에 있다.

본발명이 이루고자하는 다른 기술적 과제는 상기 평탄화방법에 사용되는 평탄화설비를 제공함에 있다.

도 1 및 도 2는 종래 기술에 의한 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이다.

도 3 내지 도 6은 본 발명의 실시예에 의한 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이다.

도 7은 본 발명의 실시예에 의한 반도체장치의 평탄화 방법에 사용되는 평탄화설비의 개략도이다.

*도면의 주요부분에 대한 부호설명*

40:반도체기판. 42:물질층 패턴.

44:층간절연막. 46:캡핑층.

50:평탄화설비. 52, 52:제1 및 제2 평탄화 장치.

54:습식식각 조(bath).

60, 62, 64, 66:제1 내지 제4 평탄화실.

상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 평탄화 방법은 (a) 반도체 기판상에 물질층 패턴을 형성한다. (b) 상기 물질층 패턴이 형성된 결과물 전면에 층간절연막을 형성한다. (c) 상기 층간절연막 상에 캡핑(capping)층을 형성한다. (d) 상기 층간절연막의 상기 물질층 패턴을 덮고 있는 부분의 계면을 노출시킨다. (e) 상기 층간절연막의 노출된 부분의 두께를 얇게 형성한다. (f) 상기 결과물 전면을 평탄화한다.

본 발명의 실시예에 따르면, 상기 (d)단계에서 상기 캡핑층의 전면을 평탄화하여 상기 층간절연막의 계면을 노출시킨다.

본 발명의 실시예에 따르면, 상기 캡핑층이 상기 층간절연막에 대해 식각선택비가 우수한 물질층으로 형성된다.

본 발명의 실시예에 따르면, 상기 (d) 내지 (f)단계는 습식식각 조가 결합된 평탄화 설비에서 실시된다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 평탄화설비는

평탄화장치와 습식식각 조가 일체화되어 있다.

본 발명의 실시예에 따르면, 상기 평탄화장치는 상기 습식식각 조와 각각 체결되어 있는 제1 및 제2 평탄화장치이다.

본 발명의 실시예에 따르면, 상기 제1 평탄화장치는 웨이퍼 로더와 통해있고 상기 제2 평탄화장치는 웨이퍼 언 로더와 통해있다.

본 발명의 실시예에 따르면, 상기 제1 평탄화장치는 제1 및 제2 평탄화실을 구비하고 있고 상기 제2 평탄화장치는 제3 및 제4 평탄화실을 구비하고 있다.

본 발명은 층간절연막 형성후 나타나는 단차를 제거하기 위해 층간절연막의 단차 형성부의 일부를 노출시키는 제1 평탄화를 실시한 후 노출된 부분을 습식식각하여 단차를 낮춘다. 이어서, 상기 결과물 전면을 제2 평탄화하여 평탄화를 완성한다. 상기 과정은 습식식각 조와 평탄화장치가 결합된 평탄화설비를 이용하여 실시한다. 이와 같이, 층간절연막 형성후 기판 상에 존재하는 단차를 평탄화 중간에 습식식각하여 낮춤으로써 평탄화 시간을 짧게 할 수 있을 뿐만 아니라 평탄화 비용을 절감할 수 있고 오랜 평탄화에 의해 과다한 슬러리의 사용과 제거되는 산화막의 증가에의해 웨이퍼에 가해지는 부담도 줄일 수 있다.

이하, 본 발명의 실시예에 의한 2 스텝(step) CMP(Chemical Mechanical Polishing)를 이용한 반도체장치의 평탄화 방법 및 그에 사용되는 평탄화설비를 첨부된 도면을 참조하여 상세하게 설명한다.

도 3 내지 도 6은 본 발명의 실시예에 의한 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이고,

도 7은 본 발명의 실시예에 의한 반도체장치의 평탄화 방법에 사용되는 평탄화설비의 개략도이다.

먼저, 도 3 내지 도 6을 참조하여 반도체장치의 평탄화 방법을 설명한다.

도 3은 캡핑층(46)을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(40) 상에 물질층 패턴(42)을 형성한다. 상기 물질층 패턴(42)은 게이트 라인이나 비트라인 또는 셀간의 상호연결라인등이 될 수 있다. 상기 물질층 패턴(42)과 상기 반도체기판(40)의 전면에 층간절연막(44)을 형성하고 그 전면에는 캡핑층(46)을 형성한다. 상기 층간절연막(44)은 산화막으로 형성한다. 상기 캡핑(46)층은 습식식각에 대해 상기 층간절연막(44)보다 내 식각성이 우수한 물질을 사용하여 형성한다. 즉, 상기 층간절연막(44)에 대해 고 식각선택비를 갖는 물질을 사용하여 형성한다. 따라서 상기 캡핑층(46)은 상기 층간절연막(44)의 형성두께보다 얇게 형성할 수 있다. 상기 캡핑층(46)을 형성한 후의 결과물 표면을 보면, 상기 물질층 패턴(42)의 단차가 그대로 나타나서 상기 캡핑층(46)과 층간절연막(44)의 상기 물질층 패턴(42)이 형성된 영역과 다른 영역사이에 동일한 단차가 나타난다.

도 4는 1차 평탄화를 실시하여 상기 층간절연막의 단차영역을 노출시키는 단계를 나타낸다. 구체적으로, 도 3의 결과물의 전면을 평탄화하여 상기 캡핑층(46)과 층간절연막(44)에 나타난 단차를 완전히 제거하기에는 상기 층간절연막(44)의 단차가 높아서 상당한 시간이 소요되고 그에 따라 기판에 상당한 무리가 가해질 수 있다. 따라서 제1 단계로서 상기 캡핑층(46)이 형성된 결과물 전면을 상기 층간절연막(44)의 계면이 노출될 때 까지만 평탄화한다. 이 결과 상기 층간절연막(44)의 단차로 인해 돌출된 부분의 상부면을 노출시키는 캡핑층 패턴(46a)이 형성된다. 상기 평탄화공정에는 CMP방식을 이용한다.

도 5는 층간절연막의 일부를 습식식각하는 단계를 나타낸다. 구체적으로, 제2 단계로서, 상기 층간절연막(44)의 돌출된 부분의 상부면을 노출시킨후 평탄화 시간을 줄이기 위해 상기 층간절연막(44)을 습식식각한다. 상기 습식식각에 사용하는 에쳔터로는 상기 캡핑층 패턴(46a)보다는 상기 층간절연막(44)에 대해 식각율이 높은 소오스를 사용한다. 상기 습식식각은 등방적이므로 상기 층간절연막(44)의 노출된 부분은 습식식각의 시작과 함께 측방향과 하방향이 동일한 식각율로 제거된다. 상기 습식식각은 상기 물질층 패턴(42)이 노출되지 않는 범위내에서 상기 물질층 패턴(42) 상에서 상기 층간절연막(44)의 두께가 최대한 얇아질 때 까지 실시한다. 상기 습식식각과정에서 상기 층간절연막(44)의 다른 부분은 내 식각성이 다른 캡핑층 패턴(46a)에 의해 마스킹되므로 습식식각 에쳔터에 의해 식각량을 조절할 수 있다. 즉, 상기 층간절연막(44)의 습식식각은 자기정렬(self align)적으로 이루어진다.

도 6은 평탄화를 완성하는 단계를 나타낸다. 구체적으로, 상기 습식식각을 종료한 후, 제3 단계로서, 다시 상기 결과물 전면을 평탄화한다. 상기 제3 단계의 평탄화에서 캡핑층 패턴(46a)을 완전히 제거한다. 상기 제3 단계에서의 평탄화는 에치 백을 이용할 수도 있지만, 평탄화율을 고려할 때, CMP방식을 이용하는 것이 바람직하다. 도 5를 참조하면, 상기 습식식각 후의 결과물에서 습식식각된 층간절연막 패턴(44a)의 상기 물질층 패턴(42) 상에서의 두께가 얇아져서 상기 물질층 패턴(42)이 형성되지 않은 다른 영역과 단차가 커지 않음을 알 수 있다. 따라서 짧은 시간에 전면이 평평한 층간절연막 패턴(44b)을 형성할 수 있다.

다음에는 상기 제1 내지 제3 단계의 공정이 진행되는 본 발명의 실시예에 의한 평탄화 설비를 설명한다.

도 7을 참조하면, 본 발명의 실시예에 의한 평탄화 설비(50)는 평탄화공정과 습식식각공정을 모두 수용할 수 있는 설비이다. 구체적으로, 제1 및 제2 평탄화장치(52, 56)을 구비하고 있고, 상기 제1 및 제2 평탄화장치(52, 56) 사이에는 습식식각 조(bath)가 구비되어 상기 각 평탄화장치(52, 56)와 결합되어 있다. 상기 제1 평탄화 장치(52)는 상기 평탄화설비(50)의 몸체에 체결되어 있는 웨이퍼 로더(loader)(58)와 통해있어 웨이퍼를 상기 로더(58)로부터 받아들인다. 그리고 상기 제2 평탄화장치(56)는 상기 평탄화설비(50)의 몸체와 체결되어 있는 웨이퍼 언 로더(unloader)(70)와 통해 있어 공정을 마친 웨이퍼들이 적재된다.

상기 제1 평탄화장치(52, 56)에는 제1 및 제2 평탄화실(60, 62)이 구비되어 있고, 상기 제2 평탄화 장치(52)에는 제3 및 제4 평탄화실(64, 66)이 구비되어 있다. 상기 제1 및 제3 평탄화실(60, 64)이 서로 동일하고 상기 제2 및 제4 평탄화실(62, 66)도 서로 동일하다. 상기 습식식각 조(54)의 좌, 우측 바닥에는 각각 식각에 사용되는 에쳔터가 유입되고 유출되는 유입구와 유출구(도시하지 않음)가 구비되어 있다.

이와 같은 평탄화 설비(50)을 이용하여 상기 평탄화과정을 설명하면, 먼저, 상기 웨이퍼 로더(58)에서 상기 제1 평탄화장치(52)로 상기 층간절연막(44)과 캡핑층(46)이 형성되어 있는 반도체기판(40)을 로딩한다. 로딩된 반도체기판(40)은 상기 제1 및 제2 평탄화실(60, 62)을 거치면서 상기 층간절연막(44)의 돌출된 부분의 상부면에 형성된 부분의 캡핑층이 제거되어 상기 층간절연막(44)의 돌출된 부분의 계면을 노출시키는 상기 캡핑층 패턴(46a)이 형성된다. 이후, 상기 웨이퍼는 상기 습식식각 조(54)로 이송되어 상기 층간절연막(44)의 노출된 부분이 습식식각되어 도 5에 도시한 바와 같은 결과물이 얻어진다. 습식식각이 종료된 후, 일련의 세정공정과 건조공정을 거친 후 웨이퍼는 상기 제2 평탄화장치(56)로 이송되어 제3 및 제4 평탄화실(64, 66)을 거치게 된다. 이 결과 도 6에 도시한 바와 같이, 전면이 평탄화된 층간절연막 패턴(44b)이 형성된다.

이상으로, 본 발명에 의한 반도체장치의 평탄화 방법은 제1 단계로서 층간절연막 형성후 나타나는 단차형성부의 일부를 노출시키는 제1 평탄화를 실시한 후, 제2 단계로서 노출된 부분을 습식식각하여 단차를 낮춘다. 이어서, 제3 단계로서 결과물 전면을 제2 평탄화하여 평탄화를 완성한다. 상기 과정은 습식식각 조와 평탄화장치가 결합된 평탄화설비를 이용하여 실시한다. 이와 같이, 층간절연막 형성후 기판 상에 존재하는 단차를 평탄화 중간에 습식식각하여 낮춤으로써 평탄화 시간을 짧게 할 수 있을 뿐만 아니라 평탄화 비용을 절감할 수 있고 오랜 평탄화에 의해 과다한 슬러리의 사용과 제거되는 산화막의 증가에의해 웨이퍼에 가해지는 부담도 줄일 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (11)

1. (a) 반도체 기판상에 물질층 패턴을 형성하는 단계;

   (b) 상기 물질층 패턴이 형성된 결과물 전면에 층간절연막을 형성하는 단계;

   (c) 상기 층간절연막 상에 캡핑(capping)층을 형성하는 단계;

   (d) 상기 층간절연막의 상기 물질층 패턴을 덮고 있는 부분의 계면을 노출시키는 단계;

   (e) 상기 층간절연막의 노출된 부분의 두께를 얇게 형성하는 단계; 및

   (f) 상기 결과물 전면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 평탄화 방법.
2. 제 1 항에 있어서, 상기 (d)단계에서 상기 캡핑층의 전면을 상기 층간절연막의 계면이 노출될 때 까지 평탄화하는 것을 특징으로 하는 반도체장치의 평탄화 방법.
3. 제 2 항에 있어서, 상기 캡핑층의 전면이 CMP방식으로 평탄화되는 것을 특징으로 하는 반도체장치의 평탄화 방법.
4. 제 1 항에 있어서, 상기 결과물의 전면이 CMP방식으로 평탄화되는 것을 특징으로 하는 반도체장치의 평탄화 방법.
5. 제 3 항에 있어서, 상기 캡핑층이 상기 층간절연막에 대해 식각선택비가 우수한 물질층으로 형성되는 것을 특징으로 하는 반도체장치의 평탄화 방법.
6. 제 1 항에 있어서, 상기 층간절연막의 노출된 부분두께는 습식식각에 의해 얇게 형성되는 것을 특징으로 하는 반도체장치의 평탄화 방법.
7. 제 5 항 또는 제 6 항에 있어서, 상기 층간절연막이 산화막인 것을 특징으로 하는 반도체장치의 평탄화 방법.
8. 평탄화장치와 습식식각 조가 일체화 되어 있는 것을 특징으로 하는 평탄화 설비.
9. 제 8 항에 있어서, 상기 평탄화장치는 각각 상기 습식식각 조와 체결되어 있는 제1 및 제2 평탄화 장치로 구성된 것을 특징으로 하는 평탄화 설비.
10. 제 9 항에 있어서, 상기 제1 및 제2 평탄화 장치는 각각 두 개의 평탄화실을 구비하고 있는 것을 특징으로 하는 평탄화설비.
11. 제 10 항에 있어서, 상기 제1 평탄화장치의 평탄화실은 웨이퍼 로더와 통해있고 상기 제2 평탄화장치의 평탄화실은 웨이퍼 언 로더와 통해있는 것을 특징으로 하는 평탄화 설비.