KR100587601B1 - 반도체소자의 평탄화방법 - Google Patents

Abstract

본 발명은 반도체소자의 평탄화방법에 관해 개시한 것으로서, 트랜치의 밀집도에 따라 패턴 소밀 지역과 패턴 고밀 지역으로 정의되는 반도체 기판을 제공하는 단계와, 기판 위에 상기 기판의 일부위를 노출시키는 패드질화막을 형성하는 단계와, 패드질화막을 이용하여 상기 기판을 일부 식각하여 상기 패턴 소밀 지역과 상기 패턴 고밀 지역에 각각의 트랜치를 형성하는 단계와, 결과물 전면에 산화막을 형성하는 단계와, 슬러리를 공급하여 상기 산화막을 1차 평탄화하는 단계와, 슬러리 및 DIW를 공급하여 상기 트랜치를 매립하도록 전체 구조 상부를 2차 평탄화하는 단계를 포함한다.

Description

반도체소자의 평탄화방법{planarization method of semiconductor device}

도 1a 내지 도 1b는 종래 기술에 따른 반도체소자의 평탄화방법을 설명하기 위한 공정단면도.

도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도.

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 평탄화방법을 설명하기 위한 공정단면도.

본 발명은 반도체소자의 평탄화방법에 관한 것으로, 보다 구체적으로는 STI CMP(Shallow Trench Isolation Chemical Mechanical Polishing) 공정을 적용시켜 반도체소자를 평탄화하는 방법에 관한 것이다.

현재, 반도체 제조 공정에서 미세 패턴을 형성하기 위한 방법에 관심이 집중됨에 따라, 칩과 웨이퍼 표면 영역의 요철에 대한 광역 평탄화 기술의 중요성이 대두되기 시작하였다.

상기의 광역 평탄화 기술에 하나인 CMP 공정은 반도체 소자를 제조할 때 사용하는 리소그래피(lithography)를 원활하게 하기 위해 도입된 공정의 일종으로서, 1980년 말 미국의 IBM 사에서 화학적 제거 가공과 기계적 연마 방식을 혼합하여 개발하였다.

상기 CMP 공정은 반도체 소자가 점점 미세화, 고밀도화 및 다층 구조를 갖게 됨에 따라 웨이퍼의 연마 속도와 슬러리에 포함되는 화학물질을 조절하여 특정 부위 만을 제거함으로서, 기존의 전면 식각 공정으로는 이룰 수 없었던 평탄화를 가져오는 기술이다.

보다 상세하게는, CMP용 슬러리 중의 가공물과 반응성이 좋은 화학 물질을 이용하여 화학적으로 제거하고자 하는 물질을 제거하면서, 동시에 초미립 연마제가 웨이퍼 표면을 기계적으로 제거 가공하는 것으로, 웨이퍼 전면과 회전하는 탄성 패드 사이에 액상의 슬러리를 투입하는 방법으로 연마한다.

상기 CMP 공정은 현재 메모리 반도체 64M 이상 및 비메모리 반도체 250MHz 이상에서 고밀도, 고집적화를 위한 필수적인 요소이다.

특히, STI CMP(Shallow Trench Isolation Chemical Mechanical Polishing)는 반도체 소자 제조 공정 중 가장 처음에 행해지는 소자 분리 기술이므로 다른 층에 사용되는 CMP 평탄화 기술 보다 더 높은 연마 균일도와 평탄도를 요구한다. 연마 균일도가 높을수록 필드 산화막의 두께가 균일하여 소자의 트랜지스터 특성 또한 위치에 상관없이 균일하게 되기 때문이다.

현재 일반적으로는 사용하는 STI CMP용 슬러리는 산화막 CMP용 슬러리로서, 질화막에 비하여 산화막이 2배 이상 빠르게 연마되는 특성이 있으므로, 질화막을 연마 방지막 (stopping layer)으로 사용하여 산화막을 씨엠피함으로서 전체 구조를 평탄화시킨다.

이하에서는 STI CMP 공정을 예로 하여 종래 기술에 따른 평탄화방법을 설명하기로 한다.

도 1a 내지 도 1b는 종래 기술에 따른 반도체소자의 평탄화방법을 설명하기 위한 공정단면도이다.

종래 기술에 따른 반도체소자의 평탄화방법은, 도 1a를 참조하면, 반도체 기판(10) 상에 소정의 격리영역을 노출시키도록 패드 산화막(11) 및 패드 질화막(12)을 형성한 후, 이를 마스크로 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(10) 내에 각각의 트랜치(t1)를 형성한다. 여기서, 상기 반도체 기판(10)에는 소정 소자의 전기적인 고립을 위해 다수의 트랜치(t1)가 형성되는데, 상기 트랜치(t1)의 밀집도에 따라 반도체 기판(10)은 패턴 고밀 지역과 패턴 소밀 지역으로 정의된다. 상기 패턴 고밀 지역(도면의 왼쪽 부분)은 인접한 트랜치 간의 간격이 좁아 소정 범위 내에서 다수의 트랜치가 고 밀집된 지역을 나타내고, 패턴 소밀 지역(도면의 오른쪽 부분)은 인접한 트랜치 간의 간격이 넓어 소정 범위 내에서 다수의 트랜치가 소 밀집된 지역을 나타낸다 .

이어서, 상기 트랜치(t1)를 포함한 전체 구조 상부에 HDP(High Density Plasma) 산화막(14)을 증착한다. 이때, HDP 산화막(14) 표면에는 트랜치가 형성된 부분과 패드질화막이 형성된 부분 사이에 단차가 발생된다.

그런 다음, 도 1b를 참조하면, 상기 패드질화막(12)을 식각 베리어층으로 이용하여 HDP산화막에 CMP 공정을 실시하여 전체 구조 상부를 평탄화함으로서, 소자 분리막(15)을 형성한다.

도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도이다.

이때, 상기 STI CMP공정에 이용되는 슬러리 중 자동-평탄화 슬러리(self-planarization slurry)는 단차가 제거되는 시점까지는 높은 연마속도를 유지하다가 단차가 제거된 후에는 연마 속도가 떨어지게 된다. 이는 슬러리에 첨가된 계면활성제(surfactant)가 연마막인 HDP산화막과 일정한 힘으로 결합되어 있어 상기 결합력 이상에서는 높은 연마율을 나타내고 결합력 이하에서는 낮은 연마율을 나타내기 때문이다. 따라서, 단차가 존재할 시에는 패턴에 가해지는 힘이 결합력 이상이 되어 높은 연마율을 나타내고, 도 2에 도시된 바와 같이, 단차가 제거된 후에는 결합력 이하의 힘이 가해져서 연마가 되질 않는다.

현재 0.25㎛이하 STI CMP에서 트랜치(t1) 갭필용으로 사용되고 있는 HDP산화막의 경우, 트랜치 스페이스(space)(패턴 고밀 지역과 패턴 저밀 지역)에 따른 HDP산화막 두께 편차와 단차가 제거된 후 패드 질화막 위의 HDP산화막이 완전히 제거될 때까지 연마하는 시간이 지연되는 문제점이 있었다.

따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 STI CMP공정 시 공정마진을 확보하고 연마시간을 줄일 수 있는 반도체소자의 평탄화방법을 제공하려는 것이다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 평탄화방법은 트랜치의 밀집도에 따라 패턴 소밀 지역과 패턴 고밀 지역으로 정의되는 반도체 기판을 제공하는 단계와, 상기 반도체기판 상에 패터닝되어 형성되어 상기 반도체기판을 노출시키는 패드질화막을 형성하는 단계와, 상기 패드질화막을 이용하여 상기 반도체기판의 노출된 부분을 식각하여 상기 패턴 소밀 지역과 상기 패턴 고밀 지역에 각각의 트랜치를 형성하는 단계와, 상기 반도체기판 상에 상기 각각의 트렌치를 채우도록 산화막을 형성하는 단계와, 상기 산화막의 상기 트렌치에 의해 단차가 발생되어 돌출된 부분만 식각하는 자동-평탄화 기능을 갖는 슬러리를 공급하면서 표면이 낮은 부분이 연마되기 시작하는 시점까지 표면이 평탄해지도록 상기 산화막을 1차 평탄화하는 단계와, 상기 평탄화된 산화막을 상기 패드 질화막이 노출되도록 슬러리 및 DIW를 공급하면서 2차 평탄화하는 단계를 포함한다.

삭제

상기 2차 평탄화 공정에서, 상기 DIW가 첨가된 슬러리를 이용하여 상기 산화막:패드질화막을 20:1 비율로 씨엠피하는 것이 바람직하며, 예를들면, 산화막을 2000Å/min로, 상기 패드질화막을 80Å/min으로 씨엠피한다. 이때, 상기 2차 평탄화 공정은 30초에서 1분동안 진행하는 것이 바람직하다.

상기 2차 평탄화 공정에서, 상기 슬러리와 상기 DIW는 각각 다른 공급라인을 통해 공급하는 것이 바람직하며, 상기 DIW는 50∼200㎖/min으로 공급한다.

(실시예)

이하, 도면을 첨부된 참고로 하여 본 발명에 따른 반도체소자의 평탄화방법을 설명하기로 한다.

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 평탄화방법을 설명하기 위 한 공정단면도이다.

본 발명에 따른 반도체소자의 평탄화방법은, 도 3a를 참조하면, 반도체 기판(20) 상에 소정의 격리영역을 노출시키도록 패드 산화막(21) 및 패드 질화막(22)을 형성한 후, 이를 마스크로 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(20) 내에 각각의 트랜치(t2)를 형성한다. 여기서, 상기 반도체 기판(20)에는 소정 소자의 전기적인 고립을 위해 다수의 트랜치(t2)가 형성되는데, 상기 트랜치(t2)의 밀집도에 따라 반도체 기판(20)은 패턴 고밀 지역과 패턴 소밀 지역으로 정의된다. 상기 패턴 고밀 지역(도면의 왼쪽 부분)은 인접한 트랜치 간의 간격이 좁아 소정 범위 내에서 다수의 트랜치가 고 밀집된 지역을 나타내고, 패턴 소밀 지역(도면의 오른쪽 부분)은 인접한 트랜치 간의 간격이 넓어 소정 범위 내에서 다수의 트랜치가 소 밀집된 지역을 나타낸다 .

이어서, 상기 트랜치(t2)를 포함한 전체 구조 상부에 HDP 산화막(24)을 증착한다. 이때, HDP 산화막(24) 표면에는 트랜치가 형성된 부분과 패드질화막이 형성된 부분 사이에 단차가 발생된다.

그런 다음, 도 3b를 참조하면, HDP산화막(24)을 단차가 발생되어 돌출된 부분만 표면이 낮은 부분이 연마되기 시작할 때 까지 CMP 공정을 실시함으로서 1차 평탄화한다. 상기에서 1차 평탄화 공정에서는 자동-평탄화 기능이 있는 세리아(ceria) 슬러리 등의 슬러리를 사용하여 HDP산화막(24)의 단차가 제거되어 낮은 부분이 연마되기 시작하는 시점까지 높은 연마속도로 HDP산화막(24)을 CMP한다.

이후, 도 3c를 참조하면, 슬러리 및 DIW(DeIonized Water)를 공급하면서 상기 트랜치(t2)를 매립하도록 패드 질화막(22)을 식각 베리어층으로 이용하여 이 패드 질화막(22)이 노출되도록 1차 평탄화된 HDP산화막(24)을 CMP 공정을 실시하여 2차 평탄화함으로서, 소자 분리막(25)을 형성한다. 상기 2차 평탄화 공정에서, 상기 DIW 및 슬러리를 이용하여 상기 HDP산화막:패드질화막을 20:1 비율로 CMP함으로서, HDP산화막의 연마율은 증가시키고 패드 질화막의 연마율은 감소시킨다. 예를들면, 산화막을 2000Å/min로, 상기 패드질화막을 80Å/min으로 CMP한다.

이때, 상기 2차 평탄화 공정은 30초 내지 1분 동안 진행한다.

또한, 상기 2차 평탄화 공정에서, 상기 슬러리와 상기 DIW는 각각 다른 공급라인을 통해 공급하며, 상기 DIW는 50∼200㎖/min으로 공급한다.

한편, 본 발명에서는 2차 평탄화 공정 시, 슬러리 공급없이 DIW만을 공급하면서 CMP 공정을 실시할 수도 있다.
이 후에 패드 산화막(21) 및 패드 질화막(22)을 제거하여 반도체 기판(20)을 노출시킨다.

본 발명에 따르면, STI CMP에서 사용되는 슬러리 중에서 자동-평탄화 기능이 있는 슬러리를 사용할 경우, 첫번째 단계에서는 상기 슬러리만을 공급하고, 두번째 단계에서 슬러리에 DIW를 첨가하여 이를 공급함으로써, HDP산화막의 연마율은 증가시키고 패드질화막의 연마율은 감소시켜 고선택비의 슬러리 특성을 나타낸다. 이로써, 연마 공정 마진을 확보하고 연마시간을 단축시킬 수 있다.

이상에서와 같이, 본 발명은 STI CMP 공정에서, 첫번째 단계에서 자동-평탄화 가능이 있는 슬러리만을 사용하여 HDP산화막의 평탄화 특성을 극대화시키고, 두번째 단계에서 슬러리에 DIW를 첨가하여 HDP산화막의 연마율은 높이고 패드 질화막 의 연마율은 낮춰 고선택비의 슬러리 특성으로 CMP함으로써, 기존의 방법에 비해 공정 마진을 확보할 뿐만 아니라 연마 시간을 줄일 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

1. 트랜치의 밀집도에 따라 패턴 소밀 지역과 패턴 고밀 지역으로 정의되는 반도체 기판을 제공하는 단계와,

   상기 반도체기판 상에 패터닝되어 형성되어 상기 반도체기판을 노출시키는 패드질화막을 형성하는 단계와,

   상기 패드질화막을 이용하여 상기 반도체기판의 노출된 부분을 식각하여 상기 패턴 소밀 지역과 상기 패턴 고밀 지역에 각각의 트랜치를 형성하는 단계와,

   상기 반도체기판 상에 상기 각각의 트렌치를 채우도록 산화막을 형성하는 단계와,

   상기 산화막의 상기 트렌치에 의해 단차가 발생되어 돌출된 부분만 식각하는 자동-평탄화 기능을 갖는 슬러리를 공급하면서 표면이 낮은 부분이 연마되기 시작하는 시점까지 표면이 평탄해지도록 상기 산화막을 1차 평탄화하는 단계와,

   상기 평탄화된 산화막을 상기 패드 질화막이 노출되도록 슬러리 및 DIW를 공급하면서 2차 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 평탄화방법.
2. 삭제
3. 삭제
4. 제 1항에 있어서, 상기 2차 평탄화 공정에서, 상기 DIW가 첨가된 슬러리를 이용하여 상기 산화막:패드질화막을 20:1 비율로 씨엠피하는 것을 특징으로 하는 반도체소자의 평탄화방법.
5. 제 1항에 있어서, 상기 2차 평탄화 공정에서, 상기 DIW가 첨가된 슬러리를 이용하여 상기 산화막을 2000Å/min로, 상기 패드질화막을 80Å/min으로 씨엠피하는 것을 특징으로 하는 반도체소자의 평탄화방법.
6. 제 1항에 있어서, 상기 2차 평탄화 공정은 30초 내지 1분 동안 진행하는 것을 특징으로 하는 반도체소자의 평탄화방법.
7. 제 1항에 있어서, 상기 2차 평탄화 공정에서, 상기 슬러리와 상기 DIW는 각각 다른 공급라인을 통해 공급하는 것을 특징으로 하는 반도체소자의 평탄화방법.
8. 제 7항에 있어서, 상기 DIW는 50∼200㎖/min으로 공급하는 것을 특징으로 하는 반도체소자의 평탄화방법.

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