KR100583508B1 - 집적 회로 웨이퍼 평탄화 방법 - Google Patents

집적 회로 웨이퍼 평탄화 방법 Download PDF

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Abstract

트렌치 캐패시터를 갖는 DRAM 어레이를 포함하는 집적 회로에 대한 CMP는 산화물로 트렌치를 충진하여, 산화물 구조물들의 어레이는 그를 둘러싸는 지지부 구조물의 구조물 밀도에 비해서 구조물 밀도가 높으며 이로써 보다 높은 로딩(a higher loading)을 갖는다. 컨포멀층(a conformal layer)을 웨이퍼 위에 증착하여, 어레이에서의 로딩을 증가시키고 활성 구역 간의 공간을 충진한다. 블랭킷 에칭으로 어레이 구역과 지지부 구역의 물질을 제거한다. 블록 에칭으로 인해서 어레이 구역의 물질의 양과 지지부 구역의 물질의 양이 균형을 이룬다. 어레이 구역에서의 추가적인 산화물 증착은 구조물들 간의 공간을 충진하여 거의 균일한 구조물 밀도를 갖게 한다.

Description

집적 회로 웨이퍼 평탄화 방법{TEOS ASSISTED OXIDE CMP PROCESS}
도 1 내지 도 5는 본 발명의 프로세스의 여러 단계에서의 DRAM 어레이의 일부분 및 지지 회로(support circuitry)의 일부분의 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 20 : 패드 질화물
50 : HDP 산화물 130 : TEOS 산화물
본 발명은 CMP(화학 기계적 폴리싱)를 사용하여 집적 회로(IC)를 평탄화하는 방법에 관한 것이며, 특히 구조물의 밀도가 크게 상이한 두 개의 구역을 갖는 IC를 평탄화하는 방법에 관한 것이다.
CMP 작업으로 인해서 리소그래피 시에 필드의 깊이가 감소되고 에칭 시에 허용 오차가 감소되는 등의 여러 가지 이유 때문에 CMP는 현대의 집적 회로 프로세스에서 인기있는 기술이 되고 있다. 그러나, 본 기술 분야의 당업자는 CMP에서 자주 발생하는 문제점, 즉 폴리싱 표면이 균일하지 않다는 문제점을 인식할 것이다.
폴리싱 레이트는 단위 면적 당 제거될 물질의 양인 로딩(loading)에 의존한다. 총 면적 중 오직 작은 부분의 면적 상에서만 돌출되어 있는 폴리싱될 영역을 갖는 저밀도 구역(a sparsely populated area)보다는 돌출부가 많은 고밀도 구역(a solid area)이 보다 느리게 폴리싱될 것이다. 여기서 문제는 이 저밀도 구역이 과잉 폴리싱될 수 있으며 이로써 이 구역에서 그 아래의 층도 제거되어 손상을 입을 수 있다는 것이다.
본 기술 분야에서 사용되고 있는 방법은 보다 높은 로딩을 갖는 구역에 대해서는 블록 에칭(block etch)을 사용하는 것이다. 그러나, 이 보다 높은 로딩을 갖는 구역의 토포그래피(topography)가 블록 에칭에 의해 그 구역에서 폴리싱될 층 아래의 구조물에 손상을 가할 수도 있도록 형성된 경우에는 위의 방법은 사용될 수 없다.
이러한 문제는 층이 보다 얇고 허용 오차가 보다 작을 때 더 심각해진다.
본 발명은 CMP를 위한 소재를 준비하고 CMP를 수행하는 방법에 관한 것인데, 이 CMP 프로세스에서는 다른 구역보다 높은 로딩을 갖는 소형 피처들의 고밀도 어레이가 이 어레이 위에 증착되어 이후에 에칭되는 더미 층(a dummy layer)을 가진다.
본 발명의 특징은 구조물의 높이보다 작은 두께를 갖는 고밀도로 로딩된 구역 상에는 컨포멀층(a conformal layer)을 증착하는 것이다.
본 발명의 특징은 고밀도로 로딩된 구역 및 저밀도로 로딩된 구역인 이 두 구역 상에 평탄화 층을 블랭킷 층작(blanket deposition)하는 것이다.
본 발명의 다른 특징은 보다 고밀도로 된 보다 얇은 층을 블록 에칭하여 이 구역의 두께를 줄이는 것이다.
도 1은 준비 단계에서 형성된 패드 산화물 및 패드 질화물(20)을 갖는 기판(10)에 형성된 집적 회로의 두 개의 부분, 즉 우측 상의 DARM 어레이와 좌측 상의 지지 구역에서의 로직 디바이스의 일부를 도시한다. DRAM 어레이는 고밀도이며(즉, 그 칩 상의 통상적인 구역보다 단위 면적 당 더 많은 수의 피처를 가짐), {110}으로 표시된 폭을 갖는 활성 구역과 {115}로 표시된 캐패시터의 트렌치를 갖는다.
지지 구역은 {117}으로 표시된 분리 트랜치 (및 열적 산화물 라이너(118)) 및 {112}로 표시된 폭을 갖는 통상적인 활성 구역을 갖는다. 크기(112,117)는 우측 구조물의 대응하는 부분(115,110)보다 크다. 어레이 내의 분리 트렌치 및 지지부 내의 분리 트렌치는 동시에 에칭되기 때문에 동일한 깊이를 가지며 이후에 HDP(고밀도 플라즈마) 산화물(50)로 충진된다. 이 두 트렌치는 다른 차단 마스크로 개별적으로 에칭될 수 있기 때문에 두 트렌치의 깊이는 서로 다를 수도 있다. 어레이에서, 활성 구역의 상부 상에서 형성된 산화물의 양은 질화물(20)의 상부로부터 공칭 500nm 크기(거리 122-1)이다. 지지부에서의 활성 구역은 어레이의 경우보다 폭도 넓고 더 멀리 떨어져 있기 때문에 이 구역에서 산화물은 질화물(20)의 상부로부터 950nm(거리 126-1)의 보다 높은 여분의 층을 형성하며 분리 트렌치(117)는 질화물(20)의 상부로부터 길이 175nm(124-1)의 층을 형성한다. 어레이의 활성 구역 상에서 "모자(hat)" 모양이 형성되며 이 모자 모양의 높이가 지지부 구역에서의 대응하는 높이보다 낮은 높이를 갖는 것은 지지부에 비해서 어레이 구역에서 활성 구역의 폭이 보다 좁기 때문이다.
본 발명이 다룰 문제점은, DRAM 활성 구역 위의 피크가 로직 활성 구역 위의 피크보다 작지만 지지부 구역에서의 폴리싱 프로세스가 패드 질화물에 도달할 때에 어레이 구역에서는 여전히 산화물이 남아 있을 정도로 그의 로딩(loading)이 충분하게 크다는 점이다. 잔여하는 산화물을 제거하기 위해서 폴리싱을 더 수행하게 되면 지지 구역이 과잉 폴리싱되어 이 구역의 분리 구역에서는 산화물이 디싱되고(dishing) 활성 구역에서는 패드 질화물이 제거되게 된다. 이 경우에 어레이 구역에 블록 에칭을 사용할 수 없는데, 그 이유는 그러한 블록 에칭은 어레이 구역에서 높은 지점을 낮추는 과정에서 낮은 지점의 물질을 너무 많이 제거해버리기 때문이다.
이에 대한 해결법은 도 2에서 도시된 바와 같이 어레이 구역에서 산화물의 양을 증가시키는 것이다. 저압에서 형성된 TEOS(LPTEOS) 산화물(130)을 통상적으로 컨포멀 증착하면(실례에서 컨포멀 두께는 200 nm임), 어레이 구역에서의 좁은 공간이 충진되고 로직 구역에서는 컨포멀 코팅부가 생성된다. 이 산화물 층의 두께는 구조물 간의 공간이 충진되고 구조물의 상부 위에서 새로운 물질 층이 연속되도록 정해진다. 새로운 층에 대해서 두께(122-2)는 700nm이며 두께(124-2)는 375nm이고 두께(162-2)는 1150nm이다. TEOS 충진재가 갖는 컨포멀 특성으로 인해서 이 단계에서 CMP를 수행하지 않고도 그 자체로 어레이는 평탄화되는 경향이 있다. 좌측 도면(도 2a)에서 도시된 바와 같이, 지지 구역에서의 구조물의 형상은 이러한 증착에 의해서 거의 변하지 않는다. 따라서, 이러한 증착은 이 구역들의 상대적 평탄도를 변경시킨다. 어레이 구역은 보다 크게 평탄하게 되나 지지부의 모양은 변하지 않는다. 어레이 구역은 이후의 에칭 동안 이 구역이 너무 깊게 에칭되지 않도록 하기 위해 연속적인 산화물 막으로 어느 정도로 피복되어야 한다.
도 3은 선택적인 제 2 HDP 산화물 증착의 결과를 도시한다. 이 HDP 증착은 제 1 HDP 산화물 증착과 LPTEOS 증착의 비균일성을 조절하기 위해서 수행되는데, 만일에 제 1 HDP 산화물 증착과 LPTEOS 증착의 균일성이 충분하게 양호하다면 이 증착 단계는 필요없다. 이로써, 이 층은 항상 필요한 것이 아니며 어레이와 지지부 간의 산화물의 양을 균형있게 조절하는 데 사용된다. 이 층으로 인해서 두께(122-3)는 800nm, 두께(124-3)는 475nm, 두께(126-3)는 1250nm가 된다.
웨이퍼 전체에 걸쳐 두께가 증가된 후에, 이 웨이퍼에 대해 블랭킷 에칭을 수행하여 웨이퍼 전체에 걸쳐 두께 400 nm을 제거한다. 도 4에 도시한 바와 같이, 어레이 산화물은 500 nm의 초기 높이로 감소되면서 이제는 HDP 산화물과 TEOS 산화물로 형성된 균일한 두께를 갖는 복합층이 되고, 두께(124-4)는 175nm, 두께(126-4)는 950nm가 된다. 이들 단계로 인해서, (다음의 제 2 에칭 후에) a) 전체 산화물 로딩이 감소되었으며 이로써 CMP에 의해서 제거될 산화물의 양이 감소되며, b) 균일한 CMP 프로세스를 성취하기 위해서 필요한 어레이와 지지부 간의 산화물 로딩 비율이 제공되었다. 두께가 이전의 HDP 피크보다 크거나 작더라도 문제가 되지 않는다.
CMP 단계 이전의 최종 준비 단계로서, 이전의 블랭킷 에칭과 동일한 화학 반응에 의해서 제 2 에칭이 수행된다. 이 에칭은 블록 에칭이다. 차단 마스크는 오직 어레이만을 노출시키며 이후에 이 어레이는 400nm 만큼 에칭된다. CMP 단계 이전의 두께는 이제 두께(122-5)가 100nm, 두께(124-5)가 175 nm, 두께(126-5)가 950nm가 된다.
실험적으로 입증된 바와 같이, 이러한 프로세스로 인해서 잔여부를 남기거나 과잉 에칭되지 않고 지지부 및 어레이가 패드 질화물까지 아래로 폴리싱될 수 있다.
본 기술 분야의 당업자는 지지부 디바이스의 밀도 및 활성 구역의 크기에서의 편차를 허용하기 위해서 증착 및 에칭 시에 두께에 대한 세밀한 조절이 필요하다는 것을 이해할 것이다. 소정의 어레이 크기에 있어서, 이 어레이 외부의 로딩은 제조 중인 칩에 따라서 변할 것이다. 여기서 주어진 파라미터는 지지부에서 175nm의 공칭 설정치(a nominal groundrule)와 평균 밀도에 대해서 주어진 것이다. 전체 평탄화 프로세스는 최소 설정치와 무관하지만, 그 수치는 지지부와 어레이의 상대적 로딩에 의존할 것이다. 그래서, 어레이가 설정치에 의해서 허용될 수 있는 최대 밀도를 갖고 지지부는 그 특정 회로에 의존하는 밀도를 가지면 위의 상대적 로딩은 그라운드룰에 의존할 것이다.
본 발명에 따라서 웨이퍼가 준비된 후에, DRAM 셀이 어레이 구역에서 형성되며, CMOS 트랜지스터가 어레이 외부에 형성되고, 다양한 디바이스들이 접속되어 집적 회로를 형성한다. 이러한 프로세스는 회로 완성 프로세스로 지칭된다.
요약하자면, 일련의 단계는 다음과 같다. 패드 산화물, 패드 질화물, 웰(wells), 예비적 주입부를 갖는 웨이퍼를 준비한다. 이어서, 어레이에서 그리고 지지부에서 활성 구역을 각각 규정한다. 이어서, 분리 트렌치(IT) 에칭이 수행된다. 그리고, IT 라이너 산화가 수행된다. 이어서, IT를 HDP로 충진한다. 이어서, LPCVD TEOS 증착을 수행한다. 이어서, 선택적으로 HDP 증착을 수행한다. 다음에, 블랭킷 에칭을 수행한다. 이어서, 어레이 외부에 차단 마스크를 형성한다. 이후에, 어레이를 에치백한다. 다음에, 산화물을 CMP한다. 마지막으로, 회로를 완성한다.
LPTEOS와 HDP를 거의 동일한 에칭 레이트로 에칭하는 에칭 단계가 필요한데, 이를 위해서 습식 에치백이 사용되는 경우에는 LPTEOS는 HDP의 밀도 레벨과 동일하게 되도록 고밀도화되어야 한다. 그러나, RIE 에치백을 사용한 경우, LPTEOS와 HDP를 1:1 레이트로 에치백하기 위해서 어떤 고밀도화도 필요하지 않다. 에칭 화학 반응은 통상적인 플루오르 기반 화학 반응이다.
본 기술 분야의 당업자는 본 발명이 산화물 웨이퍼 이외에 벌크 실리콘 웨이퍼, SiGe 웨이퍼, 실리콘 온 절연체(SOI) 웨이퍼, GaAs와 같은 다른 반도체 웨이퍼 및 다른 물질에 대해서 사용될 수 있음을 이해할 것이다. 또한, 본 발명은 DRAM 셀 또는 메모리 어레이로만 한정되는 것이 아니라 상이한 로딩을 갖는 상이한 밀도의 구조물을 갖는 두 개의 구역이 존재하는 경우에는 언제나 사용될 수 있다. 블랭킷 컨포멀 충진은 저밀도 구역의 평탄도에 크게 영향을 주지 않으면서 고밀도 구역을 (적어도 부분적으로) 평탄화한다. 저밀도 구역에서의 산화물 로딩은 증가되지만, 그 후 제 1 RIE 에치백에 의해서 다시 감소된다.
두 구역이 거의 동평면이면, 이후의 CMP 프로세스는 균일한 결과물을 생성하도록 로딩 균형을 위한 프로세스가 수행되어 보다 높은 로딩을 갖는 구역으로부터 물질을 제거한다.
본 발명은 하나의 바람직한 실시예에 따라서 기술되었지만, 본 발명은 다음의 청구 범위의 사상 및 범위 내에서 다양한 버전으로 구현될 수 있다.
본 발명을 통해서 상이한 로딩을 갖는 상이한 밀도의 구조물을 갖는 두 개의 구역에 대해서 CMP 프로세스를 수행할 때 균일하게 평탄화된 최종 구조물을 획득할 수 있다.

Claims (19)

  1. 상이한 구조물 밀도를 갖는 적어도 두 개의 구역을 포함하는 집적 회로 웨이퍼를 평탄화하는 방법으로서,
    고밀도의 제 1 구역과 저밀도의 제 2 구역인, 상이한 밀도로 구성된 상기 웨이퍼의 두 개의 구역 내에 트렌치를 에칭하는 단계와,
    상기 두 구역 내의 트렌치를 충진 물질로 충진하는 단계 ━ 상기 단계에 의해서 상기 제 1 구역은 상기 웨이퍼 위로 제 1 높이를 갖는 구조물들을 가지며 제 1 구조물 밀도를 가지며, 상기 제 2 구역은 상기 웨이퍼 위로 상기 제 1 높이보다 높은 제 2 높이를 갖는 구조물들을 가지며 상기 제 1 구조물 밀도보다 낮은 제 2 구조물 밀도를 가짐 ━ 와,
    상기 웨이퍼 상에 블랭킷 컨포멀막(a blanket conformal flim)을 증착하여 상기 제 1 구역을 충진하고 평탄화하는 단계와,
    상기 웨이퍼 상에서 블랭킷 에칭을 수행하는 단계와,
    상기 제 2 구역을 보호하면서 상기 제 1 구역 상에서 블록 에칭을 수행하는 단계와,
    상기 웨이퍼 상에 CMP를 수행하는 단계를 포함하는
    집적 회로 웨이퍼 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 제 1 구역은 트렌치들과 상기 트렌치들 간의 활성 구역을 포함하는 메모리 셀의 어레이인
    집적 회로 웨이퍼 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 블랭킷 컨포멀막은 상기 제 1 높이보다 실질적으로 얇은 컨포멀막 두께를 갖는
    집적 회로 웨이퍼 평탄화 방법.
  4. 제 3 항에 있어서,
    상기 컨포멀막의 두께는 상기 제 1 구역 내의 상기 구조물들 간의 공간이 충진되고 상기 구조물 위에 상기 컨포멀막의 연속적인 층이 존재하도록 결정되는
    집적 회로 웨이퍼 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 블랭킷 에칭 단계는 상기 제 1 구역에서 상기 컨포멀막을 상기 제 1 높이까지 제거하는
    집적 회로 웨이퍼 평탄화 방법.
  6. 제 4 항에 있어서,
    상기 블랭킷 에칭 단계는 상기 제 1 구역에서 상기 컨포멀막을 상기 제 1 높이까지 제거하는
    집적 회로 웨이퍼 평탄화 방법.
  7. 제 1 항에 있어서,
    상기 컨포멀막을 증착하는 단계 이후에 블랭킷 증착을 수행하는 단계를 더 포함하는
    집적 회로 웨이퍼 평탄화 방법.
  8. 제 4 항에 있어서,
    상기 컨포멀막을 증착하는 단계 이후에 블랭킷 증착을 수행하는 단계를 더 포함하는
    집적 회로 웨이퍼 평탄화 방법.
  9. 제 6 항에 있어서,
    상기 컨포멀막을 증착하는 단계 이후에 블랭킷 증착을 수행하는 단계를 더 포함하는
    집적 회로 웨이퍼 평탄화 방법.
  10. 제 1 항에 있어서,
    상기 블록 에칭은 상기 제 1 구역에서의 물질을 상기 제 2 구역에서의 상기 물질 두께 아래의 높이까지 제거하는
    집적 회로 웨이퍼 평탄화 방법.
  11. 제 4 항에 있어서,
    상기 블록 에칭은 상기 제 1 구역에서의 물질을 상기 제 2 구역에서의 상기 물질 두께 아래의 높이까지 제거하는
    집적 회로 웨이퍼 평탄화 방법.
  12. 제 2 항에 있어서,
    상기 블랭킷 컨포멀막은 상기 제 1 높이보다 실질적으로 얇은 컨포멀막 두께를 갖는
    집적 회로 웨이퍼 평탄화 방법.
  13. 제 12 항에 있어서,
    상기 컨포멀막의 두께는 상기 제 1 구역 내의 상기 구조물들 간의 공간이 충진되고 상기 구조물 위에 상기 컨포멀막의 연속적인 층이 존재하도록 결정되는
    집적 회로 웨이퍼 평탄화 방법.
  14. 제 13 항에 있어서,
    상기 블랭킷 에칭 단계는 상기 제 1 구역에서 상기 컨포멀막을 상기 제 1 높이까지 제거하는
    집적 회로 웨이퍼 평탄화 방법.
  15. 제 14 항에 있어서,
    상기 컨포멀막을 증착하는 단계 이후에 블랭킷 증착을 수행하는 단계를 더 포함하는
    집적 회로 웨이퍼 평탄화 방법.
  16. 상이한 구조물 밀도를 갖는 적어도 두 개의 구역을 포함하는 집적 회로 웨이퍼를 평탄화하는 방법으로서,
    상기 적어도 두 개의 구역은 상기 웨이퍼 표면 위로 제 1 높이를 갖는 구조물들을 가지며 제 1 구조물 밀도를 갖는 제 1 구역과, 상기 웨이퍼 표면 위로 상기 제 1 높이보다 높은 제 2 높이를 갖는 구조물들을 가지며 상기 제 1 구조물 밀도보다 낮은 제 2 구조물 밀도를 갖는 제 2 구역을 포함하며,
    상기 방법은,
    상기 웨이퍼 상에 블랭킷 컨포멀막을 증착하여 상기 제 1 구역을 충진하고 평탄화하는 단계와,
    상기 웨이퍼 상에서 블랭킷 에칭을 수행하는 단계와,
    상기 제 2 구역을 보호하면서 상기 제 1 구역 상에서 블록 에칭을 수행하는 단계를 포함하는
    집적 회로 웨이퍼 평탄화 방법.
  17. 제 1 항 또는 제 16 항에 있어서,
    상기 컨포멀막의 두께는 상기 제 1 구역 내의 상기 구조물들 간의 공간이 충진되고 상기 구조물 위에 상기 컨포멀막의 연속적인 층이 존재하도록 결정되는
    집적 회로 웨이퍼 평탄화 방법.
  18. 제 17 항에 있어서,
    상기 컨포멀막을 증착하는 단계 이후에 블랭킷 증착을 수행하는 단계를 더 포함하는
    집적 회로 웨이퍼 평탄화 방법.
  19. 제 18 항에 있어서,
    상기 블랭킷 컨포멀막은 상기 제 1 높이보다 실질적으로 얇은 컨포멀막 두께를 갖는
    집적 회로 웨이퍼 평탄화 방법.
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