DE10354717B4 - TEOS-unterstütztes Oxid-CMP-Verfahren - Google Patents

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Abstract

Verfahren zum Planarisieren einer Halbleiterscheibe (10) in einer integrierten Schaltung, wobei die Halbleiterscheibe (10) mindestens zwei Bereiche mit unterschiedlichen Strukturdichten umfasst, wobei ein erster Bereich eine Strukturenkonzentration mit einer ersten Höhe (122-1) oberhalb der Oberfläche der Halbleiterscheibe (10) und eine erste Dichte aufweist, und wobei ein zweiter Bereich eine Strukturenkonzentration mit einer zweiten Höhe (126-1) oberhalb der Oberfläche der Halbleiterscheibe (10), die höher als die erste Höhe (122-1) ist, sowie eine zweite Dichte, die geringer als die erste Dichte ist, aufweist, und wobei das Verfahren die folgenden Schritte umfasst:
Aufbringen einer dünnen Deckschicht (130) auf der Halbleiterscheibe (10), wobei die dünne Deckschicht (130) eine minimale Schichtdicke aufweist, die geringer als die erste Höhe (122-1) ist, und wobei der erste Bereich aufgefüllt und planarisiert wird;
Durchführen einer flächendeckenden Ätzung auf der Halbleiterscheibe (10);
Durchführen einer Blockätzung auf dem ersten Bereich, während der zweite Bereich geschützt ist; und...

Description

  • Die vorliegende Erfindung betrifft das Planarisieren einer integrierten Schaltung (IC) durch chemisch-mechanisches Polieren (CMP), insbesondere bei einer integrierten Schaltung mit zwei Bereichen, deren Strukturdichten sich erheblich voneinander unterscheiden.
  • Das chemisch-mechanische Polieren ist heutzutage bei der Bearbeitung von integrierten Schaltungen ein beliebtes Verfahren, unter anderem aufgrund der geringeren Tiefenschärfe bei der Lithographie und den geringeren Toleranzen beim Ätzen. Der Fachmann kennt das wiederkehrende Problem beim chemisch-mechanischen Polieren, nämlich das Polieren von ungleichmäßigen Oberflächen.
  • Die Polierrate ist abhängig von der Last, d.h. der Materialmenge, die pro Flächeneinheit entfernt werden soll. Auf einer Fläche mit hoher Strukturdichte geht das Polieren langsamer vor sich als in einem wenig besetzten Bereich, bei dem überstehende Abschnitte auf nur einem kleinen Bruchteil der Gesamtfläche poliert werden müssen. Das Problem besteht darin, dass die wenig besetzten Bereiche überpoliert werden können, was zu Schäden der unter der zu entfernenden Fläche liegenden Schicht führt.
  • Aus der Patentschrift US 5,728,621 A ist beispielsweise ein Verfahren bekannt, bei dem ein Bereich mit einer hohen Strukturdichte mit aufschleuderbarem Glas (spin-on glas) vor dem Polieren planarisiert wird.
  • Ferner ist aus der Patentschrift US 5,792,707 A ein Verfahren bekannt, bei dem die Einbuchtungen einer Oberfläche durch eine Photolithographie gezielt mit einer Poliermaske versehen werden.
  • Eine weitere aus dem Stand der Technik bekannte Möglichkeit ist das Anwenden einer Blockätzung in dem Bereich mit der höhere Belastung. Wenn die Topographie in dem höher beladenen Bereich jedoch so ausgebildet ist, dass eine Blockätzung die unter der zu polierenden Schicht liegende Struktur beschädigen würde, kann dieser Ansatz nicht verwendet werden.
    •
  • Je dünner die Schichten und je kleiner die Toleranzen werden, desto akuter wird das Problem. Aufgabe der Erfindung ist es, das Problem im Stand der Technik zu lösen.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Die vorliegende Erfindung stellt ein Verfahren zur Herstellung eines Werkstücks für das chemisch-mechanische Polieren und ein Verfahren zum Durchführen des chemisch-mechanischen Polierens bereit, wobei auf einem Bereich mit hoher Dichte von kleineren Strukturmerkmalen, der eine höhere Last als andere Bereiche aufweist, eine Opferschicht aufgebracht wird, die anschließend zurückgeätzt wird.
  • Gemäß einer Ausführungsform der Erfindung wird auf dem hoch beladenen Bereich eine gleichmäßige Schicht aufgebracht, deren Dicke geringer ist als die Höhe der Strukturen.
  • Gemäß einer Ausführungsform der Erfindung wird sowohl auf den Bereichen mit hoher, als auch auf den Bereichen mit geringer Ladung flächendeckend eine planarisierende Schicht aufgebracht.
  • Gemäß einer Ausführungsform der Erfindung wird außerdem eine Blockätzung auf dem dichter besetzten, dünneren Bereich zum Verringern der Dicke durchgeführt.
    •
  • Die vorliegende Erfindung wird im folgenden anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 bis 5 Querschnittsdarstellungen eines Teils eines DRAM-Speicherzellenfeldes und der dazugehörigen Schaltung in verschiedenen Phasen des erfindungsgemäßen Verfahrens.
  • 1 zeigt zwei Abschnitte einer in einem Substrat 10 ausgebildeten integrierten Schaltung, wobei eine Oxid-Kontaktschicht und eine Nitrid-Kontaktschicht 20 in vorbereitenden Schritten ausgebildet wurden; auf der rechten Seite der Figur ist eine DRAM-Matrix dargestellt und auf der linken Seite ein Abschnitt der Logikbauelemente in der Peripherie gezeigt. Die DRAM-Matrix ist dicht gepackt (was bedeutet, dass pro Flächeneinheit mehr Strukturen vorliegen, als ansonsten im Durchschnitt auf den Speicherchip vorhanden sind) – und umfasst aktive Gebiete, deren Breite durch die Klammer 110 gekennzeichnet ist, und Gräben für Kondensatoren, die mit der Klammer 115 versehen sind.
  • Die Peripherie umfasst mit der Klammer 117 bezeichnete Isolationsgräben (die eine thermische Oxidhaftschicht 118 enthalten) und eine typische Breite für aktive Gebiete, die mit der Klammer 112 gekennzeichnet ist. Die Dimensionen von 112 und 117 sind breiter als die ihrer Gegenstücke 110 und 115. Die Isolationsgräben in der Matrix und in der Peripherie haben dieselbe Tiefe, da sie zur gleichen Zeit geätzt werden, und werden mit HDP-Oxid 50 (high density plasma – hochdichtes Plasma) aufgefüllt. Die gleiche Tiefe ist kein erforderliches Merkmal, da die Gräben auch separat mittels einer weiteren Blockätzung ausgebildet werden können. In der Matrix beträgt die Nenndicke des Oxids, das sich auf den aktiven Gebieten bildet, 500 nm (Abstand 122-1) oberhalb der Nitridschicht 20. In der Peripherie sind die aktiven Gebiete breiter und weiter voneinander entfernt und entsprechend bildet das Oxid eine höhere Restschicht von 950 nm (Abstand 126-1), wobei sich 175 nm auf den Isolationsgräben 117 ausbilden (Abstand 124-1). Die Form des „Hutes" auf dem aktiven Gebiet einer Matrix und seine geringe Höhe im Vergleich zur entsprechenden Höhe in der Peripherie ist das Ergebnis des schmaleren aktiven Gebiets in der Matrix im Vergleich zur Peripherie.
  • Die vorliegende Erfindung beschäftigt sich mit dem Problem, dass trotz der Tatsache, dass die Strukturen über den aktiven Gebieten der DRAM-Matrix kürzer sind als die über den logischen aktiven Gebieten, die Last hoch genug ist, dass Restoxid in der Matrix verbleibt, wenn der Poliervorgang in der Peripherie bei der Nitridkontaktschicht angelangt ist. Ein weiteres Polieren hätte ein Überpolieren des Peripheriebereichs mit dem Ergebnis zur Folge, dass das Oxid in das Isolationsgebiet gelangen und die Nitridkontaktschicht von dem aktiven Gebiet entfernt werden würde. Eine Blockätzung auf der Matrix wäre nicht akzeptabel, da dadurch beim Abätzen der überstehenden Stellen zu viel Material von den niedrigeren Bereichen der Matrix entfernt werden würde.
  • Die Lösung besteht darin, die Oxidmenge in der Matrix zu erhöhen, wie in 2 gezeigt ist. In einem herkömmlichen gleichmäßigen TEOS-Abscheidungsverfahren bei geringem Druck (LPTEOS) wird Oxid 130 (200 nm bei der beispielhaften räumlichen Anordnung) in die schmalen Zwischenräume in der Matrix aufgetragen und bildet eine gleichmäßige Beschichtung im Logikbereich. Die Dicke der Schicht ist so ausgebildet, dass sie die Strukturzwischenräume ausfüllt und eine kontinuierliche Schicht des neuen Materials auf den Strukturen gebildet wird. Die neuen Dimensionen sind wie folgt: die Dicke 122-2 beträgt 700 nm, 124-2 375 nm und 126-2 1150 nm. Durch die Gleichmäßigkeit der TEOS-Füllung wird die Matrix tendenziell von selbst planarisiert, ohne dass zu diesem Zeitpunkt ein chemisch-mechanischer Poliervorgang zum Einsatz kommt. Wie auf der linken Seite der Figur gezeigt ist, wird durch diese Abscheidung die Form der Strukturen in der Peripherie nicht wesentlich verändert. Folglich verändert die Abscheidung die relative Ebenheit der Bereiche, indem die Matrix wesentlich ebener ist und die Peripherie unverändert bleibt. Die Matrix sollte mehr oder weniger von einer kontinuierlichen Oxidschicht bedeckt sein, um ein zu tiefes Rückätzen zu vermeiden.
  • 3 zeigt das Ergebnis einer optionalen zweiten Abscheidung, diesmal von HDP-Oxid. Diese HDP-Abscheidung wird zum Ausgleich der durch die erste HDP-Oxid-Abscheidung und die LPTEOS-Abscheidung verursachten Ungleichmäßigkeiten durchgeführt und ist nicht erforderlich, wenn die Gleichmäßigkeit des HDP- und des LPCVD-Oxids gut genug ist. Diese Schicht ist nicht immer erforderlich und wird aufgebracht, um die Oxidmenge zwischen der Matrix und der Peripherie auszugleichen. Die neuen Dimensionen sind wie folgt: die Dicke 122-2 beträgt 800 nm, 124-2 475 nm und 126-2 1250 nm.
  • Nachdem die Dicke der gesamten Halbleiterscheibe erhöht wurde, wird anschließend eine flächendeckende Ätzung durchgeführt, um 400 nm von der Halbleiterscheibe zu entfernen. Wie aus 4 ersichtlich, wird das Matrixoxid auf seine Ausgangshöhe von 500 nm (nun in Form einer Verbundschicht aus HDP und TEOS mit gleichmäßiger Dicke) zurückgeätzt, während der Abstand 124-4 auf 175 nm und 126-4 auf 950 nm verringert wird. Das Ergebnis dieses Schritts ist a) ein Verringern der gesamten Oxidlast, wodurch die im chemisch-mechanischen Polierverfahren zu entfernende Oxidmenge reduziert wird; und b) ein Bereitstellen des für ein gleichmäßiges chemisch-mechanisches Polieren notwendigen Oxidlast-Verhältnisses zwischen Matrix und Peripherie (nach der zweiten darauffolgenden Ätzung). Dabei ist es nicht von Bedeutung, ob die Dicke höher oder geringer ist als die vorherigen HDP-Spitzen.
  • Als letzte Vorbereitung vor dem chemisch-mechanischen Poliervorgang wird eine zweite Ätzung unter Verwendung derselben chemischen Lösungen wie im vorhergehenden, flächendeckenden Ätzen durchgeführt. Es handelt sich hierbei um eine Blockätzung. Eine Blockmaske lässt nur die Matrix frei, auf der 400 nm abgeätzt werden. Die Dimensionen unmittelbar vor dem chemisch-mechanischen Poliervorgang betragen nun 100 nm für den Abstand 122-5, während 124-2 175 nm dick und 126-2 950 nm dick bleiben.
  • Das experimentell bestätigte Ergebnis dieses Verfahrens ist, dass sowohl die Matrix als auch die Peripherie bis auf die Nitrid-Kontaktschicht abpoliert werden, ohne das Rückstände verbleiben oder ein Überpolieren stattfindet.
  • Dem Fachmann ist klar, dass eine Feineinstellung der aufgebrachten und abgeätzten Schicht erforderlich sein kann, um Variationen in der Dichte der peripheren Bauelemente und bei den Dimensionen der aktiven Gebiete zu berücksichtigen. Bei einer beliebigen Matrixgröße variiert die Belastung außerhalb der Matrix in Abhängigkeit von dem herzustellenden Speicherchip. Die hierin angegebenen Parameter gelten für Strukturgrößen im Bereich von 175 nm und für eine durchschnittliche Dichte in der Peripherie. Das gesamte Planarisierungsverfahren ist unabhängig von der Mindeststrukturgröße, obwohl die Zahlenwerte von der relativen Belastung in der Matrix und in der Peripherie abhängen. Diese Belastung hängt wiederum von den Strukturgrößen ab, wenn die Matrix die von der Strukturgröße zugelassene Maximalkonzentration aufweist und die Dichte der peripheren Bauelemente von einer bestimmten Schaltung abhängt.
  • Nach der erfindungsgemäßen Bearbeitung der Halbleiterscheibe werden DRAM-Speicherzelle in den Matrizen ausgebildet, CMOS-Transistoren außerhalb der Matrix eingebracht und verschiedene Bauelemente miteinander verbunden, um so die integrierten Schaltungen zu bilden. Dieses Verfahren wird als Fertigstellung der Schaltung bezeichnet.
  • Im folgenden wird der Ablauf des erfindungsgemäßen Verfahrens zusammengefasst:
    • – Vorbereiten einer Halbleiterscheibe mit einer Oxid-Kontaktschicht, einer Nitrid-Kontaktschicht, Wannen und provisorischen Implantaten
    • – Festlegen der aktiven Gebiete sowohl in den Matrizen, als auch in der Peripherie
    • – Ätzen der Isolationsgräben
    • – Oxidieren der Haftschicht in den Isolationsgräben
    • – Auffüllen der Isolationsgräben mit HDP
    • – LPCVD-TEOS-Abscheidung
    • – HDP-Abscheidung (optional)
    • – flächendeckende Ätzung
    • – Aufbringen einer Blockmaske außerhalb der Matrix
    • – Rückätzen der Matrix
    • – Chemisch-mechanisches Oxid-Polieren
    • – Fertigstellen der Schaltung
  • Bei der Ätzung müssen LPTEOS und HDP mit ungefähr derselben Ätzrate abgeätzt werden, so dass das LPTEOS auf ein HDP-Niveau verdichtet werden müsste, wenn eine nasse Rückätzung verwendet wird. Wird für das Rückätzen von LPTEOS und HDP zu einem Verhältnis von 1:1 eine reaktive Ionenätzung eingesetzt, ist keine Verdichtung erforderlich. Als Ätzstoff wird eine herkömmliche Fluor-basierte Lösung eingesetzt.
  • Dem Fachmann ist bewusst, dass die Erfindung bei Halbleiterscheiben ausgeführt werden kann, die aus Volumensubstrat, Si-Ge, SOI-Materialien, anderen Halbleitern wie z.B. GaAs und anderen Materialien in Verbindung mit Oxid bestehen. Die Erfindung ist nicht auf DRAM-Speicherzellen oder auf Speichermatrizen beschränkt; sie kann jedoch immer dann eingesetzt werden, wenn zwei Bereiche unterschiedlicher Strukturdichte mit unterschiedlicher Last vorliegen. Eine flächendeckende, gleichmäßige Füllung planarisiert (zumindest teilweise) den Bereich mit höherer Dichte, ohne dabei die Ebenheit des Bereichs mit geringerer Dichte wesentlich anzugreifen. Die Oxidbelastung im Gebiet geringer Dichte wird erhöht, jedoch anschließend durch das erste Rückätzen durch reaktives Ionenätzen wieder verringert.
  • Wenn beide Bereiche im wesentlichen eben sind, wird in einem Ausgleichsverfahren Material von dem höher belasteten Bereich entfernt, so dass das nachfolgende chemisch-mechanische Polieren zu einem gleichmäßigen Ergebnis führt.

Claims (7)

  1. Verfahren zum Planarisieren einer Halbleiterscheibe (10) in einer integrierten Schaltung, wobei die Halbleiterscheibe (10) mindestens zwei Bereiche mit unterschiedlichen Strukturdichten umfasst, wobei ein erster Bereich eine Strukturenkonzentration mit einer ersten Höhe (122-1) oberhalb der Oberfläche der Halbleiterscheibe (10) und eine erste Dichte aufweist, und wobei ein zweiter Bereich eine Strukturenkonzentration mit einer zweiten Höhe (126-1) oberhalb der Oberfläche der Halbleiterscheibe (10), die höher als die erste Höhe (122-1) ist, sowie eine zweite Dichte, die geringer als die erste Dichte ist, aufweist, und wobei das Verfahren die folgenden Schritte umfasst: Aufbringen einer dünnen Deckschicht (130) auf der Halbleiterscheibe (10), wobei die dünne Deckschicht (130) eine minimale Schichtdicke aufweist, die geringer als die erste Höhe (122-1) ist, und wobei der erste Bereich aufgefüllt und planarisiert wird; Durchführen einer flächendeckenden Ätzung auf der Halbleiterscheibe (10); Durchführen einer Blockätzung auf dem ersten Bereich, während der zweite Bereich geschützt ist; und Durchführen eines CMP-Vorgangs auf der Halbleiterscheibe (10).
  2. Verfahren nach Anspruch 1, wobei der erste Bereich ein Speicherzellenfeld mit Gräben (115) und zwischen den Gräben (115) liegenden aktiven Gebieten (110) ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Dicke der dünnen Deckschicht (130) so ausgebildet ist, dass der Zwischenraum zwischen den Strukturen im ersten Bereich aufgefüllt ist und die dünne Deckschicht (130) durchgehend auf den Strukturen vorliegt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die flächendeckende Ätzung die dünne Deckschicht (130) bis auf die erste Höhe (122-1) zurückätzt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei nach dem Aufbringen der dünnen Deckschicht (130) ein Deckmaterial (140) abgeschieden wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Blockätzung das Material im ersten Bereich auf eine Höhe unterhalb einer entsprechenden Dicke im zweiten Bereich zurückätzt.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die flächendeckende Ätzung die dünne Deckschicht (130) bis auf die erste Höhe (122-1) zurückätzt.
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