DE10142595C2 - Verfahren zum Ausgleichen von unterschiedlichen Stufenhöhen und zum Herstellen von planaren Oxidschichten in einer integrierten Halbleiterschaltungsanordung - Google Patents

Verfahren zum Ausgleichen von unterschiedlichen Stufenhöhen und zum Herstellen von planaren Oxidschichten in einer integrierten Halbleiterschaltungsanordung

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Description

Die vorliegende Erfindung betrifft ein Verfahren zum Anglei­ chen von unterschiedlichen Stufenhöhen in ersten und zweiten Gebieten einer integrierten Halbleiterschaltungsanordnung und ein Verfahren zum Herstellen von innerhalb ihres jeweiligen Gebietes und untereinander planaren Dickoxidschichten und Dünnoxidschichten in einer in­ tegrierten Halbleiterschaltungsanordnung.
Bei der Herstellung von integrierten Schaltungen, wie bei­ spielsweise Halbleiterspeichern, muss deren Oberfläche nach Abschluss bestimmter Prozessschritte planarisiert werden, be­ vor weitere Prozessschritte eingeleitet werden. Dieses Plan­ arisieren erfolgt gewöhnlich in einem CMP-Schritt (CMP = che­ misch-mechanisches Polieren). Ein Beispiel hierfür ist bei der Herstellung eines DRAMs (DRAM = dynamischer Schreib/Lese­ speicher) die Maskierung des aktiven Bereiches ("AA"-Maske; AA = Active Area) mit nachfolgender IT-Ätzung dieses Berei­ ches (IT = Isolation Trench). Zur elektrischen Isolation wer­ den nach dieser AA-Maskierung die nicht aktiven Bereiche mit Siliziumdioxid, dem sogenannten STI-Oxid (STI = Shallow Trench Isolation) gefüllt und durch einen nachfolgenden CMP- Schritt planarisiert.
Das nach diesem CMP-Schritt erhaltene Ergebnis ist schema­ tisch in Fig. 7 für einen Bereich 1 und einen Logik-Bereich 2 eines Halbleiterkörpers 3, 4 gezeigt. Der Halbleiterkörper 3, 4 besteht aus einem Chip und ist hier zur Verdeutlichung des Unterschiedes zwischen dem Bereich 1 und dem Logik-Bereich 2 schematisch getrennt dargestellt.
Im Bereich 1 sind einzelne aktive Gebiete 5, 6, in denen Schaltungselemente ausgeführt sein können, durch STI-Gebiete 7, 8 aus beispielsweise Siliziumdioxid voneinander getrennt.
Nach dem erwähnten CMP-Schritt sind im Bereich 1, also bei­ spielsweise dem Speicherzellenfeld, die einzelnen aktiven Ge­ biete 5 noch durch eine, als CMP-Stopp-Schicht fungierende Siliziumnitridschicht 9 bedeckt. Gleiches gilt auch im Logik- Bereich 2 für eine Siliziumnitridschicht 10 auf dem aktiven Gebiet 6. Die Dicke dieser verbleibenden Siliziumnitrid­ schichten 9, 10 ist nun von der lokalen Belegungsdichte ab­ hängig. Da diese im Bereich 1 größer ist als im Logik-Bereich 2, ist die Schichtdicke der Siliziumnitridschicht 9 im Be­ reich 1 größer als die Schichtdicke der Siliziumnitridschicht 10 im Logik-Bereich 2. Außerdem befinden sich im Bereich 1 die STI-Gebiete 7 jeweils zwischen den aktiven Gebieten 5 und liegen dabei mit ihrer Oberseite einige 10 nm über der Sili­ ziumoberkante der aktiven Gebiete 5, wie dies aus der linken Hälfte der Fig. 7 zu ersehen ist.
Mit anderen Worten, auch nach dem CMP-Schritt weist der die integrierte Halbleiterschaltungsanordnung enthaltende Chip Höhendifferenzen auf seiner Oberfläche auf.
Im Prozessablauf schließt sich das Abtragen ("Strip") der Si­ liziumnitridschichten 9, 10 an, so dass die in Fig. 8 gezeig­ te Anordnung vorliegt. Hier sind die Höhendifferenz zwischen der Siliziumoberkante der aktiven Gebiete 5, 6 und der Ober­ fläche der STI-Gebiete 7 mit dem Bezugszeichen D und die Hö­ hendifferenz zwischen den STI-Gebieten 7, 8 des aktiven Be­ reiches 1 bzw. des Logik-Bereiches 2 mit dem Bezugszeichen d versehen. Diese Höhendifferenzen D bzw. d beeinträchtigen die nachfolgenden Prozessschritte, wie beispielsweise Wannen- Implantationen ("Well-Implantationen") und die Bildung von Gate-Oxiden sowie die Strukturierung von Gate-Leiterschich­ ten.
Die Fig. 9 bis 12 veranschaulichen noch einen bestehenden Du­ al-GOX-Prozess (GOX = Gate-Oxid) für ein Gebiet 12 mit Dick­ oxid und ein Gebiet 13 mit Dünnoxid. Dabei zeigen die Fig. 9 einen Chip nach einem CMP-Schritt, die Fig. 10 den Chip nach einer N2-Ionenimplantation und einem Siliziumnitrid-Strip, bei dem die Siliziumnitridschichten 9, 10 auf den aktiven Ge­ bieten 5 abgetragen wurden, die Fig. 11 den Chip nach Abtragen eines Opferoxids ("SAC-Oxide-Strip", SAC für sacrificial), bei dem die STL-Gebiete 7 gedünnt wurden, und die Fig. 12 den Chip nach Auftragen von Gateoxidschichten 14, 15 mit unterschiedlichen Schichtdicken, nämlich einer Dickoxidschicht 14 im Gebiet 12 und einer Dünn­ oxidschicht 15 im Gebiet 13. Ersichtlich liegen hier dann verschiedene Stufenhöhen der Oxidschichten 14, 15 zu den STI- Gebieten 7 vor. Dies ist darauf zurückzuführen, dass in den STI-Gebieten 7 das diese bildende Siliziumdioxid beim Nassät­ zen sich, abhängig davon, ob es einer N2-Implantation ausge­ setzt war oder nicht, unterschiedlich ätzen lässt. Implan­ tierte Gebiete werden nämlich beim Opferoxid-Strip rascher geätzt als nicht-implantierte Gebiete.
Es hat sich gezeigt, dass die angestrebte Planarität mittels eines CMP-Schrittes und vorgegebenen CMP-Tools (Werkzeug) nicht zu erreichen ist.
Im Einzelnen ist ein Verfahren zum Planarisieren der Oberflä­ chen einer auf einem Halbleiterkörper einer integrierten Halbleiterschaltungsanordnung aufgetragenen Isolierschicht aus der US 5,946,591 bekannt. Bei diesem Verfahren, bei dem die Oberfläche in ersten Gebieten der Halbleiterschaltungsan­ ordnung auf einem in Bezug auf den Halbleiterkörper höheren Niveau als in zweiten Gebieten der Halbleiterschaltungsanord­ nung liegt, werden die zweiten Gebiete zuerst mit einer Blockmaske abgedeckt. Dann wird in den ersten Gebieten die Isolierschicht einem Ätzprozess unterworfen.
Weiterhin ist aus der US 5,958,795 ein Verfahren bekannt, bei dem eine STI-Schicht auf aktiven Gebieten und Gräben einer integrierten Halbleiterschaltungsanordnung aufgetragen wird. Dabei wird mittels eines Ätzprozesses unter Verwendung einer Blockmaske eine vollständige Planarisierung vorbereitet.
Schließlich ist aus der US 6,130,168 ein Verfahren bekannt, bei dem Gateoxidschichten mit unterschiedlichen Schichtdicken als Oxid-Nitrid-Oxid-Strukturen geschaffen werden.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zum Ausgleichen von unterschiedlichen Stufenhöhen in der Oberflä­ che einer Halbleiterschaltungsanordnung und zum Herstellen von planaren Dünnoxidschichten und Dickoxidschichten und da­ mit Verfahren zum möglichst weitgehenden Planarisieren der Oberflächen von Halbleiterschaltungsanordnungen zu schaffen.
Diese Aufgabe wird erfindungsgemäß durch die Verfahren mit den Merkmalen der Patentansprüche 1 bzw. 3 gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die STI-Schicht besteht beispielsweise aus Siliziumdioxid. Die Stufenhöhe dieser STI-Schicht kann in den ersten Gebieten mindestens 10 nm höher als in den zweiten Gebieten sein. Die ersten Gebiete können dabei in vorteilhafter Weise ein Zel­ lenfeld bilden, während in den zweiten Gebieten eine Logikan­ ordnung untergebracht ist.
Für den Ätzprozess, mit dem die Isolierschicht in den ersten Gebieten zurückgeätzt wird, kann ein trocken- oder nasschemi­ sches Ätzen angewandt werden. Dabei kann der Ätzprozess vor oder nach dem Entfernen einer den Halbleiterkörper außerhalb der Isolierschicht bedeckenden Siliziumnitridschicht vorge­ nommen werden.
Für die Blockmaske kann ein geeignetes Material eingesetzt werden, wie beispielsweise ein Resist, Lack usw.
Wesentlich an dem erfindungsgemäßen Verfahren ist also, dass Gebiete einer kleineren Stufenhöhe, wie beispielsweise ein Logik-Bereich oder ein Dünnoxid-Gebiet, zunächst mit einer Blockmaske abgedeckt werden. Dann werden die Bereiche mit ei­ ner größeren Stufenhöhe, wie beispielsweise ein aktiver Be­ reich bzw. ein Zellenfeld oder ein Dickoxid-Gebiet, trocken- oder nasschemisch zurückgeätzt. Dieses Zurückätzen kann vor oder nach dem Entfernen einer gegebenenfalls in dem aktiven Gebiet bzw. Zellenfeld noch vorhandenen Nitrid- oder sonsti­ gen Isolierschicht, also beispielsweise vor oder nach einem Nitridstrip, erfolgen. Für das Zurückätzen, für das ein RIE- Ätzen (RIE = Reaktives Ionenätzen) verwendet werden kann, wird in bevorzugter Weise eine CHF3/CF4-Oxidätzchemie verwen­ det.
Durch das erfindungsgemäße Verfahren wird die Planarisierung mit Hilfe der Blockmaske nach einem CMP-Schritt mittels der trocken- bzw. nasschemischen Ätzung erheblich verbessert. Die Stufenhöhe in den einzelnen Gebieten wird durch die Verwen­ dung der Blockmaske durch gezielte Ätzung reduziert, so dass für Gebiete mit niedriger Belegungsdichte, wie beispielsweise im Logik-Bereich und für Gebiete mit hoher Belegungsdichte, wie beispielsweise im Zellenfeld, ein optimales Annähern an die gewünschte Planarität zu erreichen ist. Bei Bedarf ist es möglich, nach einem Ätzprozess in den ersten Gebieten die Blockmaske von den zweiten Gebieten zu entfernen und in den zweiten Gebieten - eventuell zusammen mit den ersten Gebieten - noch ein weiteres trocken- bzw. nasschemisches Ätzen vorzu­ nehmen.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 und 2 Schnittdarstellungen zur Erläuterung eines ersten Ausführungsbeispiels des erfindungsge­ mäßen Verfahrens,
Fig. 3 bis 6 Schnittdarstellungen zur Erläuterung eines zweiten Ausführungsbeispiels des erfindungs­ gemäßen Verfahrens,
Fig. 7 und 8 Schnittdarstellungen zur Erläuterung eines ersten herkömmlichen Verfahrens und
Fig. 9 bis 12 Schnittdarstellungen zur Erläuterung eines zweiten herkömmlichen Verfahrens.
Die Fig. 7 bis 12 sind bereits eingangs erläutert worden. In den Figuren werden für einander entsprechende Bauteile je­ weils die gleichen Bezugszeichen verwendet.
Die Fig. 1 zeigt wie die Fig. 7 einen Schnitt durch einen Be­ reich 1 bzw. einen Logik-Bereich 2 eines Halbleiterkörpers 3 bzw. 4 mit aktiven Gebieten 5 und 6 sowie STI-Gebieten 7 und 8 nach einem chemisch-mechanischen Polieren. Um nun hier eine Reduktion der Stufenhöhen D und d zwischen den Oberkanten der STI-Gebiete 7 im Bereich 1 und der Siliziumoberkante in den aktiven Gebieten 5, 6 bzw. den Oberkanten der aktiven Gebiete 7 und 8 zu erreichen (vgl. hierzu Fig. 8), wird erfindungsge­ mäß auf den Logik-Bereich 2 eine Blockmaske 11 aus Lack oder Resistmaterial oder einem sonst selektiv ätzbaren Stoff auf­ getragen. Dann wird der Bereich 1 einem trocken- oder nass­ chemischen reaktiven Ionenätzen (RIE) ausgesetzt, um so die Oberseite der STI-Gebiete 7 zurückzuätzen, bis diese die gleiche Höhe wie die STI-Gebiete 8 im Logik-Bereich 2 er­ reicht haben. Dieses RIE-Zurückätzen kann vor oder nach dem Entfernen der Siliziumnitridschicht 9 vorgenommen werden.
Wie aus der schematischen Darstellung von Fig. 2 zu ersehen ist, kann damit die Stufenhöhe d praktisch auf den Wert Null zurückgeführt werden. Außerdem ist eine erhebliche Verminde­ rung der Stufenhöhe D möglich.
Die Fig. 3 bis 6 zeigen, wie mit Hilfe des erfindungsgemäßen Verfahrens verschiedene Stufenhöhen in Gebieten 12 mit Dick­ oxid und Gebieten 13 mit Dünnoxid zu vermeiden sind. Es wird nämlich eine Blockmaske 11 im Dünnoxid-Gebiet 13 aufgetragen (vgl. Fig. 3 und 9), so dass ein Rückätzen der STI-Gebiete 7 aus Siliziumdioxid ("Oxid-Rückätzen") im Dickoxid-Gebiet 12 vorgenommen werden kann. Damit können solche Stufenhöhen zwi­ schen den aktiven Gebieten 5 und den STI-Gebieten 7 einge­ stellt werden, dass schließlich die Dickoxidschicht 14 mit der Dünnoxidschicht 15 nach dem Strip des Opferoxids planar ist (vgl. Fig. 6 und 12). Es ist so ein Ausgleich von unter­ schiedlichen Ätzgeschwindigkeiten in implantierten und nich­ timplantierten Gebieten möglich. Im Übrigen entsprechen die Verfahrensschritte der Fig. 3 bis 6 jeweils den Verfahrensschritten der Fig. 9 bis 12.
Bezugszeichenliste
1
Bereich
2
Logik-Bereich
3
,
4
Halbleiterkörper
5
,
6
aktive Gebiete
7
,
8
STI-Schicht
9
,
10
Siliziumnitridschicht
11
Blockmaske
12
Dickoxid-Gebiet
13
Dünnoxid-Gebiet
14
Dickoxidschicht
15
Dünnoxidschicht

Claims (8)

1. Verfahren zum Ausgleichen von unterschiedlichen Stufen­ höhen in ersten und zweiten Gebieten einer integrierten Halb­ leiterschaltungsanordnung
mit einer zuvor einer CMP (Chemisch Mechanisches Polie­ ren)-Behandlung unterworfenen STI (Flachgrabenisolierungs)- Schicht als Isolierschicht (7, 8), die auf einem Halbleiter­ körper (3, 4) der integrierten Halbleiterschaltungsanordnung aufgetragen ist und deren Oberfläche in ersten Gebieten (1) der Halbleiterschaltungsanordnung auf einem in Bezug auf den Halbleiterkörper (3, 4) höheren Niveau als in zweiten Gebie­ ten (2) der Halbleiterschaltungsanordnung liegt,
mit durch die STI-Schicht (7, 8) voneinander getrennten aktiven Gebieten (5, 6) in den ersten und zweiten Gebieten (1, 2) der Halbleiterschaltungsanordnung und
mit einer Stufenhöhe (D) zwischen der Oberkante der STI- Schicht (7) und der Oberkante von aktiven Gebieten (5) des Halbleiterkörpers (3) in den ersten Gebieten (1), die größer ist als die entsprechende Stufenhöhe in den zweiten Gebieten (2),
wobei ein Ausgleich der unterschiedlichen Stufenhöhen erzielt wird, indem die zweiten Gebiete (2) zuerst mit einer Block­ maske (11) abgedeckt werden, und in den ersten Gebieten (1) die STI-Schicht (7) einem Ätzprozess unterworfen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für die ersten Gebiete (1) das Zellenfeld einer Halbleiter­ speicheranordnung und für die zweiten Gebiete (2) der Logik- Bereich dieser Halbleiterspeicheranordnung dienen.
3. Verfahren zum Herstellen von innerhalb ihres jeweiligen Gebietes und untereinander planaren Dickoxidschichten und Dünnoxidschichten in einer integrierten Halbleiterschaltungs­ anordnung
mit einer zuvor einer CMP (Chemisch Mechanisches Polie­ ren)-Behandlung unterworfenen STI (Flachgrabenisolierungs)- Schicht als Isolierschicht (7) in Dickoxid-Gebieten (12) und Dünnoxid-Gebieten (13) als erste und zweite Gebiete (1, 2) der Halbleiterschaltungsanordnung, deren Ätzgeschwindigkeit in den Dünnoxid-Gebieten (13) durch eine nur dort durchzufüh­ rende Implantation gegenüber den Dickoxid-Gebieten (12) ver­ größert wird, wodurch die STI-Schicht (7) in einem Ätzschritt in den Dünnoxid-Gebieten (13) stärker gedünnt wird als in den Dickoxid-Gebieten (12),
mit durch die STI-Schicht (7) voneinander getrennten ak­ tiven Gebieten (5) in den Dickoxid-Gebieten (12) und Dünn­ oxid-Gebieten (13),
mit einer Stufenhöhe zwischen der Oberkante der STI- Schicht (7) und der Oberkante von aktiven Gebieten (5) in den Dickoxid-Gebieten (12), die größer ist als die entsprechende Stufenhöhe in den Dünnoxid-Gebieten (13),
mit Dickoxidschichten (14) und Dünnoxidschichten (15) auf den jeweiligen aktiven Gebieten (5), die innerhalb der Dickoxid-Gebiete (12) und Dünnoxid-Gebiete (13) mit der je­ weiligen STI-Schicht (7) planar sind,
wobei auch untereinander planare Dickoxidschichten (14) und Dünnoxidschichten (15) erzielt werden, indem zum Ausgleich der unterschiedlichen Ätzgeschwindigkeiten in den Dickoxid- Gebieten (12) und Dünnoxid-Gebieten (13) die Dünnoxid-Gebiete (13) zuerst mit einer Blockmaske (11) abgedeckt werden, und in den Dickoxid-Gebieten (12) die STI-Schicht (7) einem Ätz­ prozess unterworfen wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass für die STI-Schicht eine Siliziumdioxidschicht verwendet wird.
5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass in den ersten Gebieten (1) die Stufenhöhe zwischen der Ober­ kante der STI-Schicht (7) und der Oberkante von aktiven Ge­ bieten (5) des Halbleiterkörpers (3) um mindestens 10 nm grö­ ßer ist als die entsprechende Stufenhöhe in den zweiten Ge­ bieten (2).
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass für den Ätzprozess ein trocken- oder nasschemisches reaktives Ionenätzen verwendet wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Ätzprozess vor oder nach dem Entfernen einer den Halblei­ terkörper außerhalb der Isolierschicht (7, 8) bedeckenden Si­ liziumnitridschicht (9) durchgeführt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass für das Entfernen der Siliziumnitridschicht (9) eine CHF3/CF4-Oxidätzchemie verwendet wird.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309485B2 (en) * 2001-12-03 2007-12-18 Children's Medical Center Corporation Reducing myelin-mediated inhibition of axon regeneration
US7271073B2 (en) * 2004-06-30 2007-09-18 Asml Nertherlands B.V. Marker for alignment of non-transparent gate layer, method for manufacturing such a marker, and use of such a marker in a lithographic apparatus
KR100620181B1 (ko) * 2004-07-12 2006-09-01 동부일렉트로닉스 주식회사 플래시 메모리 셀 트랜지스터의 제조 방법
KR101053647B1 (ko) * 2009-12-29 2011-08-02 주식회사 하이닉스반도체 반도체 장치 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946591A (en) * 1994-11-07 1999-08-31 Texas Instruments Incorporated Method of making a semiconductor device having a flat surface
US5958795A (en) * 1998-04-18 1999-09-28 United Microelectronics Corp. Chemical-mechanical polishing for shallow trench isolation
US6130168A (en) * 1999-07-08 2000-10-10 Taiwan Semiconductor Manufacturing Company Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690525A (en) * 1979-11-28 1981-07-22 Fujitsu Ltd Manufacture of semiconductor device
DE69516769T2 (de) * 1994-03-15 2000-12-28 Nat Semiconductor Corp Planarisierter isolationsgraben und feldoxid-isolationsstruktur
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US6124183A (en) * 1997-12-18 2000-09-26 Advanced Micro Devices, Inc. Shallow trench isolation formation with simplified reverse planarization mask
US6159822A (en) * 1999-06-02 2000-12-12 Vanguard International Semiconductor Corporation Self-planarized shallow trench isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946591A (en) * 1994-11-07 1999-08-31 Texas Instruments Incorporated Method of making a semiconductor device having a flat surface
US5958795A (en) * 1998-04-18 1999-09-28 United Microelectronics Corp. Chemical-mechanical polishing for shallow trench isolation
US6130168A (en) * 1999-07-08 2000-10-10 Taiwan Semiconductor Manufacturing Company Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process

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US6753236B2 (en) 2004-06-22
DE10142595A1 (de) 2003-03-27
US20030045105A1 (en) 2003-03-06

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