DE68922254T2

DE68922254T2 - Halbleiterspeicher und Verfahren zu deren Herstellung.

Info

Publication number: DE68922254T2
Application number: DE68922254T
Authority: DE
Inventors: Takeshi Matsushita; Akira Nieda; Hiroshi Sato; Muneharu Shimanoe
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-08-25
Filing date: 1989-08-23
Publication date: 1995-08-24
Anticipated expiration: 2009-08-24
Also published as: KR0142575B1; DE68922254D1; EP0356218A3; JP2743391B2; KR900003896A; EP0356218A2; US5102819A; EP0356218B1; JPH0260163A; US5892256A

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeicher und Verfahren zur Herstellung solcher Speicher.
Ein dynamischer RAN (DRAN), der Speicherzellen aufweist, die jeweils eine Kombination von einem Datenspeicherkondensator und einem Zugriffstransistor aufweisen, eignet sich besonders für die Verwendung bei integrierten Schaltungen und wird in verschiedenartigen elektrischen Vorrichtungen verwendet.
Wie in "Trend of 4M and 16M DRANs; Multilayer Capacitor and Trench Capacitor", Monthly Semiconductor World, Feb. 1988, Seite 31 bis 36, beschrieben ist, werden DRAMs grob in Mehrschichtkondensatoren, bei denen Mehrschichtkondensatoren verwendet werden, die auf einem Halbleitersubstrat gebildet sind, und in Grabenkondensatoren klassifiziert, die Grabenkondensatoren verwenden, die auf einem Halbleitersubstrat gebildet sind. Am meisten eignet sich zur Zeit für eine Integration hoher Dichte ein statischer RAN in Art eines Grabenkondensators, der Grabenkondensatoren, die in Gräben in einem Halbleitersubstrat gebildet sind, sowie Zugriffstransistoren aufweist, die unmittelbar über den Grabenkondensatoren gebildet sind. Der Aufbau eines derartigen statischen RAN ist im Querschnitt auf Seite 36 der oben erwähnten Monthly Semiconductor World gezeigt.
Es hat Bemühungen gegeben, ein Verfahren zur Herstellung einer integrierten Schaltung mit einem sehr hohen Integrationsgrad (VLSI) zu entwickeln, die die obigen Halbleiterspeicher aufweisen, wobei ein sogenanntes Silizium-Isolations-Substrat (SOI) verwendet wird, das durch Bilden einer dünnen Einzelkristallsiliziumschicht über einem Isolationskörper gebildet wird. Ein SOI-Substrat kann eine gute Kristallform und andere gute Eigenschaften aufweisen.
Bei der Herstellung eines SOI-Substrats, bei dem das in Fig. 16A, 16B und 16D gezeigte Verfahren verwendet wird, ist es erforderlich, einen Silizium-Wafer 101 zu läppen, wenn ein Silizium-Wafer 105 auf dem Silizium-Wafer 101 aufgebracht wird, um die Oberflächen der Isolier-Silizlumschichten 106 ohne Beschädigung endzubearbeiten, die in Ausnehmungen gebildet sind, die durch eine SiO&sub2;-Schicht bestimmt sind, und zwar flach und fluchtend mit den Oberflächen 103a der SiO&sub2;-Schicht 103, der die Insel-Siliziumschichten 106 umgibt. Es sind verschiedene Läpp-Verfahren für diesen Zweck vorgeschlagen worden.
Fig. 17 zeigt eine Läpp-Vorrichtung für ein derartiges selektives Läppen. Ein geschichteter Wafer 108, der durch Schichten der Silizium-Wafer 101 und 105 wie in Fig. 16B gezeigt gebildet ist, ist an einem Waferhalter 109 befestigt, beispielsweise mit einem Wachs. Eine Schleifscheibe 112 wird durch Befestigen eines Schleifkissens 111 auf der Oberfläche einer Läpp-Scheibe 110 gebildet. Die Schleifscheibe 112 wird gedreht, und eine Läpp-Flüssigkeit 114 wird auf die Oberfläche des Schleifkissens 111 geliefert, wobei die Oberfläche des geschichteten Wafers 108, die geläppt werden soll, mit dem Schleifkissen 111 in Kontakt kommt. Die Läpp-Flüssigkeit 114 besteht aus einer alkalinen Lösung oder einer alkalinen Lösung, die Schleifkörner enthält, die mit dem Silizium und mit dem SiO&sub2; nicht reagiert. Das Schleifkissen 111 ist eine sehr harte Scheibe 116, wie in Fig. 8 gezeigt ist, beispielsweise eine Keramikscheibe oder Karbidscheibe, oder ein velourbearbeiteter weicher Urethan-Überzug 117, wie in Fig. 19 gezeigt ist.
Die vorläufige jap. Patentveröffentlichung (Kokai) Nr. 62/259769 offenbart ein Läpp-Verfahren zur Endbearbeitung einer Oberfläche eines Silizium-Wafers zu einer äußerst exakten Ebene, wobei ein Polyurethan-Schleifüberzug und eine Aminlösung als Läpp-Flüssigkeit für das Läppen verwendet wird. Es gibt jedoch keinen Hinweis auf ein selektives Läppen zur Endbearbeitung einer flachen Oberfläche, die sowohl Isoliermaterial als auch Sillzium aufweist.
Beim statischen RAN vom Typ eines Grabenkondensators, bei dem Speicherzellen verwendet werden, die jeweils einen Grabenkondensator und einen Zugriffstransistor aufweisen, der direkt über den Grabenkondensator gebildet ist, wird der Source-Drain-Bereich vom n-Typ (ein Bereich auf der Seite des Kondensators) des Metall-Isolier-Halbleiter-Zugriffstransistors (MIS) in einer p-Schicht gebildet, die auf einem p&spplus;- Halbleitersubstrat durch Epitaxie gebildet wird. Daher ist es möglich, daß eine Verarmungsrandschicht, die sich vom n-Bereich in eine p-Epitaxialschicht einer Speicherzelle erstreckt, auf eine Verarmungsrandschicht trifft, die sich vom Source-Drain-Bereich von n-Typ (ein Bereich auf der gleichen Seite wie der Kondensator) der benachbarten Speicherzelle erstreckt, wenn solche Speicherzellen mit einer hohen Dichte gebildet werden. Folglich weist dieser statische RAM den elektrischen Nachteil auf, daß der Leckstrom ansteigt, obwohl der statische RAM sehr klein ausgeführt werden kann, und es ist daher unmöglich, Speicherzellen mit einer ausreichend hohen Dichte anzuordnen.
Da weiter die meisten Halbleiterspeicher aus einem großen Silizium-Metalloxidhalbleiter (MOS) bestehen, ist es schwierig, die parasitäre Kapazität zwischen der Bitleitung und dem Substrat zu reduzieren. Folglich ist bei der Offenbit-Konstruktion, obwohl sie eine ausgezeichnete Integrationsfähigkeit aufweist, der Rauschwiderstand niedriger, wodurch die Offenbit-Konstruktion bezüglich der Integrationsdichte einer Begrenzung unterliegt. Der Halbleiterspeicher der Grabenkondensatorart ist für Soft- Fehler unausweichlich empfänglich und hat den Nachteil, daß eine gewählte Vorspannung, beispielsweise 0,5 Vcc nicht an die Platte angelegt werden kann.
Die EP-A 0 220 410 offenbart einen Halbleiterspeicher, der ein Halbleitersubstrat aufweist, eine Isolierschicht, die auf dem Substrat gebildet ist, und die eine durch sie führende Öffnung aufweist, einen Halbleiterbereich, der in jeder Öffnung gebildet ist und einen Source-Drain-Bereich eines entsprechenden Transistors vorsieht, eine weitere lsolierschicht, die unter jedem Transistor gebildet ist, und einen Kondensator für jeden Transistor, wobei jeder Kondensator eine erste Elektrode aufweist, die in einer entsprechenden Ausnehmung im Substrat unter der weiteren Isolierschicht für den entsprechenden Transistor gebildet ist und elektrisch mit dem Transistor über ein entsprechendes Kontaktloch, das in der weiteren Isolierschicht gebildet ist verbunden ist, und eine dielektrische Schicht, die die erste Elektrode vom Substrat trennt, wodurch das Substrat die zweite Elektrode des Kondensators bildet.
Die EP-A 0 220 410 offenbart weiter ein Verfahren zur Herstellung eines solchen Speichers, bei welchen Gräben in einem Substrat gebildet sind, die dielektrischen Schichten auf den Wänden der Gräben abgelagert sind, die ersten Elektroden in den Gräben abgelagert sind, die zweiten Isolierschichten über den ersten Elektroden durch Aufwachsen gebildet werden, eine Siliziumschicht durch Aufwachsen gebildet ist, die Kontaktlöcher durch die Siliziumschicht und die zweite lsolierschicht gebildet werden und mit Polysilizium gefüllt werden, die erste Isolierschicht im Bereich der Position für jeden Transistor darum herum gebildet ist und die Transistoren in der Siliziumschicht gebildet sind.
Gemäß einem Gesichtspunkt der vorliegenden Erfindung ist ein Halbleiterspeicher vorgesehen, der aufweist:
ein Halbleitersubstrat;
eine polykristalline Siliziumschicht, die auf dem Substrat gebildet ist;
eine Isolierschicht, die auf der polykristallinen Schicht gegenüber dem Substrat gebildet ist, wobei die Oberfläche der Isolierschicht gegenüber der polykristallinen Schicht eine Vielzahl von Ausnehmungen aufweist;
einen Halbleiterbereich, der in jeder Ausnehmung gebildet ist und einen Source-Drain-Bereich eines entsprechenden MIS-Transistors bereitstellt; und
zumindest einen Kondensator, der für jeden MIS-Transistor vorgesehen ist, wobei jeder Kondensator aufweist:
eine erste Elektrode, die in einer entsprechenden Ausnehmung in der polykristallinen Schicht unterhalb des entsprechenden MIS-Transistors gebildet ist und elektrisch damit über ein entsprechendes Kontaktloch verbunden ist, das in der Isolierschicht gebildet ist; und
eine dielektrische Schicht, die die erste Elektrode von der polykristallinen Schicht trennt, wodurch das Substrat und die polykristalline Schicht die zweite Elektrode des Kondensators bilden.
Folglich dient die gleiche Siliziumschicht dazu, teilweise MIS-Tranistoren zu bilden, die MIS-Transistoren von einander zu trennen, den Leckstrom zwischen den Speicherzellen zu reduzieren und die Kapazität quer zu den Bitleitungen zu reduzieren, die sich auf der Seite der MIS-Transistoren und dem Halbleitersubstrat bildet. Folglich ist der Halbleiterspeicher gegenüber einem Rauschen widerstandsfähig und kann daher in einer offenen Bitkonstruktion gebildet sein, die ausgezeichnete Integriereigenschaften aufweist. Folglich kann der Halbleiterspeicher mit einer hochgradigen Integration hergestellt werden.
Die Isolierschicht, die über der Oberfläche des Halbleitersubstrats gebildet ist, auf welcher die Kondensatoren gebildet sind, unterbricht Alphastrahlen, wodurch der Halbleiterspeicher gegenüber Soft-Fehlern widerstandsfähig ist.
Da weiter das Halbleitersubstrat unabhängig ist und elektrisch mit dem Rest der Komponenten des Halbleiterspeichers nicht verbunden ist, kann das Halbleitersubstrat auf ein frei wählbares Basispotential gelegt werden, beispielsweise auf eine halbe Vcc, wodurch die Spannung, die an die elektrische Schicht angelegt wird, reduziert werden kann.
Weiter kann ein Halbleiterspeicher mit einer Integrationsdichte gebaut werden, da die Kondensatoren unter den Zugriffs-MTS-Transistoren gebildet sind.
Gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Halbleiterspeichers vorgesehen, wobei das Verfahren folgende Schritte aufweist:
selektives Entfernen von Bereichen der Oberfläche des ersten Halbleitersubstrats, um Ausnehmungen und Halbleiter- Lands zu bilden, auf denen MIS-Transistoren gebildet werden sollen;
Bilden einer Isolationsschicht über der Oberfläche des ersten Halbleitersubstrats;
Bilden entsprechender Kontaktlöcher durch die Isolationsschicht, um so die Oberflächen der Lands des ersten Halbleitersubstrats zu erreichen;
Bilden entsprechender Elektrodenschichten auf der Isolationsschicht und in den Kontaktlöchern, um so die Oberflächen der Lands des ersten Halbleitersubstrats über die Kontaktlöcher zu kontaktieren;
Überziehen der Elektrodenschichten mit entsprechenden dielektrischen Schichten;
Bilden einer Halbleiterschicht über der Isolationsschicht, um die Elektrodenschichten zu bedecken, die init den dielektrischen Schichten überzogen sind, so daß die Elektrodenschichten, die dielektrischen Schichten und die Halbleiterschicht eine Vielzahl von Kondensatoren bilden;
Befestigen eines zweiten Halbleitersubstrats an der Halbleiterschicht, nachdem die Kontaktoberfläche der Halbleiterschicht eben gemacht wurde;
Entfernen des ersten Halbleitersubstrats, wobei darauf die Lands zurückgelassen werden, die von der Isolierschicht als Halbleiterbereiche umgeben werden; und
Bilden der MIS-Translstoren auf den Lands des ersten Halbleitersubstrats, die als Halbleiterbereiche verbleiben, so daß die MIS-Transistoren elektrisch mit den Kondensatoren über die Kontaktlöcher verbunden werden.
Vorzugsweise wird das erste Halbleitersubstrat entfernt, wobei die Lands zurückgelassen werden, die durch die lsolierschicht als Halbleiterbereiche umgeben sind, durch einen Läpp-Prozess, bei dem eine alkaline Flüssigkeit als Läpp-Flüssigkeit verwendet wird, wobei das Verhältnis der Läpp-Rate für die Läpp-Bereiche des ersten Halbleitersubstrats, die von denen verschieden ist, die die Lands bilden, zur Läpp-Rate zum Läppen der Bereiche des ersten Halbleitersubstrats, die Lands bilden, nicht kleiner als zwanzig ist.
Beim Läppen der Halbleiterschicht wirken die alkaline Lösung und die Halbleiterschicht zusammen, um eine Schicht eines Reaktionsprodukts für ein reaktives Läppen zu bilden. Die Schicht des Reaktionsprodukts wird mechanisch durch ein hartes Kissen weggewischt. Die Bildung einer Schicht aus dem Reaktionsprodukts und ihre Entfernung werden abwechselnd wiederholt, um die Halbleiterschicht zu läppen. Die alkaline Lösung reagiert nicht mit der Isolierschicht. Da das Läpp-Ratenverhältnis vorzugsweise nicht kleiner als zwanzig ist und die Isolierschicht nicht durch reaktives Läppen geläppt wird, werden nur die Bereiche der Halbleiterschicht, die auf den Bereichen der Isolierschicht mit Ausnahme derjenigen, die die Ausnehmungen bilden, verbleiben, wirksam im Endzustand des Läpp-Prozesses geläppt, so daß Isolierhalbleiterschichten, die Oberflächen aufweisen, die mit der Oberfläche der Isolierschicht auf gleicher Ebene liegen, in den Ausnehmungen gebildet werden.
Da weiter nur die alkaline Lösung als Läpp-Flüssigkeit verwendet wird und das harte Kissen mit einer Härte im Bereich von 75 bis 95 für das Läppen verwendet wird, werden die Isolierhalbleiterschichten so endbearbeitet, daß sie mit der Oberfläche der Isolierschicht fluchten, ohne beschädigt zu werden.
Die Erfindung wird nun durch ein Ausführungsbeispiel unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, wobei durchwegs gleiche Teile mit den gleichen Bezugszeichen versehen sind, und in denen:
Fig. 1 eine Querschnittsansicht eines Halbleiterspeichers bei einer bevorzugten Ausführungsform der vorliegenden Erfindung ist;
Fig. 2A bis 2K Querschnittsansichten sind, die nacheinander die Herstellungsschritte eines Halbleiterspeichers, der die vorliegende Erfindung verkörpert, zeigen;
Fig. 3 eine Darstellung ist, um ein Läpp-Verfahren zu erklären;
Fig. 4A und 4B Darstellungen sind, um ein selektives Läpp-Verfahren zu erklären;
Fig. 5 eine graphische Darstellung ist, die die Veränderung der Läpp-Rate mit dem Läpp-Druck zeigt;
Fig. 6 eine graphische Darstellung ist, die die Veränderung der Läpp-Rate in Abhängigkeit von der Läpp-Flüssigkeitszufuhrrate zeigt;
Fig. 7 eine schematische Vorderansicht einer Läpp-Maschine ist;
Fig. 8 und 9 schematische Seitenansichten von Schichtungsvorrichtungen zur Schichtung der Wafer sind;
Fig. 10 eine Draufsicht einer weiteren Schichtungsvorrichtung ist;
Fig. 11 eine Konturkarte ist, um den Zustand der geschichteten Wafer zu erklären;
Fig. 12 eine Darstellung ist, um einen Schleifbetrieb zu erklären;
Fig. 13 eine graphische Darstellung ist, die das Verhältnis zwischen der Oberflächenrauhigkeit und der prozentualen Blasenbildung zeigt;
Fig. 14 eine Querschnittsansicht zur Erklärung eines Getterungs-Prozesses ist;
Fig. 15 eine Querschnittsansicht eines SOI-Substrats ist, das bei der Herstellung eines Halbleiterspeichers bei einer anderen Ausführungsform gemäß der vorliegenden Erfindung verwendet wird;
Fig. 16A bis 16C Querschnittsansichten sind, um ein vor kurzem vorgeschlagenes Herstellungsverfahren eines SOI- Substrats zu erklären;
Fig. 17 eine schematische Vorderansicht einer vor kurzem vorgeschlagenen Läpp-Maschine zum selektiven Läppen ist;
Fig. 18 eine Querschnittsansicht einer vor kurzem vorgeschlagenen Läpp-Scheibe für einen Läpp-Betrieb ist;
Fig. 19 eine Querschnittsansicht einer anderen vor kurzem vorgeschlagenen Läpp-Scheibe ist; und
Fig. 20 eine Querschnittsansicht zur Erklärung des Läpp-Vorgangs der Läpp-Scheibe von Fig. 19 ist.
Es wird nun ein Halbleiterspeicher einer bevorzugten Ausführungsform der Erfindung mit Hilfe von Fig. 1 und 2A bis 2K beschrieben.
In Fig. 1 ist ein Halbleitersubstrat (Siliziuinsubstrat) 1, eine polykristalline Siliziumschicht 2, die auf dem Substrat 1 gebildet ist, eine Isolierschicht (SiO&sub2;-Schicht) 3, die über der Oberfläche der polykristallinen Siliziumschicht 2 gebildet ist, Ausnehmungen 4 (nur eine von ihnen ist gezeigt), die in der Oberfläche der Isolierschicht 3 in einem vorgegebenen Muster durch selektives Entfernen von Bereichen der Isolierschicht 3 gebildet sind, und Halbleiterbereiche (Siliziumbereiche) 5 (nur einer von ihnen ist gezeigt), die in den Ausnehmungen 4 gebildet sind, gezeigt. Das Substrat 1, die polykristalline siliziumschicht 2, die Isolierschicht 3 und die Halbleiterbereiche 5 bilden eine SOI-Struktur.
In jedem Halbleiterbereich 5 sind Zugriffs-MIS-Transistoren, die Source-Drain-Bereiche 6 und 7 aufweisen, gebildet. Der Source-Drain-Bereich 6 ist mit einer Bitleitung verbunden, und die Source-Drain-Bereiche 7 sind mit Kondensatoren verbunden. Durch die Isolierschicht 3 sind Kontaktlöcher 8 gebildet und mit polykristallinen Siliziumschichten 9 gefüllt. Polykristalline Siliziumschichten 10 sind unter den Source-Drain-Bereichen 7 gebildet, die in der Oberfläche der polykristallinen Siliziumschicht 2 gebildet sind, und entsprechend über die polykristallinen Siliziumschichten 9 mit den Source-Drain-Bereichen 7 verbunden.
Zwischen den polykristallinen Siliziumschichten 10 und der polykristallinen Siliziumschicht 2 sind dielektrische Schichten 11, beispielsweise SiO&sub2;-Schichten, gebildet. Jede dielektrische Schicht 11 kann aus einer SiO&sub2;/SiN/SiO&sub2;-Struktur (ONO-Struktur) bestehen. Das Substrat 1, die polykristalline Siliziumschicht 2, die dielektrische Schicht 11 und die polykristallinen Siliziumschichten 10 bilden Kondensatoren zur Informationsspeicherung. Das Substrat 1 und die polykristalline Siliziumschicht 2 dienen als erste Elektroden des Halbleiterspeichers, und die polykristallinen Siliziumschichten 10 dienen als zweite Elektroden. Die polykristallinen Siliziumschichten 10, die als zweite Elektroden dienen, sind elektrisch über polykristalline Siliziumschichten 9, die die Kontaktlöcher 8 füllen, mit den Source-Drain-Bereichen 7 der MIS-Tranistoren verbunden.
Wie in Fig. 1 gezeigt ist, sind Oxid-Schichten 12 für die Gates der MIS-Transistoren, Gate-Elektroden 13, beispielsweise aus polykristallinem Silizium oder Polycid, eine Schicht-Isolierschicht 14, ein Kontaktloch 15 für eine Bitleitung, das in der Schicht-Isolierschicht 14 gebildet ist, und eine Bitleitung 16, die aus Aluminium oder Polycid besteht, gebildet und über das Kontaktloch mit dem Source- Drain-Bereich 6 verbunden.
Da die so aufgebauten Speicherzellen des Halbleiterspeichers durch die Isolierschicht 3 getrennt sind, tritt kein Leckstrom zwischen den Speicherzellen auf, der bei den vor kurzem vorgeschlagenen Grabenkondensator-DRAMs auftritt.
Die SOI-Struktur reduziert wesentlich die Kapazität zwischen der Bitleitung 16 und dem Substrat 1, was den Rauschwiderstand verbessert und die Verwendung einer Offen- Bit-Konstruktion ermöglicht, die den Aufbau eines Halbleiterspeichers mit einem hohen Integrationsgrad ermöglicht.
Die Ausbildung der Kondensatoren auf der Seite des Halbleitersubstrats der SOI-Konstruktion und das Abschirmen der Kondensatoren gegenüber Alphastrahlen durch die Isolationsschicht verbessert den Widerstand gegenüber Soft-Fehlern.
Da weiter das Substrat 1 und die polykristalline Siliziumschicht 2 des Halbleiterspeichers elektrisch gegenüber dem Rest der Bauteile isoliert sind, kann eine frei wählbare Vorspannung an das Substrat 1 und die polykristalline Siliziumschicht 2 angelegt werden. Demnach kann die Spannung, die an die elektrische Schicht 11 angelegt wird, um die Hälfte reduziert werden, um das Signal-Rausch-Verhältnis (S/N) sowie die Haltbarkeit der dielektrischen Schichten 11 zu verbessern, wenn die halbe Versorgungsspannung Vcc an das Substrat als Anodenspannung angelegt wird.
Weiter ermöglicht die Ausbildung der Kondensatoren des Halbleiterspeichers unter den Zugriffs-MIS-Transistoren eine hohe Integrationsdichte der Speicherzellen, wodurch es die vorliegende Erfindung ermöglicht, statische RANs von 16M- Bit oder 64M-Bit zu bilden.
Es wird nun ein Verfahren zur Herstellung eines Halbleiterspeichers nach der Erfindung mit Hilfe von Fig. 2A bis 2K beschrieben.
Schritt A: die Oberfläche eines ersten Halbleitersubstrats (Siliziumsubstrat) 17 wird selektiv bis zu einer Tiefe von beispielsweise 0,1 mm geätzt, um die Lands 18, wie in Fig. 2A gezeigt ist, zu bilden. Das erste Halbleitersubstrat 17 und das in Fig. 1 gezeigte Halbleitersubstrat 1 sind unterschiedliche Halbleitersubstrate. Im Endzustand des Halbleiterherstellungsverfahrens werden Teile des ersten Halbleitersubstrats 17, mit Ausnahme derjenigen, die die Lands 18 bilden, entfernt, so daß nur die Lands 18 als Halbleiterbereiche (Fig. 1) zurückgelassen werden, in welchen die MIS-Transistoren gebildet werden.
Schritt B: wie in Fig. 2B gezeigt ist, ist eine Isolierschicht 3, das heißt eine SiO&sub2;-Schicht, über der Oberfläche des ersten Halbleitersubstrats 17 gebildet.
Schritt C: wie in Fig. 2C gezeigt ist, wird die Isolierschicht 3 geätzt, um selektiv Kontaktlöcher 8 zu bilden, die die Oberflächen der Lands 18 erreichen, entsprechend zu den Rückseiten der Halbleiterbereiche 5, in Positionen in Bereichen, in denen Source-Drain-Bereiche 7 gebildet werden sollen.
Schritt D: wie in Fig. 2D gezeigt ist, werden die Kontaktlöcher 8 jeweils mit polykristallinen Siliziumschichten 9 gefüllt. Beim Bilden der polykristallinen Siliziumschichten 9 wird polykristallines Silizium in den Kontaktlöchern 8 durch einen chemischen Aufdampfungsprozeß (CVD) aufgebracht, und dann wird die Oberfläche des aufgebrachten po-Iykristallinen Siliziums geätzt, um die Oberfläche der polykristallinen Siliziumschichten endzubearbeiten, damit sie mit der Oberfläche der Isolierschicht 3 fluchtet.
Schritt E: wie in Fig. 2E gezeigt ist, werden polykristalline Siliziumschichten 10 für die zweiten Elektroden der Kondensatoren auf der Isolierschicht 3 in Positionen gebildet, die den Oberflächen der polykristallinen Siliziumschichten 9 entsprechen. Die polykristallinen Schichten 10 werden durch Photoätzen einer polykristallinen Siliziumschicht von mehreren Mikrometern Dicke, die über der Isolierschicht 3 gebildet wurde, gebildet.
Schritt F: wie in Fig. 2F gezeigt ist, werden die Oberflächen der polykristallinen Siliziumschichten 10 einer thermischen Oxidation unterworfen, um die dielektrischen Schichten 11, das heißt die SiO&sub2;-Schichten, zu bilden. Die dielektrischen Schichten 11 können Drei-Schicht- SiO&sub2;/SiN/SiO&sub2;-Schichten sein, die natürlich durch ein CVD- Verfahren gebildet werden müssen.
Schritt G: eine polykristalline Siliziumschicht 2 von einer Dicke, die ausreichend größer als die polykristallinen Schichten 10 sind, beispielsweise mit einer Dicke im Bereich von 5 bis 10 mm, wird über der Isolierschicht 3 gebildet, und dann wird die Oberfläche 19 der polykrsitallinen Siliziumschicht 2 zu einer flachen Oberfläche durch Läppen endbearbeitet, wie in Fig. 2G gezeigt ist.
Schritt H: wie in Fig. 2H gezeigt ist, wird ein zweites Halbleitersubstrat 1 (Siliziumsubstrat) auf der Oberfläche 19 der polykristallinen Siliziumschicht 2 aufgebracht. Mit 20 ist die Rückseite des Halbleitersubstrats 17 bezeichnet.
Schritt I: wie in Fig. 2I gezeigt ist, wird die Anordnung der Halbleitersubstrate 1 und 17 umgedreht.
Schritt J: die Rückseite 20 des ersten Halbleitersubstrats 17 wird geläppt, bis die Oberfläche der Isolierschicht 3 freiliegt, so daß nur die Bereiche des Halbleitersubstrats 17 zurückgelassen werden, die die Lands 18 bilden, wie in Fig. 2J gezeigt ist. Die Lands 18 dienen als Halbleiterbereiche 5.
Schritt K: schließlich werden, wie in Fig. 2K gezeigt ist, die Zugriffs-MIS-Transistoren in den Halbleiterbereichen 5 durch ein bekanntes Herstellungsverfahren eines SOI-Transistors gebildet, um einen Halbleiterspeicher zu bilden, wie in Fig. 1 gezeigt ist.
Der Schritt I wird nun weiter mit Hilfe der Fig. 4 bis 12 beschrieben.
Die entsprechenden Oberflächen der Wafer 121 und 126, die miteinander verbunden werden sollen, werden durch eine gemischte Reinigungsflüssigkeit aus Ammonium und Wasserstoffperoxid gereinigt, wonach die Wafer 121 und 126 in einem Trockner getrocknet werden. Dann werden die Wafer 121 und 126 durch Sauerstoffbonden spontan miteinander befestigt, hauptsächlich aufgrund der Wirkung der Hydroxyl-Gruppen in einer reinen Atmosphäre. Die Kombination der Wafer 121 und 126 wird in einer Sauerstoff- oder Stickstoffatmosphäre bei 1100ºC zwei Stunden lang erhitzt, um die Verbindungskraft der Schnittstelle 128 zwischen den Wafern 121 und 126 auf eine Höhe zu steigern, die dem Volumen angemessen ist. Eine in Fig. 8 gezeigte Zusammenbauvorrichtung 145 oder eine in Fig. 9 gezeigte Zusammenbauvorrichtung 149 wird dazu verwendet, die Wafer 121 und 126 miteinander zu befestigen. Beim Befestigen der Wafer 121 und 126 miteinander werden die Wafer 121 und 126 in Kontakt miteinander gebracht, und dann werden die Wafer 121 und 126 an den jeweils entsprechenden zentralen Punkten gegeneinander gepreßt. Die in Fig. 8 gezeigte Zusammenbauvorrichtung 145 besteht aus einem Block, der eine V- förmige Nut aufweist, die durch geneigte Oberflächen 141 und 142 bestimmt ist, sowie Druckstäben 143 und 144, die auf dem Block zwecks einer Querseitengleitbewegung gelagert sind, um die entsprechenden Wafer 121 und 126 in ihren Mittelbereichen zu pressen. Beim Befestigen der Wafer 121 und 126 aneinander in der Zusammenbauvorrichtung 145 werden die Wafer 121 und 126 in der V-förmigen Nut angeordnet, wobei diese auf der geneigten Oberfläche 141 bzw. 142 ruhen, wobei ihre entsprechenden Orientierungsebenen mit dem Boden der V-förmigen Nut in Kontakt kommen, wonach die Wafer 121 und 126 gegeneinander durch die Druckstäbe 143 und 144 gepreßt werden. Da die Wafer 121 und 126 fest aneinander mit den Preßstäben 143 und 144 gepreßt werden, beginnen die Wafer 121 und 126 damit, sich von ihren zentralen Bereichen aus zusammenzufügen und der zusammengefügte Bereich erstreckt sich in Richtung auf ihre Peripherien, um einen geschichteten Wafer 127 zu bilden.
Die in Fig. 9 gezeigte Zusammenbauvorrichtung 149 besteht aus einem Block, der eine geneigte Oberfläche 147 aufweist, die mit einem Ansatz 146 versehen ist, sowie einer Bodenoberfläche 148, die sich senkrecht zu der geneigten Oberfläche 147 erstreckt, einem Positionierungsstift 140 zur Positionierung der Wafer 121 und 126 in bezug auf den Ansatz 146, sowie einem Druckstab 150. Beim Befestigen der Wafer 121 und 126 aneinander, um einen geschichteten Wafer 127 durch Verwendung der Zusammenbauvorrichtung 149 zu erhalten, werden die Wafer 121 und 126 gegen die geneigte Oberfläche 147, wie in Fig. 9 gezeigt ist, positioniert, wonach die Wafer 121 und 126 gegen den Ansatz 146 mit dem Druckstab 150 gepreßt werden, der gegenüber dem Ansatz 148 sich erstreckt. Die Zusammenbauvorrichtung 149 ist leicht schräg, wie in Fig. 10 gezeigt ist, beim Befestigen der Wafer 121 und 126 aneinander angeordnet, so daß die Wafer 121 und 126 sowohl auf der Bodenoberfläche 148 als auch auf dem positionierungsstift 140 zur Positionierung gegenüber dem Ansatz 146 ruhen. Die Zusammenbauvorrichtung 145 von Fig. 8 kann mit einem derartigen Positionsstift versehen sein.
Danach werden die Ränder 121a und 126a des geschichteten Wafers 127 zugeschliffen. Zuerst wird der Rand 121a des Wafers 121 tief zugeschliffen, wie in Fig. 12 gezeigt ist, und zwar mit einem rauhen Schleifstein, während ein Bereich der Grenzfläche des Wafers 126 in der Nähe dessen Randes 126a leicht zugeschliffen wird. Dann wird der geschichtete Wafer 127 einem Ätzverfahren unterworfen, um die Oberflächenschicht zu entfernen, die durch das Schleifen von den Zuschleifoberflächen beschädigt wurde, und um die Deformation zu entfernen. Beim Schleifen des Wafers 121 wird die freie Hauptoberfläche des Wafers 121 zu einem kreisförmigen Bogen zugeschliffen. Normalerweise hat der periphere Bereich des Wafers einen Querschnitt in Form eines runden Bogens, der Rand 121a des Wafers 121 trennt sich vom anderen Wafer 126, wenn der Wafer 121 tief in der Nähe der Grenzoberfläche zugeschliffen wird, die der Schnittstelle 128 entspricht, und der sehr dünne zurückbleibende Bereich 151 des Wafers 121 ist in Gefahr, daß er zerbricht. Wenn der verbleibende Bereich 151 zerbricht, verringern Teile des verbleibenden Bereichs 151, das heißt Staub, die Ausbeute beim Herstellungsprozeß des Halbleiterspeichers.
Durch das obige Schleifen des geschichteten Wafers 127 wird das obige Problem vermieden.
Die Dicke des Wafers 121 wird dann auf eine Dicke von ungefähr 10 Mikrometern durch Präzisions-Läppen verringert, wobei eine Präzisions-Läpp-Maschine verwendet wird.
Das selektive Läppen im Schritt J führt eine Läpp- Scheibe 155 aus, wie sie in Fig. 3 gezeigt ist. Die Läpp- Scheibe 155 wird durch Anlegen eines harten Läpp-Kissens 154, beispielsweise aus einem nichtgewebten Polyesterstoff, der mit Polyurethan imprägniert wurde, oder einer porösen Polyurethanfolie mit der Härte eines Gummis im Bereich von 75 bis 95 an einer steifen Scheibe 110 gebildet. Es wird nur eine alkaline Lösung, beispielsweise eine wäßrige Ethylendiamin- Lösung oder eine wäßrige Kalium-Hydroxide-Lösung als Läpp- Flüssigkeit 156 verwendet. Beim Läpp-Vorgang wird die Läpp- Scheibe 155 gegen die Oberfläche des Wafers gepreßt, damit diese mit einem Druck im Bereich von 50 bis 250 g/cm² geläppt wird, die Läpp-Scheibe 155 wird mit einer Umfangsgeschwindigkeit im Bereich von 20 bis 80 m/min gedreht, die Läpp-Flüssigkeit 156 wird mit einer Lieferrate in der Größenordnung von 5 bis 180 cm³/min geliefert und der Waferhalter wird gedreht oder hin und her bewegt. Damit wird ein SOI-Substrat 153, das dünne Isolations-Siliziumschichten 152 aufweist, mit einer gleichmäßigen Dicke erhalten.
Ein selektives Läpp-Verfahren, das in Fig. 4A und 4B gezeigt ist, führt den Läpp-Betrieb gemäß den obigen Läpp-Bedingungen durch, wobei die Läpp-Scheibe 155 verwendet wird, die mit dem harten Kissen 154 versehen ist. Demnach ist das Läpp-Ratenverhältnis, das heißt, das Verhältnis der Läpp-Rate zum Läppen der Bereiche der Halbleiterschicht, die den Bereichen der Isolierschicht 123 (SiO&sub2;-Schicht) entsprechen, mit Ausnahme derjenigen, die Ausnehmungen bilden, zur Läpp-Rate zum Läppen der Bereiche der Halbleiterschichten, die den Bereichen der Isolationsschicht 123 entsprechen, die die Ausnehmungen bilden, nicht kleiner als 50 (Fig. 4B), und daher, nachdem ein Bereich der Isolationsschicht 123, die auf dem Wafer 121 gebildet ist, wie in Fig. 4A gezeigt ist, entwikkelt wurde, fällt die Läpp-Rate für eine Halbleiterschicht 121B, die in der Ausnehmung des entwickelten Bereichs der Isolationsschicht 123 gebildet ist plötzlich ab, und dann wird die Halbleiterschicht 121A, die über der Isolationsschicht 123 verbleibt, völlig durch Läppen entfernt, während die entwickelte Halbleiterschicht 121B in der Ausnehmung leicht geläppt wird. Somit werden die Oberflächen der Isolierhalbleiterschichten 152, die in den Ausnehmungen gebildet sind, endbearbeitet, damit sie mit der Oberfläche der Isolierschicht 123 fluchten, wie in Fig. 4B gezeigt ist.
Fig. 5 ist eine graphische Darstellung, die die Änderung der Läpp-Rate für die Läpp-Bereiche der Halbleiterschicht zeigt, die den Bereichen der Isolierschicht 123 mit Ausnahme derjenigen, die die Ausnehmungen bilden, entsprechen, wobei ein Druck an die Läpp-Scheibe 155 angelegt wird, sowie der Änderung der Läpp-Rate zum Läppen der Bereiche der Halbleiterschicht, die den Bereichen der Isolierschicht entsprechen, die die Ausnehmungen bilden, in Abhängigkeit von einem Druck, der an die Läpp-Scheibe 155 angelegt wird. Fig. 6 zeigt eine graphische Darstellung, die die Änderung der Läpp-Rate für die Läpp-Bereiche der Halbleiterschicht zeigt, die den Bereichen der Isolierschicht 123 entsprechen, mit Ausnahme von denen, die die Ausnehmungen bilden, in Abhängigkeit von einer Läpp-Flüssigkeitszufuhrrate, sowie der Änderung der Läpp-Rate für die Läpp-Bereiche der Halbleiterschicht, die den Bereichen der Isolierschicht 123 entsprechen, die die Ausnehmungen bilden, in Abhängigkeit von der Läpp-Flüssigkeitszufuhrrate.
Aus den Fig. 5 und 6 wird deutlich, daß das Läpp-Ratenverhältnis groß und stabil ist, so daß ein Läppen erzielt werden kann, wenn der Druck, der an die Läpp-Scheibe 155 angelegt wird, im Bereich von 50 bis 250 g/cm² liegt, und die Läpp-Flüssigkeitslieferrate sich im Bereich von 5 bis 180 cm³/min befindet.
Es wird nun der Mechanismus des selektiven Läppens bei der Herstellungsmethode für den Halbleiterspeicher der vorliegenden Erfindung beschrieben.
Die Läpp-Flüssigkeit, beispielsweise eine wäßrige Amin-Lösung, reagiert nicht mit der SiO&sub2;-Schicht (Isolationsschicht), sondern sie reagiert mit der Siliziumschicht (Halbleiterschicht), um eine Schicht eines Reaktionsproduktes zu bilden. Wenn die Schicht des Reaktionsproduktes nicht entfernt ist, wird der Läpp-Betrieb angehalten. Beim selektiven Läppen wird die Schicht des Reaktionsproduktes ständig durch das harte Kissen 154 entfernt, damit das Läppen der Siliziumschicht fortgesetzt wird. Wenn der Läpp-Betrieb fortgesetzt wird, sinkt die Oberfläche der Siliziumschicht auf einen Wert unterhalb einer Ebene einschließlich der Oberfläche der SiO&sub2;-Schicht. Folglich wird die Schicht des Reaktionsproduktes, das über der Siliziumschicht gebildet ist, nicht weiter entfernt, und daher stoppt das Läppen der Siliziumschicht im wesentlichen, wenn die Oberfläche der Siliziumschicht auf ein Niveau absinkt, das mit der Ebene zusammenfällt, die die Oberfläche der SiO&sub2;-Schicht einschließt, wobei die Oberfläche der Siliziumschicht flach endbearbeitet wird und mit der SiO&sub2;-Schicht fluchtet. Somit steigt bei dem selektiven Läpp-Verfahren das Läpp-Ratenverhältnis scharf an, nachdem die Oberfläche des Bereichs der Halbleiterschicht, die dem Bereich der Isolierschicht entspricht, die die Ausnehmung bildet, mit der Ebene übereinstimmt, die die Oberfläche der Isolierschicht einschließt, so daß die dünnen Isolationshalbleiterschichten 152, die eine ausgezeichnete Ebene aufweisen, zu einer gleichmäßigen Dicke endbearbeitet werden, so daß ihre Oberflächen mit der Oberfläche der Isolierschicht übereinstimmen, ohne daß darin ein Schaden auftritt.
Da das Läpp-Ratenverhältnis groß ist, werden alle Bereiche der Siliziumschicht, die den Bereichen der SiO&sub2;- Schicht entsprechen, mit Ausnahme derjenigen, die die Ausnehmungen bilden, entfernt, bevor die SiO&sub2;-Schicht, die als Läpp-Stopper dient, verschlissen ist. Die Läpp-Rate zum Läppen des Silizium-Wafers 121 ist nicht kleiner als 0,05 Mikrometer pro Minute und daher kann das SOI-Substrat 153 mit einer hoher Herstellungsgeschwindigkeit hergestellt werden. Da die Läpp-Flüssigkeit nicht teuer ist und das Läpp-Verfahren keine Schleifkörner verwendet, kann der Silizium-Wafer 121 preiswert geläppt werden.
Wenn der Wafer 121 mit der Läpp-Scheibe 155 geläppt würde, die mit dem harten Kissen 154 versehen ist, wobei eine wäßrige Ethylendiamin-Lösung verwendet wird, die Schleifkörner enthält, würden die Isolations-Siliziumsschichten 121B, die in den Ausnehmungen gebildet werden, die in der SOI- Schicht gebildet werden, und die SiO&sub2;-Schicht, die als Läpp- Stopper dient, durch die Schleifkörner verschlissen, so daß die Flachheit der Oberfläche der Isoliersiliziumschichten 121b gestört würde. Demnach ist es äußerst wünschenswert, den Silizium-Wafer 121 zu läppen, wobei nur eine wäßrige Ethylendiamin-Lösung oder ein wäßriges Kaliumhydroxid verwendet wird. Tabelle 1 Ausführungsform Stand der Technik Keramikscheibe weiches Kissen hartes Kissen Läpprate Schleifen von SiO&sub2; Beschädigung von SiO&sub2; gung von digt Ebenheit Läpplösung hoch geschliffen beschädigt gut Diamin-Lösung niedrig nein schlecht Diamin-Lösung + Schleif mittel
Die Ergebnisse der Läpp-Betriebe durch ein Läpp-Verfahren nach der Ausführungsform und die Ergebnisse der Läpp- Betriebe aufgrund eines vor kurzem vorgeschlagenen Läpp-Verfahrens sind in der Tabelle 1 aufgeführt.
Mit dem selektiven Läpp-Verfahren ist es möglich, die Siliziumschicht zu läppen, um befriedigende Isolations-Siliziumsschichten in den Ausnehmungen zu bilden, sogar, wenn die Breite der Ausnehmungen 100 Mikrometer oder weniger beträgt, während das Läpp-Verfahren, bei dem ein Läpp-Kissen verwendet wird, die Siliziumschichten schabt, die in den Ausnehmungen gebildet sind, und es unmöglich ist, Isolations-Siliziumschichten in den Ausnehmungen zu bilden, wenn die Breite der Ausnehmungen 10 Mikrometer oder kleiner ist.
Bei der Befestigung der Wafer 121 und 126 aneinander im Schritt H, wie in Fig. 2H gezeigt wurde, wird eine Verbindungsvorrichtung 145 oder 149 verwendet. Es werden die gleichen Drücke im gesetzten Richtungen auf die zentralen Bereiche der Wafer 121 und 126 mit den Druckstäben 143 und 144 angelegt, oder mit dem Druckstab bzw. dem Ansatz 146. Demnach beginnen die Wafer 121 und 126, sich von ihren zentralen Bereichen aus zusammenzufügen und der zusammengefügte Bereich erstreckt sich in Richtung auf die Peripherie, und schließlich werden die Wafer 121 und 126 fest aneinander befestigt, um den geschichteten Wafer 127 zu bilden, der im wesentlichen unverworfen ist (die Verwerfung beträgt 3,7 Mikrometer maximal), wie durch die Konturlinien in Fig. 11 angedeutet ist. Die Stufe zwischen benachbarten Konturlinien beträgt 0,50 Mikrometer. Es wird keine Blase, die einem Druck zuzurechnen wäre, die durch Verwerfung im geschichteten Wafer 127 eingefügt wird, in der Schnittstelle 128 zwischen den Wafern 121 und 126 gebildet. Obwohl Drücke in entgegengesetzten Richtungen auf die zentralen Bereiche der Wafer 121 und 126 beim Befestigen der Wafer 121 und 126 aneinander bei dieser Ausführungsform angelegt werden, können die Drücke auf frei wählbare Bereiche der Wafer 121 und 126 angelegt werden.
Es werden nun die Gründe beschrieben, warum die Kontaktoberflächen der Wafer 1 und 17 mit einer Durchschnittsrauhigkeit von 10 x 10 &supmin;¹&sup0; m oder niedriger in Art eines Spiegels endbearbeitet werden, bevor die Wafer 1 und 17 im Schritt H (Fig. 2H) aneinander befestigt werden.
Im allgemeinen liegt die optimale Durchschnittsrauhigkeit Ra der Oberflächen der Siliziumwafer für Halbleitereinrichtungen im Bereich von 15 bis 20 x 10&supmin;¹&sup0; m. Wenn die Durchschnittsrauhigkeit Ra gleich 30 x 10&supmin;¹&sup0; m oder größer ist, können die Wafer nicht aneinander haften, oder, wenn die Wafer aneinanderhaften könnten, würden große Blasen in der Schnittstelle zwischen den Kontaktoberflächen der Wafer gebildet. Es ist allgemein bekannt, daß sich Blasen kaum bilden, wenn die Durchschnittsrauhigkeit im Bereich von 15 bis 20 x 10&supmin;¹&sup0; m liegt.
Es werden nun unsere Experimente beschrieben, mit denen die obere Grenze der Durchschnittsrauhigkeit bestimmt werden kann, unterhalb der keine Blase gebildet wird.
Die Oberflächen der Wafer werden durch ein mechanisches und chemisches Verfahren geläppt, um Musterwafer vorzubereiten, die verschiedene Durchschnittsrauhigkeiten aufweisen. Die Oberflächenrauhigkeiten der mechanisch und chemisch geläppten Musterwafer werden durch eine Laser-Oberflächenrauhigkeit-Testeinrichtung geinessen, die eine Auflösung von 3 x 10&supmin;¹&sup0; m hat, nachdem sie durch ein Waschverfahren gereinigt wurden. Die Musterwafer, die im wesentlichen die gleiche Oberflächenrauhigkeit aufweisen, wurden aneinander befestigt. Die Oberflächen der Musterwafer wurden durch eine Reinigungsflüssigkeit gereinigt, das heißt, durch eine Mischung von Ammonium und Wasserstoffperoxid, bevor die Musterwafer aneinander befestigt wurden, und dann wurden die Musterwafer aneinander in einer reinen Atmosphäre befestigt, nachdem sie getrocknet wurden, um geschichtete Musterwafer zu erhalten. Die geschichteten Musterwafer wurden einer Wärmebehandlung bei 1100 ºC in einer Stickstoffatmosphäre unterworfen, und dann wurden die geschichteten Musterwafer geprüft, um zu sehen, ob irgendwelche Blasen in den geschichteten Musterwafern sich gebildet haben.
Die Ergebnisse der Experimente sind in Fig. 13 gezeigt, bei denen die prozentuale gemessene Basenbildung auf der vertikalen Achse aufgetragen wurde, und die gemessene Durchschnittsrauhigkeit Ra wurde auf der horizontalen Achse aufgetragen. Das Blasenbildungsverhältnis wird bestimmt durch:
[(Bereich der Blasen)/(Oberflächenbereich des geschichteten Wafers)] x 100 (%). Wie man aus der Fig. 13 erkennt, wird keine Blase gebildet, wenn die Durchschnittsrauhigkeit Ra nicht mehr als 10 x 10&supmin;¹&sup0; m beträgt.
Damit können die Wafer 121 und 126 perfekt dicht miteinander befestigt werden, ohne daß die Wafer 121 und 126 sich verwerfen, und ohne, daß irgendwelche Blasen gebildet werden, wobei man die Zusammenbauvorrichtung 145 (Fig. 8) oder 149 (Fig. 9) verwendet, wenn die Durchschnittsrauhigkeit der Wafer 121 und 126 nicht mehr als 10x 10&supmin;¹&sup0; m beträgt.
Das Verfahren zur Bildung der polykristallinen Schicht 2 über der Oberfläche der SiO&sub2;-Schicht 3 in Schritt G (Fig. 2G) wird bei einer vergleichsweise niedrigen Wachstemperatur im Bereich von ungefähr 500 bis ungefähr 950 ºC (bei dieser Ausführungsform ungefähr 600 ºC) ausgeführt. Daher werden Siliziumkristallkörner offensichtlich gleichförmig über der Oberfläche der SiO&sub2;-Schicht 2 mit einer vergleichsweise niedrigen Wachstumsrate gebildet, und daher wird eine große Zahl von Siliziumkristallkörnern gebildet. Folglich wird die polykristalline Siliziumschicht 2 gleichmäßig durch kleinste Siliziumkristallkörner gebildet, ohne daß das anomale Wachstum von nadelförmigen Kristallen auftritt, das heißt, Siliziumbärte, die eine Länge von mehreren zehnfachen einer gewünschten Schichtdicke von ungefähr 5 Mikrometern aufweisen, die vorkommen kann, wenn die polykristalline Siliziumschicht 2 mit einer hohen Wachstumstemperatur im Bereich von 100 bis 1150 ºC gebildet wird. Solche nadelförmigen Kristalle fallen im folgenden Läpp-Verfahren ab und dadurch werden Stiftlöcher in der polykristallinen Siliziumschicht 2 gebildet. Damit kann die polykristalline Siliziumschicht 2, die durch das vorliegende Verfahren gebildet wurde, eine gleichförmige Qualität und keine Stiftlöcher aufweisen, und daher können die so gebildeten Wafer miteinander befestigt werden, ohne daß irgendwelche Blasen in der Schnittstelle gebildet werden. Folglich wird der so gebildete geschichtete Wafer nicht durch die Ausdehnung von Blasen bei der Wärmebehandlung bei der Herstellung von Halbleitereinrichtungen beschädigt, und daher tritt die Verunreinigung eines Ofens bei der Wärmebehandlung der Wafer durch Bruchstücke von gebrochenen Wafern nicht auf.
Eine Läpp-Maschine, die in Fig. 7 gezeigt ist, bei der eine Läpp-Scheibe verwendet wird, die durch Befestigung eines weichen Kissens 135 gebildet ist, das aus einem weichen Blatt 134 besteht, das Schleifkörner 133 enthält, an einer festen Scheibe 132, wird im Schritt G (Fig. 2G) verwendet, um die polykristalline Siliziumschicht 2 zu läppen. Diese Läpp- Maschine kann zum selektiven Läppen des ersten Halbleitersubstrats 17 im Schritt J (Fig. 2J) verwendet werden, bei dem Schleifkörner 133, die eine Härte aufweisen, die niedriger ist als die des Siliziums, verwendet wird. Da die feste Scheibe 132 steif ist und das weiche Kissen 135, das aus dem weichen Blatt 134 besteht, und die Schleifkörner 133 dünn sind, kann das erste Halbleitersubstrat 17 flach durch selektives Läppen geläppt werden, das heißt, das Läppen der Läpp-Scheibe wird angehalten durch die Oberfläche der Isolierschicht 3 (SiO&sub2;-Schicht), um die Isolationshalbleiterbereiche 5 (Siliziumschichten) in den Ausnehmungen zu bilden, die durch die Isolationsschicht 3 gebildet werden, wobei ihre Oberflächen flach sind und mit der Oberfläche der Isolierschicht 3 fluchten. Da die Härte der Schleifkörner 133 niedriger ist als die der ersten Halbleiterschicht 17 und der Isolierschicht 3, wird die Oberfläche des SOI-Substrats 153, das heißt die Oberflächen der Halbleiterbereiche 5 und die der Isolierschicht 3, nicht durch das selektive Läppen beschädigt. Es kann anstelle des weichen Blattes 134 ein Wachs verwendet werden. Wenn ein Wachs verwendet wird, kann die Läpp-Scheibe vorbereitet werden, indem man geschmolzenes Wachs auf die Oberfläche der harten Scheibe 132 aufbringt, und die Läpp-Scheibe kann erneuert werden, wenn man das Wachs durch Schmelzen und Aufbringen eines neuen Wachses auf der Oberfläche der festen Scheibe 132 aufbringt.
Obwohl das selektive Läppen angehalten wird, wenn alle Bereiche der SiO&sub2;-Schicht mit Ausnahme derjenigen, die die Böden der Ausnehmungen beim selektiven Läpp-Prozeß bilden, wie in Fig. 4A und 4B gezeigt ist, freiliegen, kann das selektive Läppen weiter fortgesetzt werden, um die Siliziumschicht 121 weiter zu läppen, bis die Oberflächen der Isolier-Siliziumschichten 152 unterhalb der Oberfläche der SiO&sub2;- Schicht 123 absinken, und zwar leicht um eine Tiefe von ungefähr 200 x 10&supmin;¹&sup0; m, wie in Fig. 15 gezeigt ist. Das Läppen der Siliziumschicht 121, so daß die Oberflächen der Isoliersiliziumschichten 152 unterhalb der Oberfläche der SiO&sub2;- Schicht sinken, bildet alle Isolationssiliziumschichten 152 zu einer weiter gleichförmigen Dicke aus, erleichtert das Behandeln des SOI-Substrats 153 bei der Herstellung von Halbleitereinrichtungen auf den Isoliersiliziumschichten 152 und vermindert die Möglichkeit einer Beschädigung und Verunreinigung der Isoliersiliziumschichten 152 beim Behandeln des SOI- Substrats 153, wodurch die Verläßlichkeit der Halbleitereinrichtung verbessert wird. Wenn gewünscht wird, daß die Isolationssiliziumschichten 152 eine passende Dicke aufweisen sollen, beispielsweise ungefähr 1000 x 10&supmin;¹&sup0; m, wobei ihre Oberflächen sich leicht unter die Oberfläche der SiO&sub2;-Schicht 123 erstrecken, beispielsweise mit einer Tiefe von ungefähr 20 x 10&supmin;¹&sup0; m, können die Ausnehmungen mit einer Tiefe von ungefähr 1200 x 10&supmin;¹&sup0; m gebildet werden.
Ein Getterverfahren zum Gettern der Isolationssiliziumschichten 152 bei der Herstellung einer Halbleitereinrichtung, bei der das SOI-Substrat 153 verwendet wird, wird nun mit Hilfe von Fig. 14 beschrieben.
Im allgemeinen wird ein sogenanntes IG-Verfahren, das eine Ablagerungsschicht aus Sauerstoff innerhalb eines Substrates bildet und die Fehlstellen dazu bringt, daß sie metallische Unreinheiten absorbieren, oder ein sogenanntes EG-Verfahren, welches eine beschädigte Schicht in der unteren Oberfläche des Substrates durch Sandstrahlen oder einer polykristallinen Siliziumschicht auf der unteren Oberfläche eines Substrates bildet, in der Praxis als Gettereinrichtung verwendet, um unmittelbar Halbleitereleinente auf einem Substrat zu bilden, um eine Halbleitereinrichtung herzustellen. Eine solche Gettereinrichtung ist jedoch nicht für ein Halbleitersubstrat mit einem SOI-Aufbau anwendbar, beispielsweise das SOI-Substrat 153, das eine Isolierschicht (SiO&sub2;-Schicht 123) aufweist, die unter den Isoliersiliziumschichten (Isoliersiliziumschichten 152) gebildet wird. Folglich verbleiben metallische Unreinheiten unentfernt in den Schnittstellen zwischen der Source- der Gateelektrode und zwischen der Gate- und der Drainelektrode, so daß ungünstige Effekte auftreten, beispielsweise ein Anstieg des Leckstroms und eine Verminderung der Lebensdauer der Halbleitereinrichtung, oder bezüglich der Kennlinien der Halbleitereinrichtung.
Um solche ungünstigen Effekte von metallischen Unreinheiten auf der Halbleitereinrichtung zu vermeiden, wird eine Gateelektrode 161 auf einer Gate-Oxidschicht 160 gebildet, die auf der Isoliersiliziumschicht 152 gebildet ist, ein Source-Bereich 152s, ein Gate-Bereich 152g und ein Drain-Bereich 152d werden in der Isoliersiliziumschicht 152, wie in Fig. 14 gezeigt ist, gebildet, die äußeren Bereiche des Source-Bereichs 152s und des Drain-Bereichs 152d werden durch Ionenimplantation mit einer elektrisch trägen Unreinheit dotiert, beispielsweise mit Sauerstoffionen, mit einer Dotierdichte von 1 x 10¹&sup6; pro cm², wie in Fig. 14 gezeigt ist, und dann wird das SOI-Substrat 153 wärmebehandelt, um in einer Sauerstoffatmosphäre bei 700 ºC eine Stunde lang ein Gettern durchzuführen, um die Getterbereiche 162 zu bilden. Das Dotieren ist dann erfolgreich, wenn Getterfehler in den Kristallen als Getter gebildet werden.
Die Getterbereiche 162, die somit in den äußeren Bereichen des Source-Bereich 152s und des Drain-Bereichs 152d durch Ionenimplantation gebildet sind, absorbieren die metallischen Unreinheiten während der nachfolgenden Wärmebehandlung bei der Herstellung einer Halbleitereinrichtung, so daß der Leckstrom in der Halbleitereinrichtung reduziert wird und die Lebensdauer vergrößert wird. Das Ionenimplantionsverfahren kann ausgeführt werden, bevor die Gateelektrode 161 gebildet wird oder bevor der Source-Bereich 152s und der Drain-Bereich 152d gebildet werden. Die Getterbereiche 162 sind weiter wirksam bei der Herstellung einer Halbleitereinrichtung, bei der ein Substrat verwendet wird, das durch ein Verfahren gemäß der vorliegenden Erfindung hergestellt wurde, ein Substrat, das durch Trennung von implantierten Sauerstoff (SIMOX) gebildet wird, oder ein Substrat, das durch eine epitaxische Wachstumsmethode gebildet wird, vorausgesetzt, daß das Substrat einen SOI-Aufbau aufweist. Natürlich können die Getterbereiche 162 wirksam für ein Substrat verwendet werden, das Isolationssiliziumschichten aufweist, die mit der Oberfläche der Isolierschicht fluchten. Die elektrisch träge Unreinheit kann eine Substanz sein, die nicht aus Sauerstoff besteht, sondern aus Silizium, Germanium, Kohlenstoff, Stickstoff oder Argon besteht.

Claims

1. Halbleiterspeicher, der aufweist: ein Halbleitersubstrat (1);

eine polykristalline siliziumschicht (2), die auf dem Substrat gebildet ist;

eine Isolierschicht (3), die auf der polykristallinen Schicht gegenüber dem Substrat gebildet ist, wobei die Oberfläche der Isolierschicht gegenüber der polykristallinen Schicht eine Vielzahl von Ausnehmungen (4) aufweist;

einen Halbleiterbereich (5), der in jeder Ausnehmung gebildet ist und einen Source-Drain-Bereich eines entsprechenden MIS-Transistors (6, 7, 12, 13) bereitstellt; und

zumindest einen Kondensator (1, 2, 10, 11), der für jeden MIS-Transistor vorgesehen ist, wobei jeder Kondensator aufweist:

eine erste Elektrode (9, 10), die in einer entsprechenden Ausnehmung in der polykristallinen Schicht unterhalb des entsprechenden MIS-Transistors gebildet ist und elektrisch damit über ein entsprechendes Kontaktloch (8) verbunden ist, das in der Isolierschicht gebildet ist; und

eine dielektrische Schicht (11), die die erste Elektrode von der polykristallinen Schicht trennt, wodurch das Substrat und die polykristalline Schicht die zweite Elektrode des Kondensators bilden.

2. Verfahren zur Herstellung eines Halbleiterspeichers, wobei das Verfahren folgende Schritte aufweist:

selektives Entfernen von Bereichen der Oberfläche des ersten Halbleitersubstrats (17), um Ausnehmungen und Halbleiter-Lands (18) zu bilden, auf denen MIS-Transistoren (6, 7, 13) gebildet werden sollen;

Bilden einer Isolationsschicht (3) über der Oberfläche des ersten Halbleitersubstrats (17);

Bilden entsprechender Kontaktlöcher (8) durch die Isolationsschicht (3), um so die Oberflächen der Lands (l8) des ersten Halbleitersubstrats (17) zu erreichen;

Bilden entsprechender Elektrodenschichten (9, 10) auf der Isolationsschicht (3) und in den Kontaktlöchern (8), um so die Oberflächen der Lands (18) des ersten Halbleitersubstrats (17) über die Kontaktlöcher (8) zu kontaktieren;

Überziehen der Elektrodenschichten (10) mit entsprechenden dielektrischen Schichten (11);

Bilden einer Halbleiterschicht (2) über der Isolationsschicht (3), um die Elektrodenschichten zu bedecken, die mit den dielektrischen Schichten (11) überzogen sind, so daß die Elektrodenschichten (10), die dielektrischen Schichten (11) und die Halbleiterschicht (2) eine Vielzahl von Kondensatoren (2, 10, 11) bilden;

Befestigen eines zweiten Halbleitersubstrats (1) an der Halbleiterschicht (2), nachdem die Kontaktoberfläche der Halbleiterschicht (2) eben gemacht wurde;

Entfernen des ersten Halbleitersubstrats (17), wobei darauf die Lands (18) zurückgelassen werden, die von der Isolierschicht (3) als Halbleiterbereiche (15) umgeben werden; und

Bilden der MIS-Transistoren (6, 7, 13) auf den Lands (18) des ersten Halbleitersubstrats (17), die als Halbleiterbereiche (5) verbleiben, so daß die MIS-Transistoren elektrisch mit den Kondensatoren über die Kontaktlöcher (8) verbunden werden.

3. Verfahren nach Anspruch 2, wobei das erste Halbleitersubstrat (17) entfernt wird, wobei die Lands (18) zurückgelassen werden, die von der Isolationsschicht (3) als Halbleiterbereiche (15) umgeben werden, durch einen Läpp-Prozeß, wobei eine alkaline Flüssigkeit (156) als Läpp-Flüssigkeit verwendet wird, und das Verhältnis der Läpp-Rate zum Läppen der Bereiche des ersten Halbleitersubstrats (17) mit Ausnahme derjenigen, die die Lands (18) bilden, zur Läpp-Rate zum Läppen der Bereiche des ersten Halbleitersubstrats (17), die die Lands (18) bilden, nicht kleiner als zwanzig ist.