JPH0235770A - 半導体メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置、特にダイナミック・ランダム
・アクセス・メモリ（以下ＤＲＡＭと略記する）のメモ
リセルに関するものである。

従来の技術 現在、ＤＲＡＭのメモリセルは、１個のトランジスタと
１個のキャパシタで形成されるものが主流となっている
。近年のＤＲＡＭの大容量化に伴い、メモリセルのサイ
ズの縮少が必須となシ、さまざまな構造のメモリセルが
提案されている。その中の１つにトレンチ・キャパシタ
と呼ばれるものがある。これは半導体基板に溝を設け、
その内面をキャパシタとするもので、従来の平面キャパ
シタに比べて、同じメモリセルのサイズでよシ多くの記
憶容量が得られるという特長がある。さらにメモリセル
のサイズをよシ縮少するために、トレンチ・キャパシタ
の上部にアクセス用トランジスタを設けた構造のメモリ
セルが提案されておシ、この構造を持つメモリセルとし
ては例えば特開昭６１−４２７１号公報に示されている
。

第４図Φ）はこの従来のメモリセルの上面図を示すもの
であり、第４図（ｂ）のＨ−Ｈ’に沿った断面図が第４
図（ａ）である。第４図（、）を参照すると、アクセス
用トランジスタ５２が記憶用キャパシタ６３の上部に重
ねて配置されている。記憶用キャパシタ６３は多結晶シ
リコンなどからなるプラグ６４から形成されており、プ
ラグ６４は溝領域６６中に配置されている。溝領域６６
はｐ＋シリコンまたは他の適当な半導体物質からなる濃
くドープされた基板６６にエツチングにより形成された
ものである。多結晶プラグ６４は、高誘電率をもつ絶縁
層６７により基板６６とは隔離されている。アクセス用
トランジスタ６２は、ソース６８とドレイン６９とチャ
ンネル領域６ｏとゲート電極６１とからなり、記憶用キ
ャパシタ６３の上方に配置されて、Ｓ　ｚ　０２のよう
な絶縁物からなる層６２によって記憶用キャパシタ６３
から絶縁されている。

５８．５９．６０の領域は絶縁層６２上の多結晶シリコ
ン層がレーザ等により溶融再結晶化して形成された単結
晶シリコン領域に形成されたものである。アクセス用ト
ランジスタ５２のソース５８は、記憶用キャパシタ６３
の一方の電極を形成するプラグ５４に直接接続される。

そして基板６６が、記憶用キャパシタ５３の対向電極を
なす。

特にＤＲＡＭセル６１のようなメモリセルのアレイでは
、基板６６がすべてのセルの共通の対向電極をなす。ソ
ース５８とドレイン６９とチャンネル領域６０とが形成
されてなる再結晶領域は、ＳｉＯ２などの絶縁物からな
る絶縁層６３によって、他のＤＲＡＭセル６１の再結晶
領域から絶縁される。最後にゲート電極６１をとり囲む
絶縁層６６を貫通して、アルミニウムまたは他の適当な
導電物質からなる金属線６４がドレイン領域５９に接続
される。ゲート電極６１はワード線に接続されている。

ソース６８とドレイン６９はｎ＋型である。ゲート電極
６１とプラグ６４は共にｎ＋型多結晶性をもつ。チャン
ネル領域６ｏはｐ−、型である。基板５６はｐ＋型であ
る。

第４図（ｂ）にはアクセス用トランジスタ６２のレイア
ウトと、プラグ６４が形成されている溝領域６６とその
レイアウトの相対的な位置が示されている。金属線６４
が接点用孔６６により絶縁層６６を貫通している状態が
示されている。また、接点用孔６７の輪郭が示されてお
シ、この接点用孔６７によってソース６８は絶縁層６２
を貫通し多結晶シリコンのプラグ６４と接続する。第４
図（ｂ）を参照すると、セル面積が有効に活用されてい
ることがわかる。

以上のように構成された従来のメモリセルにおいて、Ｄ
ＲＡＭセル６１は金属線６４を介してドレイン６９に印
加される０または６ｖのどちらかの電位を持っている。

尚、ドレイン６９はセル５１においてはビット線として
働く。また、ドレイン６９に０まだは６ｖの電圧が加え
られると同時に、アクセス用トランジスタ５２を導通さ
せるためにゲー）６１に６ｖの電圧が加えられる。こう
して、基板６６がアース電位にある場合、ドレイン６９
とゲート電極６１の両方に６ｖを加えることにより、５
ｖからアクセス用トランジスタ６２のしきい値電圧を差
し引いた電圧が電極５４にチャージされて記憶用キャパ
シタ６３に２進「１」が書き込まれる。またゲート電極
６１に６ｖを加え、ドレイン５９に０■を加えることに
より電極６４にほぼｏＶがチャージされ１，２進「０」
が記憶用キャパシタ６３に書き込まれる。さらに、それ
らの２進状態はゲート電極に６ｖを加えることにより読
み取られる。

発明が解決しようとする課題 しかしながら上記の構成では、記憶用キャパシタ６３の
絶縁層５７に加わる電圧が２進「ｏ」記憶状態では約Ｏ
Ｖ、２進「１」記憶状態では約６Ｖと異なり、長期的な
動作信頼性の点からみて絶縁層６７の耐圧の劣化が起こ
りやすいという問題点を有していた。

また、アクセス用トランジスタ６２におけるドレイン６
９．チャンネル６０．ソース６８の再結晶化の際、単結
晶の種が存在しないため、結晶面方位が揃わず、しきい
値電圧にばらつきが生じるという問題点を有していた。

また、アクセス用トランジスタ６２のチャンネル６ｏに
一定の電位を与える事ができないので、しきい値電圧が
変化するなど動作が不安定であるという問題点を有して
いた。

本発明は上記問題点を解決するもので、２進「０」記憶
状態と２進「１」記憶状態における容量絶縁膜に加わる
電圧を等しくし、耐圧の劣化が少なく長期的な信頼性の
高いメモリセルを提供し、さらに、アクセス用トランジ
スタのドレイン、チャンネル、ソース、基板を単結晶で
構成し、またチャンネル及び基板に一定の電位を与える
事ができる様な構成とすることによって、特性が秀れ、
かつ安定した動作を行うアクセス用トランジスタを備え
たメモリセルを提供し、また溝の形状に工夫を施す事に
よって、より多くの容量が得られるメモリセルを提供す
る事を目的とする。

課題を解決するだめの手段 この目的を達成するために本発明のメモリセルにおいて
は、単結晶の第１導電型半導体基板内のメモリセルを形
成する部分に、第２導電型半導体員を形成し、上記第２
導電型半導体層に、溝内に第２導電型半導体層の一部が
島状に残る様な形状の溝を設け、上記溝の内面に容量絶
縁膜を形成し、さらに容量絶縁膜が形成された溝内に不
純物が多量に導入された第２導電型電荷蓄積層を形成し
て記憶用キャパシタを構成している。記憶用キャパシタ
の上部には絶縁層が形成され、さらにその上部にアクセ
ス用トランジスタが形成されている。

アクセス用トランジスタは絶縁層上部に上記絶縁層の一
部を除去する事により露出した上記第２導電型半導体層
を種結晶としてラテラルシーディングエピタキシャル法
によってビット線方向に連続して形成された単結晶の不
純物濃度の高い第１導電型半導体層と、その上部にエピ
タキシャル法によってビット線方向に連続して形成され
た単結晶の第１導電型半導体層と、この第１導電型半導
体層に形成された第２導電型のソース・ドレインと、ソ
ースと溝内に形成された第２導電型電荷蓄積層とを電気
的に接続するために上記絶縁層と、上記ラテラルシーデ
ィングエピタキシャル法及びエピタキシャル法によって
形成された第２導電型半導体層を貫通する様に形成され
た第２導電型層と、ゲート酸化膜とワード線とから構成
されている。

ドレインにはビット線が電気的に接続されている。

アクセス用トランジスタの基板を構成する」二相ラテラ
ルシーディングエビタキ７ヤル法及びエピタキシャル法
によって形成された第２導電型半導体層は、異なるビッ
ト線に属するアクセス用トランジスタ間ではビット線方
向に形成された絶縁層により相互に電気的に絶縁されて
いる。

この発明によるメモリセルの製造方法は、第１導電型半
導体基板のメモリセル形成部に第２導電型半導体層を形
成する工程と、上記第２導電型半導体層に、第１の溝内
に上記第２導電型半導体層の一部が島状に残る様な形状
の上記第１の溝を設ける工程と、上記第１の溝の表面に
濃度の高い第２導電型不純物を導入する工程と、上記第
１の溝の表面に容量絶縁膜を形成する工程と、上記第１
の溝内に不純物濃度の高い第２導電型電荷蓄積層を形成
する工程と、上記の複数の工程により形成された記憶用
キャパシタの上部に絶、縁層を形成する工程と、上記絶
縁層に、単結晶を成長させるために単結晶の上記第２導
′賀型半導体層を露出させる第２の溝と、アクセス用ト
ランジスタのソースと上記第１の溝内に形成された第２
の導電型電荷蓄積層とを電気的に接続させるための第３
の溝を設ける工程と、上記絶縁層上に、露出された上記
単結晶の第２導電型半導体層を種結晶としてラテラルシ
ーディングエピタキシャル 物濃度の高い第１導電型半導体層を形成する工程と、上
記第１導電型半導体層の上部に不純物濃度の低い第１導
電型半導体層をエピタキシャル法によー〕て形成する工
程と、上記ラテラルシーディングエピタキシャル法とエ
ピタキシャル法によってそれぞれ形成された第１導電型
半導体層のうち、異なる番地に対応したビット線に接続
されたアクセス用トランジスタの基板を相互に電気的に
絶縁するための領域をビット線方向に選択的に除去して
第４の溝を形成する工程と、上記第４の溝を絶縁層で埋
め込む工程と、上記アクセス用トランジスヨのソースと
、上記第２心電型半導体層の上記第１の溝内に形成され
た第２導′直型電荷蓄積層を電気的に接続するために上
記記憶用キャパシタの上部に形成された絶縁１四に設け
られた上記第３のｉＭｔ内及びその上方の上記ラテラル
シーディングエピタキシャル法でそれぞれ形成された第
１導電型半導体層をイオン注入により第２導電型層に変
換する工程と、上記不純物濃度の低い第１導電型半導体
層の上部にゲート酸化膜とワード線を形成する工程と、
上記不純物濃度の小さい第１７＃電型半導体層に第２導
電型のドレインと、上記イオン注入により変換された第
２導電型層に電気的に接続されるように形成された第２
導電型のソースを設ける工程と、上記アクセス用トラン
ジスタの上部に絶縁層を形成する工程と、上記アクセス
用トランジスタの上部に設けられた絶縁層にド１／イン
とビット線の電気的接続をとるだめのコンタクトホール
を設ける工程と、上記コンタクトホールを埋め込みドレ
インと電気的接続を行うビット線を形成する工程とから
構成されている。

作　　　用 この構成によって第１心電型半導体ｂ％板を接地し、そ
のメモリセルを形成する部分に設けられた第２導市型半
導体層に、２進ｒＯＪと「１−」の中間の電圧を加える
事により、２進１−ｏＪ＋ｒ’Ｊを記憶保持する際にそ
れぞれ容量絶縁膜に加わる電圧がほぼ等しくなる。その
結果１．従来に比べて加わる最大の電圧が低くなるので
容量絶縁膜の耐圧の劣化が少なく信頼性が高くなる。ま
た、アクセス用トランジスタのソース、ドレイン、チャ
ンオル、基板の半導体、轡が結晶面方位の揃った小結晶
で構成されるので特性の秀れたアクセス用トランジスタ
が提供される。また絶縁層上にラテラルシーディングエ
ピタキンヤル法によって形成された不純物濃度の高い第
１導電型半導体層はビット線方向に連続して形成されて
いるので、メモリセルアレイの端部より一定の電位を供
給する事が可能となり、しきい１ｆｆＨ１ｉ：圧のばら
つきが低減されアクセス用トランジスタの安定した動作
が可能となる。

実施例 以Ｆ本発明の実施例について、図面を９１１イしながら
説明する。第１図（ｂ）は本発明の第１の実施例におけ
るメモリセルの上面図、第１図（ａ）は第１図（ｂ）の
Ａ−Ａ／に沿った断面図、第１図（ｃ）は記憶用キャパ
シタの溝の形成を説明するだめの上面図である。

第１図（、）において、Ｐ型半導体基板１内のメモリセ
／ｖ８Ｑを形成する部分にＮ型半導体層２が形成されて
いる。Ｎ型半導体層２には溝内にＮ型半導体層２の一部
が島状に残るような溝２ｏが形成されている。溝２Ｑを
上面から見ると第１図（Ｃ）の様な形状となっている。

溝２ｏの表面にはイオン注入あるいは拡散などによυＮ
　層３が形成される。溝２００表面には容量絶縁膜４が
形成され、容１１１絶縁膜４が形成された溝２０内には
Ｎ　型電荷蓄積層５が形成されている。以上に述べた各
要素によってキャパシタ１９が形成される。キャパシタ
１９の上部にはアクセス用トランジスタ８１が形成され
ている。アクセス用トランジスタ８１は絶縁層６の上部
に下から順に形成さハるＰ＋型半導体層ア、Ｐ型半導体
層８．ゲート酸化膜１０゜ワード線１１とＰ型半導体層
８に形成されたＮ＋型のソース１２とドレイン１３から
構成されている。Ｐ　型半導体層７とＰ型半導体層８は
ビット線方向に連続して形成されているが、異なる番地
のビット線に接続された複数のアクセス用トランジスタ
の基板を構成する戸型半導体層７．Ｐ型半導体層８とは
電気的に絶縁されている。Ｐ３Ｒ層ら、　　Ｐ　　型半
導体層７．　　Ｐ型半導体層８を貫通するように形成さ
れたＮ＋。層９によってアクセス用トランジスタ８１の
ソース１２とＮ　型電荷蓄積層５がコンタクト１７を介
して電気的に接続されている。アクセス用トランジスタ
８１の上部ニは絶縁層１６が設けられ、絶縁層１５には
コンタクトホールが形成されて、ビット線１６とドレイ
ン１３がビット線コンタクト１８を介して電気的に接続
されている。

次に本発明のメモリセルの製造方法について図面を参照
しながら説明する。第２図（ａ）〜（ｉ）は本発明のメ
モリセルの製造方法を示す断面図であり、第３１図（ａ
）〜（ｑ）はその上面図である。まずＰ型半導体基板１
内のメモリセルを構成する部分にヒ素。

リンなどの゛イオン注入とドライブインの工程などによ
りＮ型半導体層２が形成される〔第２図（ａ）参照〕。

次に、Ｎ型半導体ｊ〜２の上面にＳ　ｚ　Ｏ２２１が堆
債され、Ｓ　１０２２１上にレジストが形成され、パタ
ーニングされた後、レジストをマスクとしてＳ　ｚ、　
０２２１が異方性エツチングにより除去される。

レジストを除去した後、今度はＳｉ○２２１をマスクと
してＮ型半導体層２に溝２０が異方性エツチングにより
形成される〔第２図（ｂ）及び第３図（ａ）参照〕。そ
して、溝内に島状に残すＮ型半導体層２の上方の部分以
外の領域にレジスト２２のバタンを形成する〔第２図（
Ｃ）及び第３図（ｂ）参照〕。このレジスト２２をマス
クとしてＳ　ｓ　０２２１とＮ５半導体層２を異方性エ
ツチングし、レジスト２２を除去すると、第２図（ｄ）
に示すような溝２ｏが形成される。Ｎ型半導体層２の溝
２０内の表面にイオン注入又はＰＯＣｅ３拡散などの方
法でＮ　層３を形成した後、溝２ｏの表面に容量絶縁膜
４を形成する〔第２図（ｅ）参照〕。この容量絶縁膜４
は酸化膜であってもよいし、酸化膜−窒化膜一酸化膜の
３層構造の膜、あるいは酸化タンクルなどの高誘電率の
膜であってもよい。次に、溝内にＮ型不純物を多量に混
入したポリシリコンを堆積し、エッチパックして溝２Ｑ
内にＮ　型電荷蓄積層６を形成する〔第２図（ｆ）及び
第３図（Ｃ）参照〕。そして、絶縁層６を形成した後、
単結晶の戸型半導体層７を形成するために単結晶部を露
出させる溝３１とキャパシタ１９とアクセス用トランジ
スタ８１の電気的コンタクトをとるための溝２３が形成
される〔第２図（ｑ）及び第３図（ｄ）参照〕。

次に溝３１によって露出した単結晶を種としてラテラル
シーディングエピタキシャル法によってＰ型不純物が多
量に混入された単結晶からなるＰ＋型半導体層７が形成
される。その後エピタキシャル法によって単結晶からな
る不純物濃度の低いＰ型中導体層８を形成する。そして
異なる番地のビット線に接続されたアクセス用トランジ
スタの基板を相互に電気的に絶縁するだめの溝１００を
ビット線方向に設けるためにＰ＋型半導体層７とＰ型中
導体層８を除去し、溝１００内に絶縁膜３゜を埋め込む
〔第２図（ｈ）及び第３図（ｅ）参照〕。この工程によ
り異なる番地のビット線に接続されるアクセス用トラン
ジスタ８１の基板は相互に電気的に絶縁される。

次に、キャパシタ１９とアクセス用トランジスタ８１を
電気的に接続するだめの溝２３の上方の領域のみが露出
する様にレジストをパターニングし、Ｎ型不純物をイオ
ン注入してＮ＋層９を形成する〔第２図（ｉ）参照〕。

レジストを除去した後ゲート酸化膜１０を形成し、ポリ
シリコン又は金属又はその化合物からなるワード線１１
を形成する。

その後ソース１２．ドレイン１３を形成する領域及びワ
ード線１１の領域が露出する様にレジストをパターニン
グし、Ｎ型不純物をイオン注入してＰ型中導体層８にＮ
型ソース１２とドレイン１３を形成する〔第２図（Ｄ及
び第３図（ｆ）参照〕。第３図（ｆ）で妊わかりやすい
様にゲート酸化膜１ｏは描いていない。

最後に、絶縁層１５を形成した後、ドレイン１３とビッ
ト線１６の電気的コンタクトをとるための穴を開孔し、
金属又はその化合物からなるビット線１６を形成してメ
モリセル８ｏが完成する〔第１図（ａ）及び第３図（ｑ
）参照〕。

以上の様に構成されたメモリセルについて以下その動作
を説明する。電荷はビット線１６．ビット線コンタクト
１８．ドレイン１３．チャンネル１４、ソース１２．Ｎ
　層９．コンタクト１７を通ってＮ＋型重電荷蓄積層５
蓄積される。Ｐ＋型半導体Ｍ７の存在により、同じビッ
ト線１６に属するメモリセル８ｏのＮ＋層９間に寄生Ｍ
Ｏ３効果は発生しない。Ｐ型半導体基板にはＯｖが、キ
ャパシタ１９のセルプレートとなるＮ＋層３及びＮ型半
導体層２には２進ｒＯＪと１の中間の電圧（例えば１．
ｅｓＶ）が、Ｐ＋型半導体層７及びＰ型半導体Ｎ８には
Ｏｖないしそれよシも若干低い電圧が加えられている。

ワード線１１は、アークセス用トランジスタ８１のゲー
トの役割も果たしている。メモリセル８ｏに２進「１」
を書き込む場合はビット線１６に高電圧（例えば３Ｖ）
を加え、ワード線１１に高電圧（例えば４Ｖ）を加える
。

すると電子がＮ＋型重電荷蓄積層５らコンタクト１７Ｎ
＋層９．ソース１２．チャンネル１４．ドレイン１３．
ビット線コンタクト１８．ビット線１６を通して引き抜
かれる。そしてワード線を低電圧（例えばＱＶ）にする
と、Ｎ型半導体層２よりもＮ＋型重電荷蓄積層６方が約
１．６ｖ高くなり、メモリセル８ｏに２進「１」が書き
込まれる。メモリセル８０に２進「○」を書き込む場合
はビット線１６に低電圧（例えばｏＶ）を加え、ワード
線１１に高電圧（例えば４Ｖ）を加える。これにより電
子がビット線１６から２進「１」書き込みの際と反対の
経路をたどってＮ＋型重電荷蓄積層５蓄えられる。そし
てワー　ド線１１を低電圧（例えばｏＶ）にすると、Ｎ
型半導体層２よりもＮ＋型重電荷蓄積層５方が約１．５
ｖ低くなり、メモリセ／Ｉ／８０に２進「○」が書き込
まれる。

さらに、これらの２進状態はワード線１１に高電圧（例
えば４Ｖ）を加える事により読み取られる。また異なる
ビット線１６に属するアクセス用トランジスタ８１０チ
ヤンネル１４は絶縁膜３゜により相互に電気的に絶縁さ
れているのでワード線１１に高電圧を加えだ時ビット線
１６には正しく情報が読み出される。

以上のように本実施例によれば、Ｎ型半導体層２に２進
ｒＯＪと「１」の中間の電位を加える事により、２進ｒ
ＯＪと「１」の記憶状態における容量絶縁膜４に加わる
電圧がほぼ等しくなるので、従来例に比べて容量絶縁膜
４に加わる最大電圧が低くなり、耐圧の劣化が少なくな
り、長期的な信頼性が向上する。またアクセス用トラン
ジスタ８１の基板である、Ｐ＋型半導体層７とＰ型半導
体層８が面方位の揃った単結晶で構成されると同時にメ
モリセルアレイの端部より一定の電圧を印加させる事が
できるので、しきい値電圧のばらつきの少ない秀れた特
性が得られ、安定した動作が可能となる。まだ、溝２０
の形状に工夫を施す事により従来に比べてキャパシタ１
９の表面積が大１幅に増加するので記憶容量も大幅に増
加し、ＤＲＡＭとしての動作が非常に有利となる。また
、Ｎ＋型重電荷蓄積層６容量絶縁膜４によって憂われて
いるのでα線により誘起されるソフトエラーにも強い。

なお、Ｐ型をＮ型に、Ｐ＋型をＮ＋型にそれぞれ置き換
えてもよい。まだ、アクセス用トランジスタ８１はＬＤ
Ｄ構造としてもよい。

発明の効果 以上の様に本発明においても、第１導電型半導体基板内
のメモリセルを構成する部分に第２導′准型半導体層を
設け、上記第２導電型半導体層にｔｕｆｔを設けた後、
上記溝の表面に容量絶縁膜を形成し、上記溝内に不純物
濃度の濃い第２導′准型電荷蓄積層を設けてキャパシタ
を構成し、上記第２４′准型半導体層に２進ｒＯＪと１
１」書き込みの中間の電圧を加える事により、２進「○
」記憶状態と２進「１」記憶状態における上記容量絶縁
膜に加わる電圧を等しくし、耐圧の劣化が少なく長期的
な信頼性の高い秀れたメモリセルを実現する事ができる
。

また、本発明はアクセス用トランジスタの基板をラテラ
ルシーディングエピタキシャル法ニよって形成された面
方位の揃った単結晶の不純物濃度の高い第１導電型半導
体層と、エピタキシャル法によって形成された面方位の
揃った単結晶の第１導電型半導体層とで構成する事によ
り、しきい値電圧のばらつきが少なく、特性の秀れたア
クセス用トランジスタを構成要素とする秀れたメモリセ
ルを実現できるものである。

さらに本発明はアクセス用トランジスタの基板となる上
記ラテラルシーディングエピタキシャル法によって形成
された不純物濃度の高い第１導電型半導体層と、上記エ
ピタキシャル法によって形成された第１導電型半導体層
をビット線方向に連続して形成し、メモリセルの端部か
ら一定の電圧を供給する様な構成とする事により、安定
した動作を行うアクセス用トランジスタを構成要素とす
る秀れたメモリセルを実現できるものである。

【図面の簡単な説明】

第１図（′ｂ）は本発明の第１の実施例におけるメモリ
セルの上面図、第１図（ａ）は第２図（ｂ）のＡ−Ａ／
に沿った断面図、第１図（Ｃ）はメモリセルを構成する
キャパシタの溝の上面図、第２図（ａ）〜＜＋）は本発
明の第１の実施例におけるメモリセルの製造工程を示す
断面図、第３図（、）〜（ｑ）は本発明の第１の実施例
におけるメモリセルの製造工程を示す上面図で、第２図
（ｂＬ　（ｃＬ　（ｆＬ　（ｑＬ虞Ｌ　（］）はそれぞ
れ第３図（ａ）、　（ｂ）、　（Ｃ）、　（ｄ）、　（
ｅ）、　（ｆ）のそれぞれＢ−Ｂ／、Ｃ−Ｃ／　、　Ｄ
−Ｄ／、　Ｅ−Ｅ’、　Ｆ−Ｆ’、　Ｇ−Ｇ’に沿った
断面図、第４図（ｂ）は従来のメモリセルの上面図、第
４図（ａ）は第４図（ｂ）のＨ−Ｈ／に沿った断面図で
ある。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型半
導体層、半導体層、９・・・・・・Ｎ　層、１０・・・
・・・ゲート酸化膜、１１・・・・・・ワード線、１２
・・・・・・ソース、１３・・・・・・ドレイン、１４
・・・・・・チャンネル、１５・・・・・・絶縁層、１
６・・・・・ピント線、１７・・・・・・コンタクト、
１８・・・・・・ビット線コンタクト、１９・・・・・
・キャパシタ、２゜・・・溝、２１・・・・・・Ｓ１０
　２２・・・・・・レジスト、２３２′１ ・・・・・・溝、３０・・・・・・絶縁膜、３１・・・
・・・溝、８０・・・・・・メモリセル、８１・・・・
・・アクセス用トランジスタ、１０Ｑ・・・・・・溝。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名図 ８Ｉ７２てごζ肩トランジスタ 第 図 富 図 ２２Ｉ／シス上 第 図 第 図 第 図 第 図

Claims (4)

【特許請求の範囲】
1. （１）第１導電型半導体基板に設けられた第２導電型半
   導体層と、上記第２導電型半導体層に設けられた溝と、
   上記溝内部の表面に設けられた高誘電率の容量絶縁膜と
   、上記容量絶縁膜の設けられた上記溝内部に、設けられ
   た第２導電型電荷蓄積層とからなるキャパシタを有し、
   上記第２導電型半導体層に、上記キャパシタに２進「０
   」を書き込む場合の電圧と２進「１」を書き込む場合の
   電圧の中間の電圧を印加する事を特徴とする半導体メモ
   リ装置。
2. （２）第２導電型半導体層に設けられた溝が、溝内に上
   記第２導電型半導体層の一部が島状に残る様な形状であ
   る事を特徴とする特許請求の範囲第１項に記載の半導体
   メモリ装置。
3. （３）メモリセルのアクセス用トランジスタの基板が、
   メモリセルのキャパシタ上に形成された一部を除去され
   た絶縁層上にビット線方向に連続して形成され、上記基
   板は異なる番地の上記ビット線に属する上記アクセス用
   トランジスタ間では、ビット線方向に形成された絶縁層
   により相互に電気的に絶縁され、メモリセルアレイの端
   部で、上記アクセス用トランジスタの基板に一定の電圧
   を供給し、上記アクセス用トランジスタのソースと、上
   記キャパシタの電荷蓄積層とが上記キャパシタ上に形成
   された絶縁層の除去された部分を介して電気的に接続さ
   れている事を特徴とする半導体メモリ装置。
4. （４）第１導電型半導体基板のメモリセル形成部に第２
   導電型半導体層を形成する工程と、上記第２導電型半導
   体層に、第１の溝内に上記第２導電型半導体層の一部が
   島状に残る様な形状の上記第１の溝を設ける工程と、上
   記第１の溝の表面に濃度の高い第２導電型不純物を導入
   する工程と、上記第１の溝の表面に容量絶縁膜を形成す
   る工程と、上記第１の溝内に不純物濃度の高い第２導電
   型電荷蓄積層を形成する工程と、上記の複数の工程によ
   り形成された記憶用キャパシタの上部に絶縁層を形成す
   る工程と、上記絶縁層に、単結晶を成長させるために単
   結晶の上記第２導電型半導体層を露出させる第２の溝と
   、アクセス用トランジスタのソースと上記第１の溝内に
   形成された第２導電型電荷蓄積層とを電気的に接続させ
   るための第３の溝を設ける工程と、上記絶縁層上に、露
   出された上記単結晶の第２導電型半導体層を種結晶とし
   てラテラルシーディングエピタキシャル法によって不純
   物濃度の高い第１導電型半導体層を形成する工程と、上
   記第１導電型半導体層の上部に不純物濃度の低い第１導
   電型半導体層をエピタキシャル法によって形成する工程
   と、上記ラテラルシーディングエピタキシャル法とエピ
   タキシャル法によってそれぞれ形成された第１導電型半
   導体層のうち、異なる番地に対応したビット線に接続さ
   れたアクセス用トランジスタの基板を相互に電気的に絶
   縁するための領域をビット線方向に選択的に除去して第
   ４の溝を形成する工程と、上記第４の溝を絶縁層で埋め
   込む工程と、上記アクセス用トランジスタのソースと、
   上記第２導電型半導体層の上記第１の溝内に形成された
   第２導電型電荷蓄積層を電気的に接続するために上記記
   憶用キャパシタの上部に形成された絶縁層に設けられた
   上記第３の溝内及びその上方の上記ラテラルシーディン
   グエピタキシャル法とエピタキシャル法でそれぞれ形成
   された第１導電型半導体層をイオン注入により第２導電
   型層に変換する工程と、上記不純物濃度の低い第１導電
   型半導体層の上部にゲート酸化膜とワード線を形成する
   工程と、上記不純物濃度の小さい第１導電型半導体層に
   第２導電型のドレインと、上記イオン注入により変換さ
   れた導電型層に電気的に接続されるように形成された第
   ２導電型のソースを設ける工程と、上記アクセス用トラ
   ンジスタの上部に絶縁層を形成する工程と、上記アクセ
   ス用トランジスタの上部に設けられた絶縁層にドレイン
   とビット線の電気的接続をとるためのコンタクトホール
   を設ける工程と、上記コンタクトホールを埋め込みドレ
   インと電気的接続を行うビット線を形成する工程とを備
   えてなることを特徴とする半導体メモリ装置の製造方法
   。