KR20080086389A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은, 스크라이브(scribe) 라인 영역을 축소화하면, 웨이퍼 위에 형성된 반도체 장치 각각을 분리할 때에 발생하는 크랙이, 내습(耐濕) 실드링(shield ring)에 도달하는 것을 방지하는 것을 과제로 한다.
본 발명은, 반도체 기판 위에 형성된 반도체 장치로서, 소자를 갖는 소자 영역과, 상기 소자 영역을 둘러싸는 내습 링과, 상기 내습 링과 상기 반도체 장치의 외주단 사이로서 상기 반도체 기판 위에 형성된 절연층, 상기 절연층 중에, 상기 외주단을 따라 연장되는 제 1 금속선과, 상기 절연층에 형성된 홈을 갖는 것을 특징으로 하는 반도체 장치를 제공한다.
Figure P1020080026245
스크라이브 에지, 내습 실드링, 콘택트 층간막, PCM 패턴

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING SEMICONDUCTOR DEVICE}

반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 크랙을 방지하는 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.

웨이퍼 위에 반도체 장치를 작성할 때, 유효 칩 수는 반도체 장치의 면적 및 스크라이브(scribe) 라인 영역의 면적에 의해 결정된다. 그래서 스크라이브 라인 영역을 축소화하는 것을 행하여, 1웨이퍼당 유효 칩 수를 증가시키는 것이 요망되고 있다.

그런데, 스크라이브 라인 영역은, 웨이퍼 위에 형성된 복수의 반도체 장치 각각으로 분리할 때에, 레이저 절단 또는 톱날에 의한 절단을 하기 위해서 필요한 영역이다.

한편, 반도체 장치는 회로 패턴 영역과, 회로 패턴 영역 및 스크라이브 라인 영역에 인접하여, 반도체 장치를 개별적으로 분리할 때에 발생하는 크랙을 흡수하기 위한 외주 영역을 갖는다.

여기서, 칩 절단에 기인하는 크랙을 흡수하기 위한 외주 영역은, 스크라이브 라인 영역의 끝에서 칩 내부의 내습(耐濕) 실드링(shield ring)까지의 영역이다. 또한, 내습 실드링은 회로 패턴 영역과 외주 영역의 경계에 배치되어 있다. 그리고, 내습 실드링은 웨이퍼 위에 형성된 복수의 반도체 장치 각각을 분리한 후에, 절단면으로부터의 습기가 반도체 장치 내부에 진입하는 것을 방지하는 목적으로 형성되는 것이다.

이상에서 기술한 크랙을 흡수하기 위한 외주 영역을 축소하는 제안으로서, 반도체 장치의 최상층부에 형성되는 커버막에 크랙 진행 방지용의 홈을, 스크라이브 라인 영역의 끝으로부터 내습 실드링 사이에 설치하는 것이 있다(예를 들면, 특허문헌 1).

또한, 스크라이브 라인 영역의 끝으로부터 내습 실드링 사이에, 반도체 장치의 최상으로부터 기판에 이르기까지의 홈을 형성하여, 금속 재료를 매립하는 것이 제안되어 있다(예를 들면, 특허문헌 2).

[특허문헌 1] 일본국 특허공개 평09-199449호 공보

[특허문헌 2] 일본국 특허공개 평10-41408호 공보

본 발명의 과제는, 웨이퍼 위에 형성된 반도체 장치 각각을 분리할 때에 발생하는 크랙의 진행을 방지하는 것에 있다.

본 발명의 하나의 측면은, 반도체 기판 위에 형성된 반도체 장치로서, 소자를 갖는 소자 영역과, 소자 영역을 둘러싸는 내습 링과, 내습 링과 반도체 장치의 외주단 사이로서 상기 반도체 기판 위에 형성된 절연층, 절연층 중에, 상기 외주단을 따라 연장되는 제 1 금속선과, 절연층에 형성된 홈을 갖는 것을 특징으로 하는 반도체 장치를 제공한다.

본 발명의 다른 한 측면은, 반도체 장치의 제조 방법으로서, 소자 영역을 둘러싸는 내습 링 영역에 제 1 배선을 형성하는 공정과, 내습 링 영역과 반도체 장치의 외주단 사이에, 외주단을 따라 연장되는 제 2 배선을 형성하는 공정과, 제 1 배선 및 상기 제 2 배선을 덮도록 절연막을 형성하는 공정과, 외주단과 상기 내습 링 영역 사이의 상기 절연막에 홈을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

본 발명에 의하면, 웨이퍼 위에 형성된 반도체 장치 각각을 분리할 때에 발생하는 크랙의 소자 영역으로의 진행을, 스크라이브 영역과 소자 영역 사이의 외주 영역에서 방지할 수 있다.

본 발명에 의하면, 스크라이브 영역과 소자 영역 사이의 외주 영역에서, 절연층 중에 형성된 금속선과, 최상 절연막에 형성된 개구부로 이루어지는 크랙 진행 방지 구조를, 반도체 장치를 제조하는 공정과 동시에 형성할 수 있다.

이하, 본 발명의 실시예 1, 실시예 2, 실시예 3, 실시예 4, 실시예 5, 실시예 6, 실시예 7 및 실시예 8에 관하여 설명한다. 또한, 본 발명은 상기 실시예에 한정되는 것이 아니다.

[실시예 1]

실시예 1은, 반도체 소자가 형성되는 소자 영역과 스크라이브 영역 사이에 위치하는 외주 영역에서, 소자 영역을 둘러싸도록 상기 절연층에 형성된 홈 내에 매립된 금속선과, 상기 외주 영역에서, 상기 금속선상으로서 상기 최상 절연막에 형성된 홈을 구비하는 것을 특징으로 하는 반도체 장치에 관한 것이다.

실시예 1을 도 1 내지 도 6을 이용하여 설명한다.

도 1은, 실시예 1의 반도체 장치를 나타낸 평면도이다. 그리고, 도 1은 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)을 나타낸다.

소자 영역(8a)은 반도체 장치에서 반도체 회로의 패턴이 형성되어 있는 영역이다.

스크라이브 영역(8b)은 웨이퍼 위에 형성된 반도체 장치를 분리할 때에 절단되는 영역이다.

외주 영역(8c)은 반도체 장치에서, 스크라이브 영역(8b)과 소자 영역(8a) 사이에 위치하여, 소자 영역을 둘러싸도록 배치되어 있는 영역이다.

스크라이브 에지(1)는 스크라이브 영역(8b)과 반도체 장치의 경계선이다. 즉, 스크라이브 에지(1)는 스크라이브 영역(8b)과 외주 영역(8c)의 경계선이다.

개구부(2a)는 반도체 장치를 구성하는 최상 절연막에 형성된 홈 형상의 개구이다. 또한, 개구부(2a)는 외주 영역(8c)에 배치되어, 소자 영역(8a)을 프레임 형상으로 둘러싸도록 배치되어 있다. 또한, 이후에 기술하는 금속선(2b)과 평면적으로 겹치는 위치에 배치되어 있다.

여기서, 개구부(2a)는 스크라이브 영역(8b)에서, 절단 장치의 레이저빔 또는 톱날에 의해 반도체 장치를 절단했을 때에 발생하는, 최상층 절연막의 박리 또는 크랙(균열)의, 소자 영역(8a)으로의 진행을 방지한다.

개구부(2a)가 최상층 절연막에 홈 형상으로 형성되어 있기 때문에, 스크라이브 영역(8b)측으로부터 최상층 절연막 중을 진행해 온 크랙의 진행이 정지한다고 생각되기 때문이다.

금속선(2b)은 반도체 장치를 구성하는 배선과 동일한 금속 재료에 의해 구성된다. 그리고, 금속선(2b)은 후술하는 바와 같이, 소자 영역(8a)을 둘러싸도록 절연층에 형성된 홈 내에, 상기의 금속 재료를 매립함으로써 형성된다. 또한, 상기의 절연층은 반도체 장치에서 배선층 사이를 이격시키는 절연층이다.

여기서, 후술하는 바와 같이, 금속선(2b)은 스크라이브 영역(8b)측에서 진행해 온, 절연층 중의 크랙의, 소자 영역(8a)으로의 진행을 방지한다. 절연 재료는 응력이 가해지면 탄력성이 없기 때문에 균열되기 쉽지만, 금속 재료는 탄력성이 있어, 파괴에 이르기까지에는 큰 응력이 필요하게 된다. 따라서, 절연층 중의 홈에 금속 재료가 매립되어 있으면, 절연층 중의 크랙의 진행은 방지된다고 생각된다.

내습 실드링(3)은 반도체 장치를 구성하는 배선과 동일한 금속 재료에 의해 구성된다. 즉, 내습 실드링(3)은 소자 영역(8a)과 외주 영역(8c)의 경계선에 배치되어, 소자 영역(8a)을 둘러싸도록 배치되어 있다. 내습 실드링(3)은, 후술하는 바와 같이, 반도체 장치를 형성하는 모든 배선층에 의해 형성되어 있고, 내습 실드링(3)을 구성하는 모든 배선은 배선간에 형성되어, 상하의 배선을 접속하는, 홈 내에 매립된 금속 플러그에 의해 접속되어 있다. 또한, 금속 플러그는 후술하는 바와 같이, 주로, 콘택트 창에 매립된 금속 재료 전체를 말하는데, 홈 내에 매립된 금속 재료 전체도 금속 플러그로 한다.

여기서, 내습 실드링(3)은 반도체 장치를 절단한 후에, 스크라이브 영역(8b)으로부터 소자 영역(8a)으로의 수분 침투를 방지한다. 내습 실드링(3)은 소자 영역(8a)을 둘러싸는 금속의 벽과 같은 형상을 하고 있기 때문이다. 또한, 내습 실드링(3)을 구성하는 금속 재료와 수분이 반응함으로써, 수분이 금속 재료 부분에 머물기 때문에, 소자 영역(8a)으로의 수분의 침투를 방지하고 있다고도 고려된다.

도 2는 실시예 1의 반도체 장치의 변형예를 나타낸 평면도이다. 그리고, 도 2는 스크라이브 에지(1), C창 실드(6a), 금속선(6b), 내습 실드링(3), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)을 나타낸다. 도 1과 동일한 것에는 동일한 부호를 부여했다. 즉, 스크라이브 에지(1), 내습 실드링(3), 소자 영 역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)은, 도 1에 나타낸 것과 동일한 것이다.

C창 실드(6a)는 외주 영역(8c)에 배치되어 있으며, 반도체 장치를 구성하는 최상 절연막에 형성된 개구이다. 또한, C창 실드(6a)는 소자 영역(8a)의 변의 길이와 동일한 길이를 갖는 직사각형의 4개의 홈으로 구성되어 있고, 상기의 4개의 홈은 소자 영역(8a)을 둘러싸도록 배치되어 있다. 단, 소자 영역(8a)의 4코너에서, 상기의 4개의 홈은 불연속이다. 또한, 후술하는 금속선(6b)과 평면적으로 겹치는 위치에 배치되어 있다. 또한, C창 실드(6a)는 개구부(2a)와 같은 역할을 한다.

금속선(6b)은 반도체 장치를 구성하는 배선과 동일한 금속 재료에 의해 구성된다. 그리고, 금속선(6b)은 후술하는 바와 같이, 소자 영역(8a)을 둘러싸도록 절연층에 형성된 직사각형의 4개의 홈 내에, 상기의 금속 재료를 매립함으로써 형성된다. 즉, 상기의 4개의 홈은 소자 영역(8a)의 4코너에서, 링 형상을 구성하지 않고, 불연속이다. 또한, 상기의 절연층은 반도체 장치에서 배선층 사이를 이격시키는 절연층이다. 그리고, 금속선(6b)의 효과는 상기의 금속선(2b)과 동일한 것이다.

여기서, 가는 선으로 이루어지는 화살표로 나타낸 확대도는 소자 영역(8a)의 코너를 나타낸 확대도이다. 이 변형예에서는 금속 재료가 열팽창에 의해 신장되었을 때 발생하는 절연층과 금속 재료간의 응력이, 금속 재료가 매립된 홈끼리의 사이에 축적되는 것을 방지할 수 있다. 금속선(2b)의 형상은 코너부에서, 90도이기 때문에, 코너부에 응력이 집중한다. 그러나, 금속선(6b)에서는, 응력이 가해지는 방향에서는, 절연층과 금속 재료는, 금속 재료를 매립한 홈의 변에서 접촉하고 있으므로, 응력이 분산되기 때문이다.

또한, 굵은 화살표로 나타낸, 또 하나의 확대도에 나타낸 바와 같이, 금속선(2b)의 코너부를 면따기하는 것으로도, 마찬가지로, 금속선(2b)의 코너부에서, 응력을 분산시킬 수 있다. 마찬가지로, 응력이 가해지는 방향에서, 절연층과 금속 재료는, 면따기를 행한 변에서 접촉하고 있기 때문이다.

도 3의 (a) 및 도 3의 (b)는, 실시예 1의 반도체 장치의 단면도이며, 실시예 1에서의 금속선(2b)의 효과를 나타낸 도면이다. 또한, 도 3의 (a)는, 도 1 및 도 2에 나타낸 A-A' 단면을 나타낸 단면도이다. 또한, 도 3의 (b)는, 도 1 및 도 2에 나타낸 B-B' 단면을 나타낸 단면도이다.

도 3의 (a) 및 도 3의 (b)는 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), STI(shallow trench isolation)(10), MOS 트랜지스터의 소스 영역(11), MOS 트랜지스터의 드레인 영역(12), MOS 트랜지스터의 게이트 전극(13), 사이드 월(14), 기판(15a), 웰(15b), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b), 배선 및 플러그(33, 34, 35, 36, 37, 38, 39), 플러그(42), 배선(43), 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g), 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h), 배선(46i) 및 화살표(60, 61, 62, 63)를 나타낸다.

스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3)은 도 1의 설명에서의 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3)과 동일한 것이다.

도 3의 (b)를 참조하여, 이하, 소자 영역(8a)에 관한 B-B' 단면에 관하여 설명한다. 도 3의 (b)는 M0S 트랜지스터 등을 포함하는 벌크 부분, 하층 배선 부분, 중간층 배선 부분, 상층 배선 부분, 최상층 배선 부분 및 커버막 부분을 나타낸다.

벌크 부분은 기판(15a), 웰(15b), STI(10) 및 MOS 트랜지스터를 포함한다.

기판(15a)은 반도체 소자가 형성되는 반도체 기판이며, 소정의 도전형을 갖는다. STI(10)는 반도체 소자를 전기적으로 분리하는 소자 분리이며, 반도체 소자간에 형성된 홈과, 그 홈에 매립된 절연물로 형성되어 있다. 웰(15b)은 기판(15a)의 표면으로부터 기판의 내부를 향하여 형성된 불순물 영역이며, 웰(15b) 내에 형성되는 MOS 트랜지스터와 반대의 도전형을 갖는 불순물이 확산되어 있다.

M0S 트랜지스터의 소스 영역(11)은 M0S 트랜지스터의 소스 전극을 형성하는 영역이며, 기판(15a)에 기판(15a)의 도전형과는 다른 도전형을 나타내는 불순물을 도입한 불순물 확산 영역이다. MOS 트랜지스터의 드레인 영역(12)은 MOS 트랜지스터의 드레인 전극을 형성하는 영역이며, 드레인 영역(12)과 동일한 불순물 확산 영역이다. MOS 트랜지스터의 게이트 전극(13)은, 기판(15a)의 표면에 형성된 게이트 산화막(도시 생략) 위에 형성되어 있고, 예를 들면, 폴리실리콘, 실리사이드, 금속으로 형성되어 있다. 또한, MOS 트랜지스터의 게이트 전극(13)의 양측에 드레인 영역(12), 소스 영역(11)이 형성되어 있다. 사이드 월(14)은 게이트 전극(13)의 측벽에 형성되어 있고, 예를 들면, 실리콘 산화막(SiO2)으로 형성되어 있다. 절연막(16)은 MOS 트랜지스터 위에 형성된 절연막으로, 예를 들면, 실리콘 산화막(SiO2)으로 형성되어 있다.

하층 배선 부분은 콘택트 층간막(17, 18)과, 그것보다 상층의 4층분의 배선층 및 그 층간막을 포함한다.

콘택트 층간막(17, 18)은 절연막(16) 위에 순차적으로 적층된 절연막이며, MOS 트랜지스터와, M0S 트랜지스터와 전기적으로 콘택트를 취하는 배선 사이에 설치된 절연막이다. 배선 및 플러그(33)는, 콘택트 층간막(18) 중의 홈에 매립되고, MOS 트랜지스터와 전기적으로 콘택트를 취하는 배선 및 콘택트 층간막(17) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 비어란 절연막을 상하로 관통해서 형성된 개구를 말한다. 또한, 콘택트 플러그는 봉(棒) 형상의 금속 단일체로서, 콘택트 플러그의 상단 및 하단에서 배선과 접속하고, 상부의 배선과 하부의 배선을 전기적으로 접속하는 것을 말한다. 그리고, 배선 및 콘택트 플러그는 금속 재료, 예를 들면, 구리(Cu) 및 구리(Cu)와 절연막의 경계선에 형성된 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 구성되어 있다. 또한, 구리(Cu)가 배선의 주요 부분이다. 또한, 탄탈(Ta) 또는 탄탈나이트라이드(TaN)는 구리(Cu)가 절연막 중에 확산되는 것을 방지하는 확산 방지막으로서 작용한다.

배선 층간막(19, 20)은 콘택트 층간막(18) 위에 순차적으로 적층된 절연막이며, 배선과 배선 사이에 설치된 절연막이다. 배선 및 플러그(34)는 배선 층간 막(20) 중의 홈에 매립된 배선 및 배선 층간막(19) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 상기의 배선 및 콘택트 플러그는 상기와 동일하게 구성된다.

배선 층간막(21, 22)은 배선 층간막(20) 위에 순차적으로 적층된 절연막이며, 배선과 배선 사이에 설치된 절연막이다. 배선 및 플러그(35)는, 배선 층간막(22) 중의 홈에 매립된 배선 및 배선 층간막(21) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 상기의 배선 및 콘택트 플러그는 상기와 동일하게 구성된다.

배선 층간막(23, 24)은 배선 층간막(22) 위에 순차적으로 적층된 절연막으로, 배선과 배선 사이에 설치된 절연막이다. 배선 및 플러그(36)는 배선 층간막(24) 중의 홈에 매립된 배선 및 배선 층간막(23) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 상기의 배선 및 콘택트 플러그는 상기와 동일하게 구성된다.

중간층 배선 부분은 배선 층간막(25, 26)과, 그것보다 상층의 2층분의 배선층 및 그 층간막을 포함한다.

배선 층간막(25, 26)은 배선 층간막(24) 위에 순차적으로 적층된 절연막으로, 배선과 배선 사이에 설치된 절연막이다. 배선 및 플러그(37)는, 배선 층간막(26) 중의 홈에 매립된 배선 및 배선 층간막(25) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 상기의 배선 및 콘택트 플러그는 상기와 동일하게 구성된다.

배선 층간막(27, 28)은 배선 층간막(26) 위에 순차적으로 적층된 절연막으로, 배선과 배선 사이에 설치된 절연막이다. 배선 및 플러그(38)는 배선 층간막(28) 중의 홈에 매립된 배선 및 배선 층간막(27) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 상기의 배선 및 콘택트 플러그는 상기와 동일하게 구성된다.

상층 배선 부분은 배선 층간막(29, 30)과, 그것보다 상층의 1층분의 배선층을 포함한다.

배선 층간막(29, 30)은 배선 층간막(28) 위에 순차적으로 적층된 절연막으로, 배선과 배선 사이에 설치된 절연막이다. 배선 및 플러그(39)는 배선 층간막(30) 중의 홈에 매립된 배선 및 배선 층간막(29) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 상기의 배선 및 콘택트 플러그는 상기와 동일하게 구성된다.

최상층 배선 부분은 배선 층간막(31)과, 플러그(42)와, 그것보다 상층의 1층분의 배선층으로 형성된 배선(43)을 포함한다.

배선 층간막(31)은 배선 층간막(30) 위에 적층된 절연막으로, 배선과 배선 사이에 설치된 절연막이다. 플러그(42)는 배선 층간막(31) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 플러그(42)의 콘택트 플러그는, 표면이 티탄 나이트라이드로 덮인 구리(Cu)로 구성되는 것 외에, 텅스텐(W)에 의해서도 구성할 수 있다.

배선(43)은, 배선 층간막(31) 위에 형성된 최상층의 배선이다. 또한, 배 선(43)은 구리(Cu) 또는 알루미늄(Al)으로 구성되어 있다. 또한, 도시한 바와 같이 알루미늄(Al)으로 구성하는 경우에는, 배선(43)은, 포토리소그래피법에 의해 패터닝된 레지스트를 마스크로, 에칭에 의해 형성된다. 한편, 도시는 하지 않았지만, 구리(Cu)로 구성하는 경우에는, 배선(43)은 커버막(32a) 중에 홈을 형성하여, 구리(Cu)를 그 홈에 매립함으로써 형성된다.

커버막 부분은 커버막(32a) 및 커버막(32b)을 포함한다. 커버막(32a)은 배선(43) 위에 적층된 절연막이다. 커버막(32b)은 커버막(32a) 위에 적층된 최상층의 절연막이다.

도 3의 (a)를 참조하여, 이하, 스크라이브 영역(8b)으로부터 내습 실드링(3)에 관한 A-A' 단면에 관하여 설명한다. 도 3의 (a)는, 스크라이브 에지(1), 금속선(2b), 개구부(2a) 및 내습 실드링(3)을 나타낸다.

내습 실드링(3)은, 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h), 배선(46i)으로 구성되어 있다.

배선 및 플러그(46a)는, 콘택트 층간막(18) 중의 홈에 매립된 배선 및 콘택트 층간막(17) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 상기의 비어에는, 소자 영역(8a)으로 사용되는 통상의 직사각형상의 비어에 더하여, 홈 형상으로 형성된 비어도 포함하는 것으로 한다. 배선 및 플러그(46a)는 기판(15a)에 접속되어 있다. 또한, 상기의 배선 및 콘택트 플러그는, 예를 들면, 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 덮인 구리(Cu)로 구성된다. 탄탈(Ta) 또는 탄탈나이트라이드(TaN)는 구리(Cu)가 콘택트 층간막(17, 18)에 확산되는 것을 방지하는 확 산 방지막의 역할을 한다.

배선 및 플러그(46b)는 배선 층간막(20) 중의 홈에 매립된 배선 및 배선 층간막(19) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 배선 및 플러그(46b)는 배선 및 플러그(46a)에 접속되어 있다. 상기의 배선 및 콘택트 플러그도 상기와 마찬가지로 듀얼 다마신(dual damascene)법으로 형성된다.

배선 및 플러그(46c)는 배선 층간막(22) 중의 홈에 매립된 배선 및 배선 층간막(21) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 배선 및 플러그(46c)는 배선 및 플러그(46b)에 접속되어 있다. 상기의 배선 및 콘택트 플러그도 상기와 마찬가지로 듀얼 다마신법으로 형성된다.

배선 및 플러그(46d)는 배선 층간막(24) 중의 홈에 매립된 배선 및 배선 층간막(23) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 배선 및 플러그(46d)는 배선 및 플러그(46c)에 접속되어 있다. 상기의 배선 및 콘택트 플러그도 상기와 마찬가지로 듀얼 다마신법으로 형성된다.

배선 및 플러그(46e)는 배선 층간막(26) 중의 홈에 매립된 배선 및 배선 층간막(25) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 배선 및 플러그(46e)는 배선 및 플러그(46d)에 접속되어 있다. 상기의 배선 및 콘택트 플러그도 상기와 마찬가지로 듀얼 다마신법으로 형성된다.

배선 및 플러그(46f)는 배선 층간막(28) 중의 홈에 매립된 배선 및 배선 층간막(27) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 배선 및 플러그(46f)는 배선 및 플러그(46e)에 접속되어 있다. 상기의 배선 및 콘택트 플러그 도 상기와 마찬가지로 듀얼 다마신법으로 형성된다.

배선 및 플러그(46g)는 배선 층간막(30) 중의 홈에 매립된 배선 및 배선 층간막(29) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 배선 및 플러그(46g)는 배선 및 플러그(46f)에 접속되어 있다. 상기의 배선 및 콘택트 플러그도 상기와 마찬가지로 듀얼 다마신법으로 형성된다.

플러그(46h)는 배선 층간막(31) 중의 비어에 매립된 콘택트 플러그이다. 플러그(46h)는 배선 및 플러그(46g)에 접속되어 있다. 또한, 상기의 콘택트 플러그는 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 덮인 구리(Cu) 외에, 텅스텐(W)으로 구성할 수도 있다.

배선(46i)은 배선 층간막(31) 위에 형성되는 배선이다. 배선(46i)은 플러그(46h)에 접속되어 있다. 또한, 배선(46i)은 구리(Cu) 또는 알루미늄(Al)으로 구성되어 있다. 또한, 도시한 바와 같이, 알루미늄(Al)으로 구성하는 경우에는, 배선(46i)은 포토리소그래피법에 의해 패터닝된 레지스트를 마스크로, 에칭에 의해 형성된다. 한편, 도시는 하지 않지만, 구리(Cu)로 형성하는 경우에는, 배선(46i)은, 커버막(32a) 중에 홈을 형성하여, 구리(Cu)를 그 홈에 매립함으로써 형성된다.

금속선(2b)은 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g)으로 구성되어 있다. 또한, 금속선(2b)을 구성하는 배선은, 내습 실드링(3)을 구성하는 플러그(46h) 및 배선(46i)에 상당하는 부분의 배선을 포함하지 않는다. 후술하는 개구부(2a)의 홈의 깊이를 어느 정도 확보할 필요가 있기 때문이다.

배선(45a)은 콘택트 층간막(18) 중의 홈에 매립된 금속 재료로 구성되어 있 다. 또한, 상기의 금속 재료는 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 덮인 구리(Cu)로 구성된다. 탄탈(Ta) 또는 탄탈나이트라이드(TaN)는 구리(Cu)가 콘택트 층간막(18)에 확산되는 것을 방지하는 확산 방지막의 역할을 한다.

배선(45b)은 배선 층간막(20) 중의 홈에 매립된 배선으로 구성되어 있다. 상기의 배선도 상기와 같은 다마신법에 의해 형성된다.

배선(45c)은 배선 층간막(22) 중의 홈에 매립된 배선으로 구성되어 있다. 상기의 배선도 상기와 같은 다마신법에 의해 형성된다.

배선(45d)은 배선 층간막(24) 중의 홈에 매립된 배선으로 구성되어 있다. 상기의 배선도 상기와 같은 다마신법에 의해 형성된다.

배선(45e)은 배선 층간막(26) 중의 홈에 매립된 배선으로 구성되어 있다. 상기의 배선도 상기와 같은 다마신법에 의해 형성된다.

배선(45f)은 배선 층간막(28) 중의 홈에 매립된 배선으로 구성되어 있다. 상기의 배선도 상기와 같은 다마신법에 의해 형성된다.

배선(45g)은 배선 층간막(30) 중의 홈에 매립된 배선으로 구성되어 있다. 상기의 배선도 상기와 같은 다마신법에 의해 형성된다.

개구부(2a)는 커버막(32a) 및 커버막(32b) 중에 형성된 홈이다. 개구부(2a)는, 예를 들면, 도 3의 (a)에 나타낸 바와 같이 커버막(32b)을 관통하여, 커버막(32a)의 도중까지 도달하는 홈이다.

또한, 개구부(2a)를 구성하는 홈의 소자 영역(8a) 측의 끝과, 배선(45a 내지 45g)의 소자 영역(8a)측의 끝은, 평면적인 위치가 일치하고 있다. 단, 배선(45a 내지 45g)의 소자 영역(8a)측의 끝이, 개구부(2a)를 구성하는 홈의 소자 영역(8a)측의 끝에 대해서, 단면도상에서, 1㎛∼10㎛의 범위에서 좌우로 벗어나 있어도, 개구부(2a)와 금속선(2b)으로부터 얻어지는 효과가 감소되는 일은 없다.

스크라이브 에지(1)는 반도체 장치의 최외주단이다.

도 3의 (a)를 이용하여, 실시예 1의 반도체 장치에서의 개구부(2a) 및 금속선(2b)의 효과를 설명한다.

도 3의 (a)에서, 화살표 60 또는 61은, 스크라이브 영역(8b)에서, 반도체 장치를 절단할 때에, 스크라이브 에지(1)에서 발생한 크랙의 진행 상태를 나타낸 것이다.

여기서, 반도체 장치에는 도 3의 (b)에 나타낸 바와 같이 8층의 배선층을 형성하기 위해, 15층의 배선 층간막이 형성되어 있다. 따라서, 크랙은 화살표 60 또는 61에 나타낸 바와 같이, 배선 층간막을 따라 진행하는 것으로 고려된다.

그래서, 배선 층간막 중의 홈에 금속 재료를 매립해서 형성된 금속선(2b)이 존재하면, 배선 층간막 중의 크랙의 진행을 방지할 수 있다고 고려된다.

배선 층간막을 형성하고 있는, 후술하는 절연물은 탄력성이 없어, 힘이 가해지면, 균열되기 쉽다. 그러나, 금속 재료는 탄력성이 있어, 힘이 가해져도, 파손되는 것은 생각하기 어렵기 때문이다. 왜냐하면, 크랙의 진행에 의한 응력이 금속 재료에 걸리면, 탄성 변형을 함으로써, 그 응력을 완화하기 때문이다. 또한, 금속 재료의 탄성 변형의 한계를 넘어, 금속 재료가 파괴되기에 이르는 응력은, 절연물을 파괴하는 응력보다 큰 것이 되기 때문이다.

따라서, 금속선(2b)은 배선 층간 중의 크랙의 진행을 확실히 방지하는 효과가 있다.

다음에, 도 3의 (a)에서, 화살표 63은, 금속선(2b)이 없는 경우에, 개구부(2a)의 끝으로부터 크랙이 진행하는 것을 나타낸다

개구부(2a)의 끝에서 크랙이 진행하는 이유는 이하이다. 우선, 스크라이브 영역(8c)에서 반도체 장치 절단시에 발생하는 커버막의 박리가 진행한다. 그리고, 미리 커버막에 개구부(2a)의 홈이 배치되어 있는 것에 의해, 커버막 박리의 진행은 방지된다. 그 때, 스크라이브 영역(8b)으로부터의 힘이 개구부(2a)의 홈의 소자 영역(8a)측에 가해지게 되기 때문이다.

그래서, 발명자는 도 3의 (a)에서, 금속선(2b)이 있는 경우에, 개구부(2a)의 끝에서 진행된 크랙이, 화살표 62와 같이, 금속선(2b)을 따라 진행하는 것을 발견했다.

그러므로, 개구부(2a)의 끝에서 진행된 크랙은, 내습 실드링(3)에 도달하지 않고, 내습 실드링(3) 및 소자 영역(8a)이, 금속선(2b)에 의해 보호되는 효과가 있다.

따라서, 금속선(2b)에 대해서 소자 영역(8a)측에 발생한 크랙의 진행도 확실히 방지하는 효과가 있다.

그러므로, 실시예 1의 반도체 장치는, 금속선(2b) 및 개구부(2a)로 이루어지는 크랙 진행 방지 구조를 갖는 반도체 장치이다.

도 4를 이용하여, 실시예 1의 반도체 장치의 변형예를 설명한다. 도 4는 실 시예 1의 반도체 장치의 변형예에 대해서, 도 1 또는 도 2의 A-A' 단면에 상당하는 단면을 나타낸 단면도이다. 그리고, 도 4는 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b), 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g, 45h), 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h), 배선(46i) 및 화살표(60, 61, 62, 63)를 나타낸다.

도 1에 나타낸 것과 동일한 것에는, 동일한 번호를 부여했다. 즉, 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3)은 도 1의 설명에서의 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3)과 동일한 것이다. 또한, 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b)도 도 1의 설명에 있는 것과 동일한 것이다. 단, 금속선(2b)이 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g) 및 배선(45h)으로 구성되어, 배선(45h)이 추가되어 있는 점에서는 다르다.

배선(45h)은 내습 실드링(3)의 배선(46i)과 동일한 배선층(최상층 배선층)에 속하는 금속 배선이다. 그리고, 배선(45h)은 알루미늄(Al)으로 구성되어 있다. 따라서, 소자 영역(8a)에서의 배선(43)을 형성하는 공정 중, 알루미늄(Al)으로 배선(43)을 형성하는 공정과 동일한 공정에 의해, 배선(45h)은 형성된다.

배선(45h)은 소자 영역(8b) 및 내습 실드링(3)을 둘러싸는 링 상태를 하고 있다. 그리고, 배선(45h)의 폭은 개구부(2a) 홈의 폭보다 크다.

또한, 실시예 1의 반도체 장치에서는, 내습 실드링(3)의 배선(46i)에 상당하는 배선이 없었던 것은, 배선(46i)에 상당하는 배선이 구리(Cu)였던 경우에는, 구리(Cu)가 노출되어, 구리(Cu)에 의한 금속 오염이 프로세스 장치 내에 퍼지는 것을 방지하기 위함이었다.

그러나, 배선(45h)은 알루미늄(Al)으로 구성되어 있기 때문에, 금속 오염의 문제는 없다. 왜냐하면, 알루미늄(Al)에 의해 금속 오염이 있어도, 그 영향은 거의 없는 것이 알려져 있기 때문이다.

따라서, 도 4에서는, 개구부(2a)와 배선(45h) 사이에는 커버막(32a, 32b)이 남아 있지만, 개구부(2a)가 배선(45h)에 도달하고 있어도 좋다.

도 4에 나타낸 실시예 1의 반도체 장치의 변형예에서의, 개구부(2a) 및 금속선(2b)의 효과는 이하이다.

도 4에서, 화살표 60 또는 61의 방향으로부터 크랙이 진행해 온 경우에는, 실시예 1의 반도체 장치의 금속선(2b)과 마찬가지로, 상기의 크랙의 진행을 방지할 수 있는 것은 물론이다.

또한, 화살표 63의 방향으로, 금속선(2b)이 없는 경우에는, 개구부(2a)의 끝에서 크랙이 진행되는 것을 설명했다.

그리고, 실시예 1의 반도체 장치의 금속선(2b)에서는, 배선(45a) 내지 배선(45g)이 있음으로써, 화살표 62의 방향으로 크랙이 진행되는 방향이 바뀌므로, 소자 영역(8a)으로의 크랙의 진행을 방지할 수 있었다.

그래서, 실시예 1의 반도체 장치의 변형예의 금속선(2b)에서는, 금속선(2b) 에 배선(45h)이 포함되어 있고, 배선(45h)의 폭이 개구부(2a)의 홈의 폭보다 크기 때문에, 화살표 63의 방향으로의 크랙의 진행 그 자체를 방지할 수 있는 효과가 있다. 배선(45h)은 알루미늄(Al)으로 구성되어 있으므로, 탄력성이 높기 때문이다.

도 5의 (a), 도 5의 (b), 도 5의 (c) 및 도 6을 이용하여 실시예 1의 반도체 장치 제조 공정을 설명한다.

도 5의 (a), 도 5의 (b) 및 도 5의 (c)는 실시예 1의 반도체 장치의 제조 공정을, 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면에 의해 설명하는 도면이다. 도 6은 실시예 1의 반도체 장치에서, 상층 배선 형성 공정, 최상층 배선 형성 공정 및 커버막 형성 공정 종료 후의 반도체 장치의 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면을 나타낸 단면도이다. 도 5의 (a), 도 5의 (b), 도 5의 (c) 및 도 6은, 개구부(2a), 금속선(2b), 내습 실드링(3), STI(10), MOS 트랜지스터의 소스 영역(11), MOS 트랜지스터의 드레인 영역(12), MOS 트랜지스터의 게이트 전극(13), 사이드 월(14), 기판(15a), 웰(15b), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b), 배선 및 플러그(33, 34, 35, 36, 37, 38, 39), 플러그(42), 배선(43), 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g), 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h) 및 배선(46i)을 나타낸다. 또한, 도 3의 (a) 및 도 3의 (b)와 동일한 것에 대해서는, 동일한 번호를 부여했다.

도 5의 (a)는, 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면을 나타낸다. 또한, 도 5의 (a)는 실시예 1의 반도체 장치에서, 벌크 형성 공정 종료 후의 반도체 장치의 단면을 나타낸다. 벌크 형성 공정이란, 주지의 공정에서 M0S 트랜지스터를 형성하는 공정이다.

예를 들면, 도 5의 (a)의 B-B' 단면에 나타낸 바와 같이, 기판(15a)에 반도체 소자를 전기적으로 분리하는 STI(10)를 형성한다. 이어서, MOS 트랜지스터의 도전형과는 반대의 불순물을 웰(15b) 내에 이온 주입하고, 열처리를 행하여, 웰(15b)을 형성한다. 기판(15a)의 표면에 게이트 절연막을 형성한다. 또한, 게이트 절연막에는, 실리콘 산화막(SiO2), 고유전체막이 사용된다. 그 다음에, 게이트 절연막 위에 폴리실리콘을 퇴적하고, 포토리소그래피법에 의해 게이트 전극 형상의 포토마스크를 형성하고, 이방성(異方性) 에칭에 의해 폴리실리콘을 에칭하여, 게이트 전극(13)을 형성한다. 이어서, 소스·드레인·익스텐션 영역에 게이트 전극을 마스크로 이온 주입에 의해 M0S 트랜지스터의 도전형과 동일한 불순물을 주입한다. 그렇게 하면, 게이트 전극(13)의 양측에 소스·드레인·익스텐션 영역이 형성된다. 절연막을 M0S 트랜지스터 위에 퇴적시켜서, 이방성 에칭을 가함으로써 게이트 전극(13)의 측벽에 사이드 월(14)을 형성한다. 게이트 전극(13) 및 사이드 월(14)을 마스크로, 소스·드레인 영역에, 이온 주입에 의해 M0S 트랜지스터의 도전형과 동일한 불순물을 주입한다. 그렇게 하면, 사이드 월(14)의 양측에 소스·드레인 영역이 형성되고, 소스·드레인·익스텐션 영역과 일체가 된 확산 영역이 완성된다. 그 다음에, M0S 트랜지스터 위에 절연막(16)을 퇴적시킨다.

한편, 도 5의 (a)의 A-A' 단면에서는, 내습 실드링(3) 부분에는, 상기의 공 정 중, 게이트 절연막을 형성하는 공정 및 절연막(16)을 형성하는 공정과 동시에 게이트 절연막 및 절연막(16)이 형성된다. 그러나, 그 이외의 공정에서는 형성되는 것이 없다. 단, 내습 실드링(3)을 구성하는 배선 및 플러그(46a)의 하부의 기판(15a)에는, MOS 트랜지스터의 소스·드레인 영역 형성 공정시, 기판(15a)과 도전형이 동일한 불순물이 도입되어 있는 확산층이 형성되어 있어도 좋다. 내습 실드링(3)의 전위가 안정하기 때문이다. 또한, 금속선(2b) 부분에는, 게이트 절연막을 형성하는 공정 및 절연막(16)을 형성하는 공정과 동시에 게이트 절연막 및 절연막(16)이 형성된다.

도 5의 (b)는 실시예 1의 반도체 장치에서, 하층 배선 형성 공정 종료 후의 반도체 장치의 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면을 나타낸다. 하층 배선 형성 공정이란, 주지의 공정, 소위 듀얼 다마신 공정에 의해, 하층 배선을 형성하는 공정이다.

예를 들면, 도 5의 (b)의 B-B' 단면에서는, CVD법에 의해, 실리콘 산화막(SiO2)과 질화막(Si3N4)으로 이루어지는 콘택트 층간막(17), 실리콘 산화막(SiO2)으로 이루어지는 콘택트 층간막(18)을 퇴적시킨다. 이어서, 콘택트 층간막(18)에는, MOS 트랜지스터에 접속하는 배선을 형성하는 홈을 형성한다. 이어서, 콘택트 층간막(17)에는, MOS 트랜지스터의 소스 영역(11), 드레인 영역(12) 또는 게이트 전극(13)에 접하는 비어를 형성한다. 그 다음에, 탄탈(Ta) 또는 탄탈나이트라이드(TaN)를, 상기의 비어 및 홈의 내측에 CVD법에 의해 퇴적시킨다. 그 다음에, 구 리(Cu)를 도금법에 의해 퇴적시킨다. 그 다음에, 콘택트 층간막(18) 위의 구리(Cu)를, CMP(chemical mechanical polishing)법에 의해 제거한다. 그 결과, 상기의 홈 및 비어에 구리(Cu)가 매립되어, 배선 및 플러그(33)가 형성된다.

한편, 도 5의 (b)의 A-A' 단면에서는, 내습 실드링(3) 부분에는, 상기의 공정이 동일하게 행해져, 배선 및 플러그(46a)가 형성된다. 또한, 금속선(2b) 부분에는, 콘택트 층간막(17) 중에 비어가 형성되지 않아, 그 결과, 구리(Cu)로 이루어지는 플러그가, 콘택트 층간막(17) 중에 형성되는 일이 없다. 따라서, 상기의 공정에서, 금속선(2b) 부분에는, 콘택트 층간막(18) 중의 홈에 배선(45a)이 형성된다.

그리고, 상기와 동일한 공정에 의해, 도 5의 (b) 배선 층간막(19, 20), 배선 및 플러그(34), 내습 실드링(3)을 구성하는 배선 및 플러그(46b) 및 금속선(2b)을 구성하는 배선(45b)을 형성한다.

또한, 상기와 동일한 공정을 반복함으로써, 도 5의 (b)에 나타낸 배선 층간막(21, 22, 23, 24), 배선 및 플러그(35, 36), 내습 실드링(3)을 구성하는 배선 및 플러그(46c, 46d) 및 금속선(2b)을 구성하는 배선(45c, 45d)을 형성한다.

도 5의 (c)는 실시예 1의 반도체 장치에서, 중간층 배선 형성 공정 종료 후의 반도체 장치의 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면을 나타낸다. 중간층 배선 형성 공정이란, 주지의 공정, 소위 듀얼 다마신 공정에 의해, 중간층 배선을 형성하는 공정이다.

따라서, 하층 배선 형성 공정과 동일한 공정을 반복함으로써, 배선 층간 막(25, 26, 27, 28), 배선 및 플러그(37, 38), 내습 실드링(3)을 구성하는 배선 및 플러그(46e, 46f) 및 금속선(2b)을 구성하는 배선(45e), 배선(45f)을 형성한다.

도 6은 실시예 1의 반도체 장치에서, 상층 배선 형성 공정, 최상층 배선 형성 공정 및 커버막 형성 공정 종료 후의 반도체 장치의 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면을 나타낸 단면도이다.

상층 배선 형성 공정은, 주지의 공정, 소위 듀얼 다마신 공정에 의해, 상층 배선을 형성하는 공정이다. 따라서, 상기와 동일한 공정에 의해, 배선 층간막(29, 30) 배선 및 플러그(39), 내습 실드링(3)을 구성하는 배선 및 플러그(46g) 및 금속선(2b)을 구성하는 배선(45g)을 형성한다.

최상층 배선 형성 공정은, 주지의 배선 및 플러그를 형성하는 공정에 의해, 최상층 배선을 형성하는 공정이다.

예를 들면, 도 6의 B-B' 단면에 나타낸 바와 같이, CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 배선 층간막(31)을 퇴적시킨다. 이어서, 배선 층간막(31)에, 배선 및 플러그(39)에 접속하는 비어를 형성한다. 이어서, 텅스텐(W)을 스퍼터링법 또는 CVD 법에 의해, 전체면에 퇴적한다. 그 다음에, CMP법에 의해, 배선 층간막(31) 위의 텅스텐(W)을 제거한다. 그 결과, 텅스텐(W)이 배선 층간막(31) 중의 비어에 매립된다. 따라서, 텅스텐(W)으로 이루어지는 플러그(42)가 형성된다. 그 다음에, 배선 층간막(31) 위에 알루미늄(Al)을 스퍼터링법에 의해 퇴적시킨다. 그 다음에, 포토리소그래피법에 의해, 배선 형상의 레지스트 패턴을 알루미늄(Al) 위에 형성한다. 그 다음에, 이방성 에칭에 의해, 배선(43)을 형성한다.

한편, 도 6의 A-A' 단면에 나타낸 바와 같이, 상기와 동일한 공정에 의해, 내습 실드링(3)의 플러그(46h) 및 배선(46i)을 형성한다.

또한, 금속선(2b)을 구성하는 최상층 배선은 형성되지 않는다. 후술하는 개구부(2a)를 형성할 때에, 개구부(2a) 홈의 바닥이, 최상층 배선에 접촉하는 것을 피하기 위함이다. 여기서, 금속선(2b)을 구성하는 최상층 배선이 있던 경우, 개구부(2a) 홈의 바닥이, 최상층 배선에 접촉했다고 하면, 최상층 배선이 구리(Cu)로 형성되어 있던 경우, 구리(Cu)가 노출되어, 그 공정 및 그 후의 공정에서, 프로세스 장치가 구리(Cu)에 의해 오염되는 원인이 되기 때문이다. 또한, 개구부(2a)의 홈의 깊이가 충분한 것이 아니면, 커버막(32a, 32b)의 박리의 진행을 방지할 수 없기 때문이다.

커버막 형성 공정은, 도 6의 B-B' 단면에서는, CVD법에 의해서, 실리콘 산화막(SiO2) 또는 질화막(Si3N4)을 퇴적해서 커버막(32a, 32b)을 형성하는 공정이다. 한편, 도 6의 A-A' 단면에서는, 커버막(32a, 32b) 형성 후, 커버막(32b) 위에, 포토리소그래피법에 의해, 개구부(2a)에 대응하는 개구를 갖는 레지스트 패턴을 형성한다. 그 다음에, 이방성 에칭에 의해, 커버막(32a, 32b)을 에칭하여, 개구부(2a)의 홈을 형성한다. 또한, 개구부(2a)의 내습 실드링(3)측의 끝은, 금속선(2b)을 구성하는 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g)의 내습 실드링(3)측의 끝과, 단면도에서 보아, 거의 일치하는 위치에 있다. 금속선(2b)이 있는 경우에, 개구부(2a)의 끝에서 진행된 크랙이, 화살표 62와 같이, 금속선(2b)을 따라 진행하기 때문이다.

실시예 1의 반도체 장치의 제조 방법에서는, 소자 영역(8a)의 반도체 소자 및 배선을 형성 공정과 동일한 공정으로, 금속선(2b) 및 개구부(2a)를 용이하게 형성할 수 있다. 그 결과, 금속선(2b)으로부터 내습 실드링(3)까지의 크랙의 진행을 방지할 수 있다.

[실시예 2]

도 7을 이용하여 실시예 2의 반도체 장치를 설명한다. 실시예 2의 반도체 장치는, 실시예 1의 금속선(2b)을 구성하는 배선을, 배선 및 플러그로 변경한 것이다.

도 7은 실시예 2의 반도체 장치의 A-A' 단면을 나타낸 단면도이다. 도 7은 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 및 커버막(32a, 32b)을 나타낸다.

도 1, 도 2, 도 3의 (a), 도 3의 (b), 도 5의 (a), 도 5의 (b), 도 5의 (c)및 도 6에 나타낸 것과 같은 것에는, 동일한 번호를 부여했다.

또한, 실시예 2의 반도체 장치의 평면도는, 도 1 또는 도 2와 동일한 것이다. 따라서, 스크라이브 에지(1), 개구부(2a), 금속선(2b) 및 내습 실드링(3)의 평면적인 위치 관계는 도 1 및 도 2에서 설명한 위치 관계와 동일하다.

단, 도 7에 나타낸 금속선(2b)은, 배선 및 플러그(47a, 47b, 47c, 47d, 47e, 47f, 47g)로 구성되어 있는 점에서 다르다.

또한, 금속선(2b)을 구성하는 배선 및 플러그는, 내습 실드링(3)을 구성하는 플러그(46h) 및 배선(46i)에 상당하는 부분의 배선을 포함하지 않는다. 개구부(2a)의 홈의 깊이를 어느 정도 확보할 필요가 있기 때문이다. 또한, 배선 및 플러그(47a, 47b, 47c, 47d, 47e, 47f, 47g)의 소자 영역(8a)측의 끝은, 개구부(2a)의 홈의 소자 영역(8a)측의 끝과 일치하는 점은 동일하다.

또한, 배선 및 플러그(47a, 47b, 47c, 47d, 47e, 47f, 47g)는 상하의 배선 및 플러그와 접속하고 있어, 일체로 되어 있다.

배선 및 플러그(47a)는 콘택트 층간막(18) 중의 홈에 매립된 배선 및 콘택트 층간막(17) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 여기서, 상기의 비어에는, 소자 영역(8a)에서 사용되는 주지의 비어에 더하여, 홈 형상으로 형성된 비어도 포함하는 것으로 한다. 그리고, 상기의 배선 및 콘택트 플러그는 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 덮인 구리(Cu)로 구성된다. 탄탈(Ta) 또는 탄탈나이트라이드(TaN)는 구리(Cu)가 콘택트 층간막(17, 18)에 확산되는 것을 방지하는 확산 방지막의 역할을 한다. 또한, 배선 및 플러그(47a)는 소자 영역(8a)에서의 배선 및 플러그(33)와 동시에, 소위, 듀얼 다마신법에 의해 형성된다.

배선 및 플러그(47b)는 배선 층간막(20) 중의 홈에 매립된 배선 및 배선 층간막(19) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 배선 및 플러그(47b)는 소자 영역(8a)에서의 배선 및 플러그(34)와 동시에, 소위, 상기와 같 은 듀얼 다마신법에 의해 형성된다.

배선 및 플러그(47c)는 배선 층간막(22) 중의 홈에 매립된 배선 및 배선 층간막(21) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 배선 및 플러그(47c)는 소자 영역(8a)에서의 배선 및 플러그(35)와 동시에, 소위, 상기와 같은 듀얼 다마신법에 의해 형성된다.

배선 및 플러그(47d)는 배선 층간막(24) 중의 홈에 매립된 배선 및 배선 층간막(23) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 배선 및 플러그(47d)는 소자 영역(8a)에서의 배선 및 플러그(36)와 동시에, 소위, 상기와 같은 듀얼 다마신법에 의해 형성된다.

배선 및 플러그(47c)는 배선 층간막(26) 중의 홈에 매립된 배선 및 배선 층간막(25) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 배선 및 플러그(47e)는 소자 영역(8a)에서의 배선 및 플러그(37)와 동시에, 소위, 상기와 같은 듀얼 다마신법에 의해 형성된다.

배선 및 플러그(47f)는 배선 층간막(28) 중의 홈에 매립된 배선 및 배선 층간막(27) 중의 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 배선 및 플러그(47f)는 소자 영역(8a)에서의 배선 및 플러그(38)와 동시에, 소위, 상기와 같은 듀얼 다마신법에 의해 형성된다.

배선 및 플러그(47g)는 배선 층간막(30) 중의 홈에 매립된 배선 및 배선 층간막(29) 중에 비어에 매립된 콘택트 플러그로 구성되어 있다. 또한, 배선 및 플러그(47g)는 소자 영역(8a)에서의 배선 및 플러그(39)와 동시에, 소위, 상기와 같 은 듀얼 다마신법에 의해 형성된다.

도 3의 (a)를 참조하여, 스크라이브 영역(8b)에서, 반도체 장치를 절단할 때에 스크라이브 에지(1)에서 발생한 크랙의 진행은, 화살표 60 또는 61에 나타낸 바와 같이 배선 층간막을 따라 진행하는 것으로 고려된다.

그래서, 도 7을 참조하여, 실시예 2의 금속선(2b)에서는, 모든 배선 층간막 중의 홈 또는 비어 중에 매립된 금속 재료가 존재하기 때문에, 실시예 2의 금속선(2b)은, 실시예 1의 금속선(2b)보다, 배선 층간막 중의 크랙의 진행을 방지하는 효과가 크다고 고려된다.

배선 층간막을 형성하고 있는, 후술하는 절연물은 탄력성이 없어, 응력이 가해지면, 균열되기 쉽다. 그러나, 금속 재료는 탄력성이 있어, 응력이 가해져도, 파손되는 것은 생각하기 어렵기 때문이다. 즉, 금속 재료는 탄력성을 가지며, 크랙의 진행에 의한 응력이 금속 재료에 걸리면, 탄성 변형을 함으로써, 그 응력을 완화하기 때문이다.

따라서, 실시예 2의 금속선(2b)은 배선 층간 중의 크랙의 진행을 확실히 방지하는 효과가 있다.

그러므로, 실시예 2의 반도체 장치는, 금속선(2b) 및 개구부(2a)로 이루어지는 크랙 진행 방지 구조를 갖는 반도체 장치이다.

또한, 상기의 설명에 있는 바와 같이, 실시예 2의 금속선(2b)도 소자 영역(8a) 중의 반도체 소자 및 배선을 형성하는 공정과 동일한 공정에 의해 용이하게 형성할 수 있다.

[실시예 3]

도 8을 이용하여 실시예 3의 반도체 장치를 설명한다. 실시예 3의 반도체 장치는, 금속선(2b)을 구성하는 배선의 폭이 굵고, 배선이 스크라이브 영역(8b)측으로 돌출된 것이다.

도 8은 실시예 3의 반도체 장치의 A-A' 단면을 나타낸 단면도이다. 도 8은 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b)을 나타낸다.

도 1, 도 2, 도 3의 (a), 도 3의 (b), 도 5의 (a), 도 5의 (b), 도 5의 (c)및 도 6에 나타낸 것과 같은 것에는, 동일한 번호를 부여했다.

또한, 실시예 3의 반도체 장치의 평면도는, 도 1 또는 도 2와 동일한 것이다. 따라서, 스크라이브 에지(1), 개구부(2a), 금속선(2b) 및 내습 실드링(3)의 평면적인 위치 관계는 도 1 및 도 2에서 설명한 위치 관계와 동일하다.

단, 도 8에 나타낸 금속선(2b)은, 배선(48a, 48b, 48c, 48d, 48e, 48f, 48g)으로 구성되어 있는 점에서 다르다.

또한, 금속선(2b)을 구성하는 배선은, 내습 실드링(3)을 구성하는 플러그(46h) 및 배선(46i)에 상당하는 부분의 배선을 포함하지 않는다. 개구부(2a)의 홈의 깊이를 어느 정도 확보할 필요가 있기 때문이다. 또한, 배선(48a, 48b, 48c, 48d, 48e, 48f, 48g)의 소자 영역(8a)측의 끝은, 개구부(2a)의 홈의 소자 영역(8a)측의 끝과 일치하는 점은 동일하다.

또한, 배선(48a, 48b, 48c, 48d, 48e, 48f, 48g)의 폭은 개구부(2a)의 홈 폭보다 크고, 스크라이브 영역(8b)측의 끝은, 개구부(2a)의 홈의 스크라이브 영역(8b)측의 끝으로부터, 스크라이브 영역(8b)측으로 돌출되어 있다.

배선(48a)은 콘택트 층간막(18) 중의 홈에 매립된 배선으로 구성되어 있다. 그리고, 상기의 배선은 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 덮인 구리(Cu)로 구성된다. 탄탈(Ta) 또는 탄탈나이트라이드(TaN)는 구리(Cu)가 콘택트 층간막(18)에 확산되는 것을 방지하는 확산 방지막의 역할을 한다. 또한, 배선(48a)은 소자 영역(8a)에서의 배선 및 플러그(33)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

배선(48b)은 배선 층간막(20) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(48b)은 소자 영역(8a)에서의 배선 및 플러그(34)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(48c)은 배선 층간막(22) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(48c)은 소자 영역(8a)에서의 배선 및 플러그(35)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(48d)은 배선 층간막(24) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(48d)은 소자 영역(8a)에서의 배선 및 플러그(36)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(48e)은 배선 층간막(26) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(48e)은 소자 영역(8a)에서의 배선 및 플러그(37)의 배선 부분과 동시 에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(48f)은 배선 층간막(28) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(48f)은 소자 영역(8a)에서의 배선 및 플러그(38)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(48g)은 배선 층간막(30) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(48g)은 소자 영역(8a)에서의 배선 및 플러그(39)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

도 3의 (a)를 참조하여, 스크라이브 영역(8b)에서, 반도체 장치를 절단할 때에 스크라이브 에지(1)에서 발생한 크랙의 진행은, 화살표 60 또는 61에 나타낸 바와 같이 배선 층간막을 따라 진행하는 것으로 생각된다.

그래서, 도 8을 참조하여, 실시예 3의 금속선(2b)에서는, 배선 층간막 중의 홈에 매립된 금속 재료가 존재하고, 실시예 1의 금속선(2b)에 대한 홈의 스크라이브 영역(8b)측의 끝보다, 실시예 3의 금속선(2b)에 대한 홈의 스크라이브 영역(8b)측의 끝이 스크라이브 영역(8b)측에 위치하기 때문에, 실시예 3의 금속선(2b)은, 실시예 1의 금속선(2b)보다, 배선 층간막 중의 크랙의 진행을 방지하는 효과가 크다고 생각된다. 금속 재료가 매립되어 있는 홈의 폭이 크고, 그 홈의 끝이 스크라이브 영역(8b)측에 위치하기 때문에, 스크라이브 영역(8b)으로부터의 크랙의 진행을 스크라이브 영역(8b)에 가까운 측에서 정지할 수 있기 때문이다.

따라서, 실시예 3의 금속선(2b)은 배선 층간 중의 크랙의 진행을 보다 강하면서 확실히 방지하는 효과가 있다.

그러므로, 실시예 3의 반도체 장치는, 금속선(2b) 및 개구부(2a)로 이루어지는 크랙 진행 방지 구조를 갖는 반도체 장치이다.

또한, 상기의 설명에 있는 바와 같이, 실시예 3의 금속선(2b)도 소자 영역(8a) 중의 반도체 소자 및 배선을 형성하는 공정과 같은 공정에 의해 용이하게 형성할 수 있다.

[실시예 4]

도 9, 도 10, 도 11 및 도 12를 이용하여, 실시예 4의 반도체 장치를 설명한다. 실시예 4의 반도체 장치는, 금속선(2b)과 스크라이브 영역(8b) 사이에 새로이 금속선(4)을 설치한 것이다.

도 9는 실시예 4의 반도체 장치를 나타낸 평면도이다. 그리고, 도 9는 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 금속선(4), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)을 나타낸다. 여기서, 도 1 또는 도 2에서 설명한 것과 같은 것에 대해서는 동일한 번호를 부여했다.

따라서, 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)의 설명 및 그 배치 위치에 관해서는 도 1 또는 도 2의 설명 및 그 배치 위치와 동일하다.

금속선(4)은 개구부(2a) 및 금속선(2b)과 스크라이브 에지(1) 사이에 위치하고, 소자 영역(8a)을 둘러싸도록 배치되어 있다. 또한, 금속선(4)은 일정한 폭을 가진 금속 배선으로 이루어지며, 연속된 링을 구성하고 있다. 또한, 후술하는 바와 같이, 금속선(4)은 복수의 배선 층간막 중의 홈에 매립된 금속 재료로 형성되어 있다. 즉, 상기의 홈도 연속된 링 형상을 하고 있다.

도 10은, 실시예 4의 반도체 장치의 변형예를 나타낸 평면도이다. 그리고, 도 10은 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 금속선(7), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)을 나타낸다. 여기서, 도 1 또는 도 2에서 설명한 것과 같은 것에 대해서는 동일한 번호를 부여했다.

따라서, 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)의 설명 및 그 배치 위치에 관해서는 도 1 또는 도 2의 설명 및 그 배치 위치와 동일하다.

금속선(7)은 개구부(2a) 및 금속선(2b)과 스크라이브 에지(1) 사이에 위치하여, 소자 영역(8a)을 둘러싸도록 배치되어 있다. 또한, 금속선(7)은 일정한 폭, 일정 길이를 가진 금속 배선이, 불연속으로 링 형상으로 배치됨으로써 구성된다. 또한, 후술하는 바와 같이, 금속선(7)은 복수의 배선 층간막 중의 홈에 매립된 금속 재료로 형성되어 있다. 즉, 상기의 홈도, 일정한 폭, 일정 길이를 갖고, 불연속으로 링 형상으로 배치되어 있다.

도 11은, 실시예 4의 반도체 장치의 A-A' 단면 구조의 제 1 예를 나타낸 단면도이다. 도 11은 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 금속선(4 또는 7), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 및 커버막(32a, 32b)을 나타낸다.

도 1, 도 2, 도 3의 (a), 도 3의 (b), 도 5의 (a), 도 5의 (b), 도 5의 (c) 및 도 6에 나타낸 것과 같은 것에는, 동일한 번호를 부여했다. 따라서, 금속선(2b)을 구성하는 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g)도 도 3의 (a)에 나타낸 것과 동일한 것이다

따라서, 도 3의 (a)의 실시예 1의 반도체 장치의 A-A' 단면을 나타낸 단면도와 비교하면, 도 11이 나타낸 단면도는, 금속선(4 또는 7)이 추가되어 있는 점에서 다르다.

도 11에 나타낸 금속선(4 또는 7)은 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)으로 구성되어 있다.

또한, 금속선(4 또는 7)을 구성하는 배선은 내습 실드링(3)을 구성하는 플러그(46h) 및 배선(46i)에 상당하는 부분의 배선을 포함하지 않는다. 개구부(2a)의 홈의 깊이를 어느 정도 확보할 필요가 있기 때문이다. 또한, 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)은 스크라이브 에지(1)와 금속선(2b) 사이에 있다.

또한, 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)의 폭은 금속선(2b)을 구성하는 배선과 동일한 폭을 갖는 것이 바람직하지만, 스크라이브 영역(8b)으로 돌출되는 일이 없으면, 어떠한 폭이라도 좋다.

배선(51a)은 콘택트 층간막(18) 중의 홈에 매립된 배선으로 구성되어 있다. 그리고, 상기의 배선은 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 덮인 구리(Cu)로 구성된다. 탄탈(Ta) 또는 탄탈나이트라이드(TaN)는 구리(Cu)가 콘택트 층간막(18)에 확산되는 것을 방지하는 확산 방지막의 역할을 한다. 또한, 배선(51a)은 소자 영역(8a)에서의 배선 및 플러그(33)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

배선(51b)은 배선 층간막(20) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(51b)은 소자 영역(8a)에서의 배선 및 플러그(34)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(51c)은 배선 층간막(22) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(51c)은 소자 영역(8a)에서의 배선 및 플러그(35)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(51d)은 배선 층간막(24) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(51d)은 소자 영역(8a)에서의 배선 및 플러그(36)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(51e)은 배선 층간막(26) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(51e)은 소자 영역(8a)에서의 배선 및 플러그(37)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(51f)은 배선 층간막(28) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(51f)은 소자 영역(8a)에서의 배선 및 플러그(38)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(51g)은 배선 층간막(30) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(51g)은 소자 영역(8a)에서의 배선 및 플러그(39)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

도 12는 실시예 4의 반도체 장치의 A-A' 단면 구조의 제 2 예를 나타낸 단면 도이다. 도 12는 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 금속선(4 또는 7), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 및 커버막(32a, 32b)을 나타낸다.

도 1, 도 2, 도 3의 (a), 도 3의 (b), 도 5의 (a), 도 5의 (b), 도 5의 (c), 도 6 및 도 7에 나타낸 것과 같은 것에는, 동일한 번호를 부여했다. 따라서, 금속선(2b)을 구성하는 배선 및 플러그(47a, 47b, 47c, 47d, 47e, 47f, 47g)도 도 7에 나타낸 것과 동일한 것이다.

따라서, 도 7의 실시예 2의 반도체 장치의 A-A' 단면을 나타낸 단면도와 비교하면, 도 12가 나타낸 단면도는, 금속선(4 또는 7)이 추가되어 있는 점에서 다르다.

도 11에 나타낸 금속선(4 또는 7)은 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)으로 구성되어 있다.

또한, 금속선(4 또는 7)을 구성하는 배선은 내습 실드링(3)을 구성하는 플러그(46h) 및 배선(46i)에 상당하는 부분의 배선을 포함하지 않는다. 개구부(2a)의 홈의 깊이를 어느 정도 확보할 필요가 있기 때문이다. 또한, 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)은 스크라이브 에지(1)와 금속선(2b) 사이에 있다.

또한, 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)의 폭은 금속선(2b)을 구성하는 배선과 동일한 폭을 갖는 것이 바람직하지만, 스크라이브 영역(8b)으로 돌출되는 일이 없으면, 어떠한 폭이라도 좋다.

또한, 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)은, 도 11에서 설명한 것과 동일한 것이다.

도 3의 (a)를 참조하여, 스크라이브 영역(8b)에서, 반도체 장치를 절단할 때에 스크라이브 에지(1)에서 발생한 크랙의 진행은, 화살표 60 또는 61로 나타낸 바와 같이 배선 층간막을 따라 진행하는 것으로 생각된다.

그래서, 실시예 4의 금속선(2b) 부분이, 배선 층간막 중의 크랙의 진행을 방지하는 효과를 갖는 것은 실시예 1 또는 실시예 2에서 설명한 것과 동일한 이유에 따른다.

한편, 실시예 4의 금속선(4 또는 7)은 스크라이브 영역(8b)으로부터 진행해 오는 크랙을 감소시키는 효과가 있다. 금속선(4 또는 7)은 모든 배선 층간막 중에는 배치되어 있지 않지만, 금속선(4 또는 7)을 구성하는 배선(51a 내지 51g) 배선 층간막에서는, 금속선(4 또는 7)은 크랙의 진행을 방지하는 효과가 있다. 금속선(2b)과 동일한 효과가 있기 때문이다. 또한, 금속선(4 또는 7)을 구성하는 배선(51a 내지 51g)에 끼워져 있는 배선 층간막을 크랙이 진행해 오는 경우에는, 금속선(4 또는 7)은 크랙의 크기를 제한하는 효과가 있다. 배선(51a 내지 51g)이 배선 층간막을 보강하게 되기 때문이다.

따라서, 실시예 4의 금속선(2b) 및 금속선(4 또는 7)은 배선 층간 중의 크랙의 진행을 보다 강하면서 확실하게 방지하는 효과가 있다.

따라서, 실시예 4의 반도체 장치는, 금속선(2b), 금속선(4 또는 7) 및 개구부(2a)로 이루어지는 크랙 진행 방지 구조를 갖는 반도체 장치이다.

또한, 상기의 설명에 있는 바와 같이, 실시예 4의 금속선(2b) 및 금속선(4 또는 7)도 소자 영역(8a) 중의 반도체 소자 및 배선을 형성하는 공정과 같은 공정에 의해 용이하게 형성할 수 있다.

[실시예 5]

도 13, 도 14 및 도 15를 이용하여, 실시예 5의 반도체 장치 및 그 변형예를 설명한다. 실시예 5의 반도체 장치는, 금속선(2b)과 내습 실드링(3) 사이에, 새로이 금속선(5)을 설치한 것이다.

도 13은, 실시예 5의 반도체 장치를 나타낸 평면도이다. 그리고, 도 13은 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 금속선(4), 금속선(5), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)을 나타낸다. 여기서, 도 1, 도 2, 또는, 도 9에서 설명한 것과 같은 것에 대해서는 동일한 번호를 부여했다.

따라서, 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 금속선(4), 소자 영역(8a), 스크라이브 영역(8b) 및 외주 영역(8c)의 설명 및 그 배치 위치에 관해서는 도 1, 도 2, 또는, 도 9의 설명 및 그 배치 위치와 동일하다.

금속선(5)은 개구부(2a) 및 금속선(2b)과 내습 실드링(3) 사이에 위치하여, 소자 영역(8a)을 둘러싸도록 배치되어 있다. 또한, 금속선(5)은 일정한 폭을 가진 금속 배선으로 이루어지며, 연속된 링을 구성하고 있다. 또한, 후술하는 바와 같이, 금속선(5)은 복수의 배선 층간막 중의 홈에 매립된 금속 재료로 형성되어 있다. 즉, 상기의 홈도 연속된 링 형상을 하고 있다.

도 14는 실시예 5의 반도체 장치의 A-A' 단면 구조의 예를 나타낸 단면도이다. 도 14는 스크라이브 에지(1), 개구부(2a), 금속선(2b), 내습 실드링(3), 금속선(4), 금속선(5), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 및 커버막(32a, 32b)을 나타낸다.

도 1, 도 2, 도 3의 (a), 도 3의 (b), 도 5의 (a), 도 5의 (b), 도 5의 (c), 도 6 및 도 11에 나타낸 것과 같은 것에는, 동일한 번호를 부여했다. 따라서, 금속선(2b)을 구성하는 배선(45a, 45b, 45c, 45d, 45e, 45f, 45g)도 도 3의 (a)에 나타낸 것과 동일한 것이다. 또한, 금속선(4)을 구성하는 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)도 도 11에 나타낸 것과 동일한 것이다.

따라서, 도 11의 실시예 4의 반도체 장치의 A-A' 단면을 나타낸 단면도와 비교하면, 도 14가 나타낸 단면도는, 금속선(5)이 추가되어 있는 점에서 다르다.

도 14에 나타낸 금속선(5)은 배선(52a, 52b, 52c, 52d, 52e, 52f, 52g)으로 구성되어 있다.

또한, 금속선(5)을 구성하는 배선은, 내습 실드링(3)을 구성하는 플러그(46h) 및 배선(46i)에 상당하는 부분의 배선을 포함하지 않는다. 개구부(2a)의 홈의 깊이를 어느 정도 확보할 필요가 있기 때문이다. 또한, 배선(52a, 52b, 52c, 52d, 52e, 52f, 52g)은 금속선(2b)과 내습 실드링(3) 사이에 있다.

또한, 배선(52a, 52b, 52c, 52d, 52e, 52f, 52g)의 폭은 금속선(2b)을 구성하는 배선과 동일한 폭을 갖는 것이 바람직하지만, 금속선(2b) 및 내습 실드링(3) 과 접촉하지 않으면, 어떠한 폭이라도 좋다.

배선(52a)은 콘택트 층간막(18) 중의 홈에 매립된 배선으로 구성되어 있다. 그리고, 상기의 배선은 탄탈(Ta) 또는 탄탈나이트라이드(TaN)로 덮인 구리(Cu)로 구성된다. 탄탈(Ta) 또는 탄탈나이트라이드(TaN)는 구리(Cu)가 콘택트 층간막(18)에 확산되는 것을 방지하는 확산 방지막의 역할을 한다. 또한, 배선(52a)은 소자 영역(8a)에서의 배선 및 플러그(33)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

배선(52b)은 배선 층간막(20) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(52b)은 소자 영역(8a)에서의 배선 및 플러그(34)의 배선 부분과 동시에, 소위, 상기와 마찬가지로 다마신법에 의해 형성된다.

배선(52c)은 배선 층간막(22) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(52c)은 소자 영역(8a)에서의 배선 및 플러그(35)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

배선(52d)은 배선 층간막(24) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(52d)은 소자 영역(8a)에서의 배선 및 플러그(36)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

배선(52e)은 배선 층간막(26) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(52e)은 소자 영역(8a)에서의 배선 및 플러그(37)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

배선(52f)은 배선 층간막(28) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(52f)은 소자 영역(8a)에서의 배선 및 플러그(38)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

배선(52g)은 배선 층간막(30) 중의 홈에 매립된 배선으로 구성되어 있다. 또한, 배선(52g)은 소자 영역(8a)에서의 배선 및 플러그(39)의 배선 부분과 동시에, 소위, 다마신법에 의해 형성된다.

도 3의 (a)를 참조하여, 스크라이브 영역(8b)에서, 반도체 장치를 절단할 때에 스크라이브 에지(1)에서 발생한 크랙의 진행은, 화살표 60 또는 61로 나타낸 바와 같이 배선 층간막을 따라 진행하는 것으로 생각된다.

그래서, 실시예 5의 금속선(2b) 부분이, 배선 층간막 중의 크랙의 진행을 방지하는 효과를 갖는 것은 실시예 1 또는 실시예 2에서 설명한 이유와 동일한 이유에 따른다.

또한, 실시예 5의 금속선(4)은 스크라이브 영역(8b)으로부터 진행해 오는 크랙을 감소시키는 효과가 있는 것은 실시예 4에서 설명한 이유와 동일한 이유에 따른다.

다시, 도 3의 (a)를 참조하여, 개구부(2a)의 끝에서 발생한 크랙은 화살표 62의 방향으로 진행하는 것을 발명자는 발견했다. 그러나, 모든 경우에, 화살표 63의 방향으로 크랙이 진행하지 않는다고는 할 수 없다.

그래서, 실시예 5의 금속선(5)을 구성하는 배선(52a 내지 52g)이 배치되어 있으면, 화살표 63의 방향으로 크랙이 진행한 경우에도, 그 크랙의 진행을 방지할 수 있는 것으로 생각된다.

금속선(5)을 구성하는 배선(52a 내지 52g)이 배선 층간막 중의 홈에 매립되어 있기 때문에, 배선 층간막 중을 크랙이 진행하는 것을 방해하기 때문이다. 즉, 배선(52a 내지 52g)은, 금속 재료이므로 탄력성이 있어, 크랙의 진행에 의한 응력이 금속 재료에 걸리면, 탄성 변형을 함으로써, 그 응력을 완화하기 때문이다. 또한, 배선(52a 내지 52g)은 금속 재료로 이루어져, 탄력성이 있기 때문에, 배선(52a 내지 52g)이 파손에 이르기까지의 응력은 크다고 생각되기 때문이다.

따라서, 실시예 5의 금속선(2b), 금속선(4) 및 금속선(5)은 배선 층간 중의 크랙의 진행을 보다 강하게 방지하는 효과가 있다.

따라서, 실시예 5의 반도체 장치는, 금속선(2b), 금속선(4), 금속선(5) 및 개구부(2a)로 이루어지는 크랙 진행 방지 구조를 갖는 반도체 장치이다.

또한, 상기의 설명에 있는 바와 같이, 실시예 5의 금속선(2b), 금속선(4) 및 금속선(5)도 소자 영역(8a) 중의 반도체 소자 및 배선을 형성하는 공정과 같은 공정에 의해 용이하게 형성할 수 있다.

도 15는 실시예 5의 반도체 장치의 변형예 1에서, A-A' 단면 구조의 예를 나타낸 단면도이다. 도 15는 스크라이브 에지(1), 개구부(2a), 금속선(9), 내습 실드링(3), 금속선(4), 절연막(16), 콘택트 층간막(17), 콘택트 층간막(18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31) 및 커버막(32a, 32b)을 나타낸다.

도 1, 도 2, 도 3의 (a), 도 3의 (b), 도 5의 (a), 도 5의 (b), 도 5의 (c), 도 6, 도 11, 도 14에 나타낸 것과 같은 것에는, 동일한 번호를 부여했다. 따라 서, 금속선(4)을 구성하는 배선(51a, 51b, 51c, 51d, 51e, 51f, 51g)도 도 11에 나타낸 것과 동일한 것이다.

그러므로, 도 11의 실시예 4의 반도체 장치의 A-A' 단면을 나타낸 단면도와 비교하면, 도 15가 나타낸 단면도는, 금속선(2b)과 금속선(5)이 일체가 되어, 금속선(9)으로 되어 있는 점에서 다르다.

도 15에 나타낸 금속선(9)은 배선(53a, 53b, 53c, 53d, 53e, 53f, 53g)으로 구성되어 있다.

또한, 금속선(9)을 구성하는 배선은 내습 실드링(3)을 구성하는 플러그(46h) 및 배선(46i)에 상당하는 부분의 배선을 포함하지 않는다. 개구부(2a)의 홈의 깊이를 어느 정도 확보할 필요가 있기 때문이다. 또한, 배선(53a, 53b, 53c, 53d, 53e, 53f, 53g)은 금속선(4)과 내습 실드링(3)의 사이에 있다.

또한, 배선(53a, 53b, 53c, 53d, 53e, 53f, 53g)은 평면적으로, 개구부(2a)와 겹치는 위치에서 도 14에 나타낸 금속선(5)까지의 폭을 가진 금속 배선이다. 또한, 배선(53a, 53b, 53c, 53d, 53e, 53f, 53g)은 평면적으로, 개구부(2a)의 하부로부터 내습 실드링(3)과 접촉하지 않을 정도의 위치까지의 범위라면, 확장되어 있어도 좋다.

도 3의 (a)를 참조하여, 반도체 장치를 절단할 때에 스크라이브 에지(1)에서 발생한 크랙의 진행은, 화살표 60 또는 61로 나타낸 바와 같이 배선 층간막을 따라 진행하는 것으로 생각된다.

그래서, 실시예 5의 금속선(4)은 스크라이브 영역(8b)으로부터 진행해 오는 크랙을 감소시키는 효과가 있는 것은 실시예 4에서 설명한 이유와 동일한 이유에 따른다.

다시, 도 3의 (a)를 참조하여, 개구부(2a)의 끝에서 발생한 크랙은 화살표 62의 방향으로 진행하는 것을 발명자는 발견했다. 그러나, 모든 경우에, 화살표 63의 방향으로 크랙이 진행하지 않는다고는 할 수 없다.

그래서, 실시예 5의 변형예 1과 같이 금속선(9)을 구성하는 배선(53a 내지 53g)이 배치되어 있으면, 화살표 63의 방향으로 크랙이 진행한 경우에도, 그 크랙의 진행을 방지할 수 있는 것으로 생각된다.

금속선(9)을 구성하는 배선(53a 내지 53g)이 배선 층간막 중의 홈에 매립되어 있기 때문에, 배선 층간막 중을 크랙이 진행하는 것을 방해하기 때문이다. 배선(53a 내지 53g)은 금속 재료로 이루어져, 탄력성이 있기 때문에, 배선(53a 내지 53g)이 파손에 이르기까지의 응력은 크다고 생각되기 때문이다.

따라서, 실시예 5의 변형예 1의 금속선(4) 및 금속선(9)은 배선 층간 중의 크랙의 진행을 보다 강하게 방지하는 효과가 있다.

따라서, 실시예 5의 반도체 장치의 변형예 1은, 금속선(4), 금속선(9) 및 개구부(2a)로 이루어지는 크랙 진행 방지 구조를 갖는 반도체 장치이다.

또한, 상기의 설명에 있는 바와 같이, 실시예 5의 변형예 1의 금속선(4) 및 금속선(9)도 소자 영역(8a) 중의 반도체 소자 및 배선을 형성하는 공정과 같은 공정에 의해 용이하게 형성할 수 있다.

실시예 5의 반도체 장치의 변형예 2에 관하여 설명한다. 실시예 5의 반도체 장치의 변형예 2는, 도 15에서 금속선(4)과 금속선(9)이 또한 일체로서 형성된 예이다. 즉, 금속선(4)을 구성하는 배선(51a 내지 51g)이 금속선(9)을 구성하는 배선(53a) 내지 배선(53g)과 일체로 형성된 예이다.

따라서, 금속선(4)과 금속선(9)이 일체로 된 것은, 스크라이브 에지(1)와 내습 실드링(3) 사이에 배치되어 있다. 그리고, 그 폭은, 스크라이브 에지(1)와 내습 실드링 사이의 폭 이내이면, 어떠한 폭이라도 좋다.

또한, 상기의 설명에 있는 바와 같이, 실시예 5의 변형예 2의 금속선(4) 및 금속선(9)도 소자 영역(8g) 중의 반도체 소자 및 배선을 형성하는 공정과 같은 공정에 의해 용이하게 형성할 수 있다.

도 15에서, 금속선(4)과 금속선(9)을 또한 일체로 하여 형성한 경우에는, 실시예 4에서 설명한 금속선(4)에 의한 크랙의 진행 방지 효과가, 금속선(9)이 갖는 크랙의 진행 방지 효과에 더해지게 된다.

[실시예 6]

실시예 1에서 실시예 5까지 기재한 반도체 장치에서는, 주목하는 반도체 장치의 커버막(32a, 32b) 중에 형성된 개구부(2a)와, 인접하는 반도체 장치의 개구부(2a) 사이의 스크라이브 영역(8b)에 배치되어 있는, 금속선(4) 이외의 패턴은, 크랙의 발생에서 고려되지 않았다. 그러나, 상기의 스크라이브 영역(8b)에, PCM(Process Check Monitor) 패턴이 배치되어 있으면, PCM 패턴의 주변에서, 크랙의 발생이 집중적으로 일어날 가능성이 있다. 그래서, 실시예 6의 반도체 장치는 PCM 패턴에 주목해서 크랙의 진행을 방지하는 패턴을 배치한 것을 특징으로 한다.

도 16을 이용하여, 실시예 6을 설명한다. 도 16은, 실시예 6의 반도체 장치가 매트릭스 상태로 배열되어 있는 경우에서, 스크라이브 영역(8b)이 교차하고 있는 개소를 나타낸 평면도이다. 도 16에서, 반도체 장치에 끼워져 있고, 우측에서 좌측을 향해서 뻗어 있는 스크라이브 영역(8b)에는, PCM 패턴(80), PCM 패턴(81), 금속선(64a) 및 금속선(64b)이 배치되어 있다. 또한, 도 16에서, 반도체 장치에 끼워져 있고, 상측에서 하측을 향해서 뻗어 있는 스크라이브 영역(8b)에는, PCM 패턴(82)이 배치되어 있다. 또한, 외주 영역(8c)에는, 내습 실드링(3) 및 개구부(2a)가 배치되어 있다. 실시예 6의 반도체 장치는 소자 영역(8a), 외주 영역(8c)으로 구성되어 있다. 또한, 스크라이브 영역(8b)은 스크라이브 에지(1)에 끼워진 영역이다. 또한, 외주 영역(8c)에는, 금속선(2b)은 배치되어 있지 않다.

소자 영역(8a), 스크라이브 영역(8b), 외주 영역(8c), 개구부(2a), 내습 실드링(3)에 대해서는, 실시예 1에 기재한 것과 동일한 것이다. 따라서, 그들의 설명을 생략한다.

PCM 패턴(80, 81, 82)은 소자 영역(8a)에 형성되어 있는 소자를 구성하는 패턴 중, 2이상의 패턴과 동시에 형성되는, 2이상의 패턴으로 구성되어 있다. 그리고, PCM 패턴(80, 81, 82)은 소자를 형성하는 패턴간의 위치 맞춤의 상태를 체크하는 패턴이다. 또한, PCM 패턴(80, 81, 82)으로부터 미리 결정된 간격 내에는, 다른 패턴을 배치할 수 없는 금지 영역을, PCM 패턴(80, 81, 82)은 수반하고 있다. PCM 패턴(80, 81, 82)을 사용하여, 패턴간의 위치 맞춤 상태를, 레이저광에 의해 관측할 때에, 다른 패턴이 있으면, 다른 패턴으로부터 반사된 레이저광과, PCM 패 턴(80, 81, 82)을 구성하는 패턴으로부터 반사된 레이저광이 간섭하게 된다. 그 때문에, PCM 패턴(80, 81, 82)을 구성하는 패턴간의 위치 맞춤 상태를 정확하게 검출할 수 없기 때문이다.

PCM 패턴(80)은 4개의 가늘고 긴 직사각형 패턴(65a), 4개의 가늘고 긴 직사각형 패턴(65b), 직사각형 패턴(65c)으로 구성되어 있다. 4개의 가늘고 긴 직사각형 패턴(65a)은, 직사각형 패턴(65c)의 내부로서, 직사각형 패턴(65c)의 중심으로 하여 직사각형상으로 배치되고, 각 직사각형 패턴(65a)은 그 직사각형의 각 변을 구성하고 있다. 4개의 가늘고 긴 직사각형 패턴(65b)은 직사각형 패턴(65c)의 내부로서, 직사각형 패턴(65c)의 중심으로 하여 직사각형상으로 배치되어, 각 직사각형 패턴(65b)은 그 직사각형의 각 변을 구성하고 있다. 직사각형 패턴(65a)이 구성하는 직사각형은, 직사각형 패턴(65b)이 구성하는 직사각형보다 작아, 직사각형 패턴(65b)이 구성하는 직사각형의 내측에 배치되어 있다.

PCM 패턴(80)은, 스크라이브 영역(8b)에서, 도 16의 좌우 방향으로 배치되어 있는 스크라이브 영역(8b)의 변을 따라서, 2행 8열을 단일체로 하여 배치되어 있다. PCM 패턴(80)의 단일체의 열 방향의 폭은, 예를 들면, 스크라이브 영역(8b) 폭의 9할 정도의 폭이다. 따라서, 스크라이브 영역(8b)에서 반도체 장치의 절단을 행할 때에, 절단용 날이 직사각형 패턴(65a, 65b, 65c)에 닿아서, 파괴하는 것에 의한 크랙의 발생 장소는, 내습 실드링(3)에 근접하게 된다.

PCM 패턴(81)은 직사각형 패턴(66a) 및 복수의 직사각형 패턴(66b)으로 구성되어 있다. 직사각형 패턴(66a)은 짧은 변과 긴 변으로 둘러싸인 패턴이다. 그리 고, 직사각형 패턴(66b)은 가늘고 긴 패턴이다. 그리고, 직사각형 패턴(66b)은 직사각형 패턴(66a)에 포함되어, 짧은 변에 평행하게, 일정 간격으로 배치되어 있다. PCM 패턴(81)은 스크라이브 영역(8b)에서, 도 16의 좌우측 방향으로 배치되어 있는 스크라이브 영역(8b)의 변을 따라 배치되어 있다. PCM 패턴(81)의 폭은, 예를 들면, 스크라이브 영역(8b)의 폭의 7할 정도의 폭이다. 따라서, 스크라이브 영역(8b)에서 반도체 장치의 절단을 행할 때에, 절단용 날이 직사각형 패턴(66a, 66b)에 닿아서, 파괴하는 것에 의한 크랙의 발생 장소는, 내습 실드링(3)으로부터 떨어진 것이 된다.

PCM 패턴(82)은 직사각형 패턴(67a), 복수의 직사각형 패턴(67b) 및 복수의 직사각형 패턴(67c)으로 구성되어 있다. 직사각형 패턴(67a)은 정사각형의 패턴이다. 그리고, 직사각형 패턴(67b)은 가늘고 긴 패턴이며, 직사각형 패턴(67a)의 중심을 끼고, 좌우의 변에 평행하게 일정 간격으로 배치되어 있다. 직사각형 패턴(67c)은 가늘고 긴 패턴이며, 직사각형 패턴(67a)의 중심을 끼고, 상하의 변에 평행하게 일정 간격으로 배치되어 있다. PCM 패턴(82)은 스크라이브 영역(8b)에서, 도 16의 상하 방향으로 배치되어 있는 스크라이브 영역(8b)의 변을 따라 배치되어 있다. PCM 패턴(82)의 폭은, 예를 들면, 스크라이브 영역(8b)의 폭의 8할 정도의 폭이다. 따라서, 스크라이브 영역(8b)에서 반도체 장치의 절단을 행할 때에, 절단용 날이, 직사각형 패턴(67a, 67b, 67c)에 닿아서, 파괴하는 것에 의한 크랙의 발생 장소는, PCM 패턴(80)에 의한 크랙의 발생 장소보다는, 내습 실드링(3)으로부터 떨어진 것이 된다.

금속선(64a)은 PCM 패턴(80)의 단일체 중, 1행분, 즉, 8개의 PCM 패턴(80)을 따라서, PCM 패턴(80)의 양측에 배치되어 있는, 2개의 가늘고 긴 직사각형 패턴으로 구성되어 있다. 그리고, 내습 실드링(3)과 PCM 패턴(80) 사이에 있는 금속선(64a)의 일부는, 외주 영역(8c)에 속한다. 즉, 금속선(64a)은 PCM 패턴(80)의 열방향으로 배치되어 있는 패턴은 포함되어 있지 않다. 금속선(64a)은 PCM 패턴(80)의 금지 영역 외에 배치되어 있다.

금속선(64a)에 의하면, PCM 패턴(80)이 파괴될 때에 발생하는 크랙의 진행을, 발생 직후에 방지할 수 있다. 금속선(64a)을 구성하는 금속 패턴(금속 패턴에 대해서는 이후에 도 17을 이용해서 상세하게 설명함)에 의해, 크랙의 진행은 저지되기 때문이다. 금속 패턴은 탄력성이 있어, 크랙의 진행에 의한 응력이 금속 패턴에 가해지면, 탄성 변형을 함으로써, 그 응력을 완화하기 때문이다.

금속선(64b)은 PCM 패턴(80)의 단일체 중, 1행분, 즉, 8개의 PCM 패턴(80)을 직사각형 상태로 둘러싸는, 폭이 가는 띠형상 패턴이다. 그리고, 내습 실드링(3)과 PCM 패턴(80) 사이에 있는 금속선(64b)의 일부는, 외주 영역(8c)에 속한다. 금속선(64b)은 PCM 패턴(80)의 금지 영역 외에 배치되어 있다.

또한, 도 16의 확대도에 나타낸 바와 같이 금속선(64b)의 코너부에서, 금속선(64b)은 절결(切缺) 형상으로 되어 있다. 그 이유는 이하이다. 우선, 금속선(64b)을 구성하는 패턴은 미세하므로, 금속선(64b)의 코너부에 절결이 없다고 하면, 금속선(64b)을 형성할 때에 사용하는 포토리소법의 성질상, 금속선(64b)의 코너부에 둥근 부분이 발생한다. 그 결과, 금속선(64b)의 코너부는 PCM 패턴(80)의 금지 영역 내에 배치되게 된다. 그렇게 하면, PCM 패턴(80)의 위치 맞춤 검출 기능을 저하시키게 되기 때문이다.

금속선(64b)에 의하면, PCM 패턴(80)이 파괴될 때에 발생하는 크랙의 진행을, 금속선(64a)과 마찬가지로 발생 직후에 방지할 수 있다.

또한, 도 16에서는, PCM 패턴(80)의 단일체 중, 상단의 1행분에 대해서는 금속선(64g)이 배치되어 있고, 하단의 1행분에 대해서는 금속선(64b)이 배치되어 있다. 그러나, 상단, 하단의 PCM 패턴(80)에 대해서, 모두 금속선(64a) 또는 금속선(64b)이 배치되어 있어도 좋다.

이와 같이, 개구부(2a)와 PCM 패턴(80) 사이에서, 즉, 외주 영역(8c)에서, 금속선(64a) 및 금속선(64b)의 일부가 PCM 패턴(80)의 1행분의 길이에 걸쳐서, 배치되어 있다.

도 17을 이용하여, 도 16에 나타낸, C-C'를 따른 단면 및 D-D'를 따른 단면을 설명한다.

도 17의 (a)는 C-C'를 따른 단면을 나타낸 도면이다.

도 17의 (a)에 의하면, 기판(15a) 위에, 절연막(16), 콘택트 층간막(17, 18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b)으로 이루어지는 층간 절연막이 형성되어 있다.

도 17의 (a)에 의하면, 상기의 층간막 중에 형성되어 있는 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h), 배선(46i)으로 구성되어 있는 내습 실드링(3)이, 개구부(2a)와 소자 영역(8a) 사이의 외주 영역(8c)에 형성되 어 있다.

도 17의 (a)에 의하면, 개구부(2a)의 바로 아래가 아니지만, 외주 영역(8c)에, 금속선(64a)을 구성하는 금속 패턴, 금속선(64b)을 구성하는 금속 패턴의 일부가 배치되어 있다. 또한, 금속선(64a)을 구성하는 금속 패턴, 금속선(64b)을 구성하는 금속 패턴의 다른 부분, PCM 패턴(80)을 구성하는 직사각형 패턴(65a, 65b, 65c)이 스크라이브 영역(8b)에 배치되어 있다.

금속선(64a)을 구성하는 금속 패턴 및 금속선(64b)을 구성하는 금속 패턴은, 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g)와 동시에 형성된다. 또한, 소위, 다마신법에 의해, 배선으로서 상기의 금속 패턴은 형성된다. 또한, 상기의 금속 패턴은 배선 및 플러그(46a) 등을 구성하는 플러그 부분을 포함하고 있어도 좋다. 그 경우는, 상기의 금속 패턴은 듀얼 다마신법에 의해 형성된다. 그리고, 각 층간 절연막 중에 형성된 금속 패턴은 플러그부를 통하여 밀착되어 있다. 상기의 금속 패턴은 배선 및 플러그(46a)등과 동일한 구조를 하고 있는 쪽이, 보다 층간 절연막과 밀착성이 높기 때문에, 크랙의 진행을 방지하는 효과가 높다고 생각된다.

PCM 패턴(80)을 구성하는 직사각형 패턴(65c)은, 게이트 전극(13)과 동일한 재질이며, 게이트 전극(13)과 동일한 방법으로, 동시에 형성된다. 직사각형 패턴(65a)은 직사각형 패턴(65c)의 내부에 형성된 개구 패턴이다. 따라서, 게이트 전극(13)과 동일한 방법으로, 동시에 형성된다. 직사각형 패턴(65b)은 STI(10)와 동일한 방법으로, 동시에 형성된다. 즉, 직사각형 패턴(65b)은 기판(15a)에 형성 된 개구 패턴으로서 인식된다.

도 17의 (b)는 D-D'를 따른 단면을 나타낸 도면이다.

도 17의 (b)에 의하면, 기판(15a) 위에, 절연막(16), 콘택트 층간막(17, 18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b)으로 이루어지는 층간 절연막이 형성되어 있다.

도 17의 (b)에 의하면, 상기의 층간막 중에 형성되어 있는 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h), 배선(46i)으로 구성되어 있는 내습 실드링(3)이, 개구부(2a)와 소자 영역(8a) 사이의 외주 영역(8c)에 형성되어 있다.

단, 스크라이브 영역(8b)에서는, 패턴이 존재하지 않는다. 즉, PCM 패턴(80)이 존재하지 않기 때문에, 반도체 장치를 스크라이브 영역(8b)에서 절단하는 절단날에 의해 발생하는 크랙은, 내습 실드링(3) 또는 개구(2a)로부터 벗어난 장소에 발생한다. 따라서, 크랙의 진행이 내습 실드링(3) 또는 개구(2a)에 도달할 가능성이 낮아지기 때문에, 금속선(64a) 또는 금속선(64b)의 배치를 행하지 않는 것도 고려된다.

이상에서, 실시예 6의 반도체 장치의 외주 영역(8c)에 PCM 패턴(80)에 인접해서 금속선(64a) 또는 금속선(64b)이 배치되어 있다. 단, 실시예 1 내지 5의 반도체 장치와 같이, 개구부(2a)의 바로 아래에 소자 영역(8a)을 둘러싸는 금속선(2b)은 배치되어 있지 않다.

그렇게 하면, 외주 영역(8c)의 전체에서, 크랙의 진행을 방지하는 효과를 향 상시킬 수는 없지만, 금속선(64a 또는 64b)을 구성하는 금속 패턴에 의해, 특히 크랙이 발생할 가능성이 높은 개소에서, 효율적으로, 크랙의 진행을 방지할 수 있다. 금속선(64a 또는 64b)을 구성하는 금속 패턴에 의한 크랙의 신호를 방지하는 효과는, 실시예 1 내지 실시예 5에 기재된 금속선(2b)과 동일한 것이기 때문이다.

또한, 실시예 1 내지 실시예 5에 기재된 바와 같은, 금속선(2b)과 상기의 금속선(64a) 또는 금속선(64b)을 병용할 수도 있고, 그 경우에는, 보다 강하게, PCM 패턴(80)에 기인하여 발생하는 크랙의 진행을 방지할 수 있다.

또한, 상기에서는 PCM 패턴에 대해서 금속선(64a 또는 64b)을 배치하는 것으로 하고 있다. 그러나, 소자의 전기적 특성을 모니터하기 위해서 스크라이브 영역에 형성되는 패턴에 대해서, 금속선(64a 또는 64b)을 배치하는 것이라도 좋다.

[실시예 7]

실시예 6에서는, 금속선(64a) 또는 금속선(64b)은 고립된 금속 패턴으로 구성되어 있다. 그렇게 하면, 다마신법에 의해, 상기의 금속 패턴을 구성할 경우, 금속 재료를 층간 절연막에 매립할 때에, CMP 공정에 따르는 디싱(dishing) 또는 에로존(erosion)이 발생하여, 금속 패턴의 형성 불량을 일으키는 경우가 있다. 그래서, 실시예 7은, CMP 공정에 따르는 디싱 또는 에로존이 발생하는 것을 방지하기 위한 패턴이, 상기의 금속 패턴에 인접해서 배치되어 있는 것을 특징으로 한다.

도 18을 이용하여, 실시예 7에 관하여 설명한다. 도 18은, 실시예 7에서, 도 16에서의 C-C'를 따른 단면을 나타낸 도면이다.

도 18에 의하면, 기판(15a) 위에, 절연막(16), 콘택트 층간막(17, 18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b)으로 이루어지는 층간 절연막이 형성되어 있다.

도 18에 의하면, 상기의 층간막 중에 형성되어 있는 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h), 배선(46i)으로 구성되어 있는 내습 실드링(3)이, 개구부(2a)와 소자 영역(8a) 사이의 외주 영역(8c)에 형성되어 있다.

도 18에 의하면, 개구부(2a)의 바로 아래가 아니지만, 외주 영역(8c)에, 금속선(64a)을 구성하는 금속 패턴, 금속선(64b)을 구성하는 금속 패턴의 일부가 배치되어 있다. 또한, 금속선(64a)을 구성하는 금속 패턴, 금속선(64b)을 구성하는 금속 패턴의 다른 부분, PCM 패턴(80)을 구성하는 직사각형 패턴(65a, 65b, 65c)이 스크라이브 영역(8b)에 배치되어 있다.

도 18에 의하면, 외주 영역(8c) 및 스크라이브 영역(8b)에서, 금속선(64a) 또는 금속선(64b)에 인접하여, 더미 패턴(68, 69)이 배치되어 있다.

상기에서, 내습 실드링(3), 금속선(64a, 64b), 기판(15a), 절연막(16), 콘택트 층간막(17, 18), 배선 층간막(19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31), 커버막(32a, 32b)으로 이루어지는 층간 절연막, 배선 및 플러그(46a, 46b, 46c, 46d, 46e, 46f, 46g), 플러그(46h), 배선(46i)으로 구성되어 있는 내습 실드링(3), 개구부(2a), 소자 영역(8a), 스크라이브 영역(8b), 외주 영역(8c), 스크라이브 에지(1)에 대해서는, 지금까지의 실시예에 기재된 것과 동일한 것이다.

더미 패턴(68)은 배선 층간막(18, 20, 22, 24, 26, 28, 30) 중에 형성된 금속 패턴이다. 또한, 더미 패턴(68)은 내습 실드링(3)과 금속선(64a 또는 64b) 사 이에 배치되어 있다. 더미 패턴(68)은 금속선(63) 또는 금속선(64)을 구성하는, 상기의 배선 층간막 중의 금속 패턴과 마찬가지로, 다마신법에 의해 형성되는 것이다. 그렇게 하면, 다마신법에서 CMP 공정을 행할 때에 일어나는, 디싱 또는 에로존에 의한 패턴 형성 불량을 방지할 수 있다.

더미 패턴(69)은 배선 층간막(18, 20, 22, 24, 26, 28, 30) 중에 형성된 금속 패턴이다. 또한, 더미 패턴(69)은 PCM 패턴(80) 위(금속선(64a)과 금속선(64a)사이 또는 금속선(64b)과 금속선(64b) 사이)에 배치되어 있다. 더미 패턴(69)은 금속선(63) 또는 금속선(64)을 구성하는, 상기의 배선 층간막 중의 금속 패턴과 마찬가지로, 다마신법에 의해 형성되는 것이다. 그렇게 하면, 다마신법에서 CMP 공정을 행할 때에 일어나는, 디싱 또는 에로존에 의한 패턴 형성 불량을 방지할 수 있다.

디싱이란, 폭이 넓은 금속 패턴이 접시 형상으로 움푹패인 현상을 말한다. 또한, 에로존이란, 배선 패턴이 없는 부분에 비하여 미세한 금속 패턴이 조밀하게 배열된 부분의 절연막이 금속 패턴과 함께 얇아지는 현상을 말한다.

그래서, 금속선(64a 또는 64b)을 구성하는 금속 패턴에 인접하여, 더미 패턴(68, 69)이, 적당한 간격을 두고 배치되어 있으면, 금속선(64a 또는 64b)을 구성하는 금속 패턴에만, CMP 공정에서의 패턴의 연삭이 집중되는 일이 없기 때문이다.

그리고, 실시예 7의 반도체 장치에서도, 실시예 6의 반도체 장치와 동일한 효과가 있다. 또한, 금속선(64b) 또는 금속선(64a)과 내습 실드링(3) 사이에, 더미 패턴(68)이 있기 때문에, 보다 강하게, 스크라이브 영역(8b)에서 발생한 크랙의 진행을 억제하는 효과가 있다.

[실시예 8]

실시예 6 및 실시예 7의 금속선(64a 또는 64b)을 구성하는 금속 패턴의 평면적인 형상은, 직사각형 패턴이었다. 그러나, 금속 패턴과 금속 패턴이 형성되어 있는 층간 절연막과의 밀착성이 좋지 않으면, 금속 패턴과 층간 절연막이 분리되어 버려, 층간 절연막 중의 응력이 금속 패턴에 전달되지 않는다. 그 결과, 금속 패턴의 탄성 변형에 의한, 응력의 완화가 일어나지 않으므로, 층간 절연막의 크랙의 진행은 방지되지 않는다.

그래서, 실시예 8의 금속선은, 상기의 금속 패턴과 층간 절연막의 밀착성을 향상시키기 위해서, 요철을 갖는 평면적인 형상을 갖는 것을 특징으로 한다.

도 19를 이용하여, 실시예 8의 반도체 장치에 배치되어 있는 금속선의 평면적인 형상을 설명한다. 도 19는 금속선(64a 또는 64b)을 구성하는 금속 패턴의 평면적인 형상을 나타낸다.

도 19의 (a)는, 금속선(64a 또는 64b)을 구성하는 금속 패턴에 대한 기본 금속선(70)을 나타낸다. 기본 금속선(70)은 직사각형 패턴이다. 그리고, 기본 금속선(70)을 반복 배치함으로써, 금속선(64a) 또는 금속선(64b)을 형성한다. 금속선(64a) 또는 금속선(64b)이 일체로서 형성됨으로써, 금속 패턴과 층간 절연막의 접촉 면적은 증가한다. 금속 패턴의 주위 길이가 길어지므로, 금속 패턴의 측면의 면적이 증가하기 때문이다.

도 19의 (b)는 금속선(64a) 또는 금속선(64b)을 구성하는 금속 패턴에 대한 기본 금속선(71)을 나타낸다. 기본 금속선(71)은, 또한 미세한 직사각형 패턴이 2열로 배치되어 있는 것이다. 따라서, 기본 금속선(70)에 의해 금속선(64a) 또는 금속선(64b)을 형성한 것에 비교하여, 더욱, 금속 패턴과 층간 절연막의 접촉 면적이 증가한다.

도 19의 (c)는 금속선(64a) 또는 금속선(64b)을 구성하는 금속 패턴에 대한 기본 금속선(72)을 나타낸다. 기본 금속선(72)은, 기본 금속선(71)을 구성하는 미세한 직사각형 패턴보다도, 더욱 미세한 직사각형 패턴이 2열로 배치되어 있는 것이다. 따라서, 기본 금속선(71)에 의해 금속선(64) 또는 금속선(64b)을 형성한 것에 비교하여, 더욱, 금속 패턴과 층간 절연막의 접촉 면적이 증가한다.

도 19의 (d)는, 금속선(64a) 또는 금속선(64b)을 구성하는 금속 패턴에 대한 기본 금속선(73)을 나타낸다. 기본 금속선(73)은, 기본 금속선(70)의 주변에 요철을 부여한 것이다. 요철을 부여함으로써, 기본 금속선(73)의 주변 길이는 증가하기 때문에, 금속 패턴과 층간 절연막의 접촉 면적은 증가한다.

도 19의 (e)는, 금속선(64a) 또는 금속선(64b)을 구성하는 금속 패턴에 대한 기본 금속선(74)을 나타낸다. 기본 금속선(74)은, 기본 금속선(70)의 주변에서, 기본 금속선(73)의 요철보다 큰 요철을 부여한 것이다. 기본 금속선(74)의 주변 길이는 증가하므로, 금속 패턴과 층간 절연막의 접촉 면적은 증가한다.

도 19의 (f)는 금속선(64a) 또는 금속선(64b)을 구성하는 금속 패턴에 대한 기본 금속선(75)을 나타낸다. 기본 금속선(75)은, 패턴 형상을 좌우로 구부린 형상으로 함으로써, 주변부에 큰 요철을 부여한 것이다. 기본 금속선(75)의 주변 길 이는 증가하므로, 금속 패턴과 층간 절연막의 접촉 면적은 증가한다.

도 19의 (g)는 기본 금속선(73, 74, 75)을 형성하는데 이용하는 마스크의 마스크 패턴 형상의 일부를 나타낸다.

리소그래피법에 의해, 기본 금속선(73, 74, 75)을 형성하려고 하면, 기본 금속선(73, 74, 75)의 미세한 요철을 형성할 수 없는 경우가 있다. 예를 들면, 요철이 미세할 때에는, 마스크 위의 마스크 패턴에 대해서, 광의 근접 효과에 의해, 광이 회절된다. 그 결과, 마스크 위의 마스크 패턴을, 노광시에 반도체 기판 위에, 정확하게 전사할 수 없기 때문이다.

그래서, 마스크 위의, 기본 금속선(73, 74, 75)에 상당하는 패턴의 코너부에 도 19의 (g)에 나타낸 바와 같은 절결을 넣으면, 요철을 정확하게 재현할 수 있다. 광이 회절되는 것을 고려하여, 마스크 패턴을 형성하고 있기 때문이다.

이하에 본 발명의 특징을 부기한다.

(부기 1)

반도체 기판 위에 형성된 반도체 장치로서,

소자를 갖는 소자 영역과,

상기 소자 영역을 둘러싸는 내습 링과, 상기 내습 링과 상기 반도체 장치의 외주단 사이로서 상기 반도체 기판 위에 형성된 절연층과,

상기 절연층 중에, 상기 외주단을 따라 연장되는 제 1 금속선과,

상기 절연층에 형성된 홈을 갖는 것을 특징으로 하는 반도체 장치.

(부기 2)

상기 제 1 금속선은 상기 소자 영역을 둘러싸도록 형성되어 있는 것을 특징으로 하는 부기 1 기재의 반도체 장치.

(부기 3)

상기 홈은 상기 제 1 금속선 위에 위치하는 것을 특징으로 하는 부기 1 또는 2 기재의 반도체 장치.

(부기 4)

상기 제 1 금속선은 평면적인 형상에서, 상기 제 1 금속선을 획정하는 변에 요철을 갖는 것을 특징으로 하는 부기 1 내지 3 중 어느 한 기재의 반도체 장치.

(부기 5)

상기 제 1 금속선과 상기 외주단 사이에 위치하는 영역에, 상기 절연층에 형성된 제 2 금속선을 더 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 기재의 반도체 장치.

(부기 6)

상기 제 1 금속선 또는 상기 홈은, 불연속부를 갖는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 기재의 반도체 장치.

(부기 7)

상기 제 1 금속선의 상기 소자 영역측의 측면의 위치와, 상기 홈의 상기 소자 영역측의 측면의 위치가 일치하고 있는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 기재의 반도체 장치.

(부기 8)

상기 제 1 금속선과, 상기 홈의 사이로서, 상기 홈 아래에 배치되고, 상기 제 1 금속선보다 넓은 폭을 갖는 금속 배선을 더 갖는 것을 특징으로 하는 부기 3 내지 7 중 어느 한 기재의 반도체 장치.

(부기 9)

상기 제 1 금속선은 제 1 배선과, 상기 제 1 배선 아래에 배치된 제 2 배선과, 상기 제 1 배선과 상기 제 2 배선을 접속하는 콘택트 플러그를 갖는 것을 특징으로 하는 부기 1 내지 8 중 어느 한 기재의 반도체 장치.

(부기 10)

상기 외주단측에 위치하는 상기 제 1 금속선의 측면의 위치가, 상기 외주단측에 위치하는 상기 홈의 측면의 위치보다 상기 외주단에 가까운 것을 특징으로 하는 부기 1 내지 9 중 어느 한 기재의 반도체 장치.

(부기 11)

상기 제 1 금속선과 상기 외주단의 사이로서, 상기 절연막에 형성된 더미 패턴을 더 갖는 것을 특징으로 하는 부기 1 내지 10 중 어느 한 기재의 반도체 장치.

(부기 12)

상기 홈은 상기 소자 영역을 둘러싸는 것을 특징으로 하는 부기 1 내지 11 중 어느 한 기재의 반도체 장치.

(부기 13)

반도체 장치의 제조 방법으로서,

소자 영역을 둘러싸는 내습 링 영역에 제 1 배선을 형성하는 공정과,

상기 내습 링 영역과 상기 반도체 장치의 외주단 사이에, 상기 외주단을 따라 연장되는 제 2 배선을 형성하는 공정과,

상기 제 1 배선 및 상기 제 2 배선을 덮도록 절연막을 형성하는 공정과,

상기 외주단과 상기 내습 링 영역 사이의 상기 절연막에 홈을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.

(부기 14)

상기 홈을 형성하는 공정은, 상기 제 2 배선 위에 위치하는 상기 절연막을 에칭함으로써 행해지는 것을 특징으로 하는 부기 13 기재의 반도체 장치의 제조 방법.

(부기 15)

상기 제 1 배선의 형성과, 상기 제 2 배선의 형성은, 동일 공정에 의해 행해지는 것을 특징으로 하는 부기 13 또는 14 기재의 반도체 장치의 제조 방법.

(부기 16)

반도체 기판 위로서 제 1 소자 영역을 둘러싸는 제 1 내습 링 영역에, 제 1 배선을 형성하는 공정과,

상기 반도체 기판 위로서 상기 스크라이브 영역을 사이에 끼고 상기 제 1 소자 영역에 대향하는 제 2 소자 영역을 둘러싸는 제 2 내습 링 영역에, 제 2 배선을 형성하는 공정과,

상기 제 1 배선과 상기 스크라이브 영역 사이에, 상기 스크라이브 영역을 따라 연장되는 제 3 배선을 형성하는 공정과,

상기 제 2 배선과 상기 스크라이브 영역 사이에, 상기 스크라이브 영역을 따라 연장되는 제 4 배선을 형성하는 공정과,

상기 제 1 배선, 상기 제 2 배선, 상기 제 3 배선 및 상기 제 4 배선을 덮는 절연막을 형성하는 공정과,

상기 제 1 배선과 상기 스크라이브 영역 사이의 상기 절연막에, 제 1 홈을 형성하는 공정과,

상기 제 2 배선과 상기 스크라이브 영역 사이의 상기 절연막에, 제 2 홈을 형성하는 공정과,

상기 스크라이브 영역을 따라, 상기 반도체 기판 및 상기 절연막을 절단하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.

(부기 17)

상기 절단하는 공정 전에, 상기 스크라이브 영역의 상기 반도체 기판 위에, 제 1 소자를 형성하는 공정을 더 갖는 것을 특징으로 하는 부기 16 기재의 반도체 장치의 제조 방법.

(부기 18)

상기 제 1 홈을 형성하는 공정은, 상기 제 3 배선 위에 위치하는 상기 절연막을 에칭함으로써 행해지고, 상기 제 2 홈을 형성하는 공정은, 상기 제 4 배선 위에 위치하는 상기 절연막을 에칭함으로써 행해지는 것을 특징으로 하는 부기 16 또는 17 기재의 반도체 장치의 제조 방법.

(부기 19)

상기 제 1 배선의 형성과 상기 제 2 배선의 형성과 상기 제 3 배선의 형성과 상기 제 4 배선의 형성은, 동일 공정에 의해 행해지는 것을 특징으로 하는 부기 16 내지 18 중 어느 한 기재의 반도체 장치의 제조 방법.

[산업상의 이용 가능성]

본 발명은 스크라이브 영역에서 반도체 장치의 절단시에 발생하는 크랙에 대해서, 스크라이브 영역과 내습 실드링 사이의 외주 영역에서, 절연층 중에 매립된 금속선과, 절연막에 형성된 홈으로 이루어지는 크랙 진행 방지 구조를 갖는 반도체 장치를 제공한다.

본 발명에 의하면, 스크라이브 영역과 내습 실드링 사이의 외주 영역에서, 절연층 중에 형성된 금속선과, 절연막에 형성된 홈을 형성할 수 있기 때문에, 크랙의 진행을 방지할 수 있다.

도 1은 실시예 1의 반도체 장치를 나타낸 평면도.

도 2는 실시예 1의 반도체 장치의 변형예를 나타낸 평면도.

도 3의 (a) 및 도 3의 (b)는, 실시예 1의 반도체 장치의 단면도이며, 실시예 1에서의 금속선(2b)의 효과를 나타낸 도면.

도 4는 실시예 1의 반도체 장치의 변형예에 대해서, 도 1 또는 도 2의 A-A' 단면에 상당하는 단면을 나타낸 단면도.

도 5의 (a), 도 5의 (b) 및 도 5의 (c)는 실시예 1의 반도체 장치의 제조 공정을, 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면에 의해 설명한 도면.

도 6은 실시예 1의 반도체 장치에서, 상층 배선 형성 공정, 최상층 배선 형성 공정 및 커버막 형성 공정 종료 후의 반도체 장치의 도 1 또는 도 2의 A-A' 단면 및 B-B' 단면을 나타낸 단면도.

도 7은 실시예 2의 반도체 장치의 A-A' 단면을 나타낸 단면도.

도 8은 실시예 3의 반도체 장치의 A-A' 단면을 나타낸 단면도.

도 9는 실시예 4의 반도체 장치를 나타낸 평면도.

도 10은 실시예 4의 반도체 장치의 변형예를 나타낸 평면도.

도 11은 실시예 4의 반도체 장치의 A-A' 단면 구조의 제 1 예를 나타낸 단면도.

도 12는 실시예 4의 반도체 장치의 A-A' 단면 구조의 제 2 예를 나타낸 단면도.

도 13은 실시예 5의 반도체 장치를 나타낸 평면도.

도 14는 실시예 5의 반도체 장치의 A-A' 단면 구조의 예를 나타낸 단면도.

도 15는 실시예 5의 반도체 장치의 변형예 1에서, A-A' 단면 구조의 예를 나타낸 단면도.

도 16은 실시예 6의 반도체 장치가 매트릭스 상태로 배열되어 있는 경우에서, 스크라이브 영역(8b)이 교차하고 있는 개소를 나타낸 평면도.

도 17은 도 16에 나타낸 C-C'를 따른 단면 및 D-D'를 따른 단면도.

도 18은 실시예 7에서, 도 16에서의 C-C'를 따른 단면을 나타낸 도면.

도 19는 금속선을 구성하는 금속 패턴의 평면적인 형상을 나타낸 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 스크라이브 에지

2a : 개구부

2b, 4, 5, 7 : 금속선

3 : 내습 실드링

6a : C창 실드

6b : 금속선

8a : 소자 영역

8b : 스크라이브 영역

8c : 외주 영역

1O : STI (shallow trench isolation)

11 : M0S 트랜지스터의 소스 영역

12 : MOS 트랜지스터의 드레인 영역

13 : MOS 트랜지스터의 게이트 전극

14 : 사이드 월

15a : 기판

15b : 웰

16 : 절연막

17, 18 : 콘택트 층간막

19, 20, 21, 22, 23, 24, 25 : 배선 층간막

26, 27, 28, 29, 30, 31 : 배선 층간막

32a, 32b : 커버막

33, 34, 35, 36, 37, 38, 39 : 배선 및 플러그

42 : 플러그

43 : 배선

45a, 45b, 45c, 45d, 45e, 45f, 45g : 배선

46a, 46b, 46c, 46d, 46e, 46f, 46g : 배선 및 플러그

46h : 플러그

46i : 배선

51a, 51b, 51c, 51d, 51e, 51f, 51g :배선

52a, 52b, 52c, 52d, 52e, 52f, 52g :배선

53a, 53b, 53c, 53d, 53e, 53f, 53g : 배선

60, 61, 62, 63 : 화살표

64a, 64b : 금속선

65a, 65b, 65c : 직사각형 패턴

66a, 66b : 직사각형 패턴

67a, 67b, 67c : 직사각형 패턴

68, 69 : 더미 패턴

70, 71, 72, 73, 74, 75 : 기본 금속선

80, 81, 82 : PCM 패턴

Claims (10)

  1. 반도체 기판 위에 형성된 반도체 장치로서,
    소자를 갖는 소자 영역과,
    상기 소자 영역을 둘러싸는 내습(耐濕) 링과,
    상기 내습 링과 상기 반도체 장치의 외주단 사이로서 상기 반도체 기판 위에 형성된 절연층과,
    상기 절연층 중에, 상기 외주단을 따라 연장되는 제 1 금속선과,
    상기 절연층에 형성된 홈을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 홈은 상기 제 1 금속선 위에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 금속선 또는 상기 홈은 불연속부를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 외주단측에 위치하는 상기 제 1 금속선의 측면의 위치가, 상기 외주단 측에 위치하는 상기 홈의 측면의 위치보다 상기 외주단에 가까운 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 홈은 상기 소자 영역을 둘러싸는 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치의 제조 방법으로서,
    소자 영역을 둘러싸는 내습 링 영역에 제 1 배선을 형성하는 공정과,
    상기 내습 링 영역과 상기 반도체 장치의 외주단 사이에, 상기 외주단을 따라 연장되는 제 2 배선을 형성하는 공정과,
    상기 제 1 배선 및 상기 제 2 배선을 덮도록 절연막을 형성하는 공정과,
    상기 외주단과 상기 내습 링 영역 사이의 상기 절연막에 홈을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 홈을 형성하는 공정은, 상기 제 2 배선 위에 위치하는 상기 절연막을 에칭함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판 위로서 제 1 소자 영역을 둘러싸는 제 1 내습 링 영역에, 제 1 배선을 형성하는 공정과,
    상기 반도체 기판 위로서 상기 스크라이브(scribe) 영역을 사이에 끼고 상기 제 1 소자 영역에 대향하는 제 2 소자 영역을 둘러싸는 제 2 내습 링 영역에, 제 2 배선을 형성하는 공정과,
    상기 제 1 배선과 상기 스크라이브 영역 사이에, 상기 스크라이브 영역을 따라 연장되는 제 3 배선을 형성하는 공정과,
    상기 제 2 배선과 상기 스크라이브 영역 사이에, 상기 스크라이브 영역을 따라 연장되는 제 4 배선을 형성하는 공정과,
    상기 제 1 배선, 상기 제 2 배선, 상기 제 3 배선 및 상기 제 4 배선을 덮는 절연막을 형성하는 공정과,
    상기 제 1 배선과 상기 스크라이브 영역 사이의 상기 절연막에, 제 1 홈을 형성하는 공정과,
    상기 제 2 배선과 상기 스크라이브 영역 사이의 상기 절연막에, 제 2 홈을 형성하는 공정과,
    상기 스크라이브 영역을 따라, 상기 반도체 기판 및 상기 절연막을 절단하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 절단하는 공정 전에, 상기 스크라이브 영역의 상기 반도체 기판 위에, 제 1 소자를 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 홈을 형성하는 공정은, 상기 제 3 배선 위에 위치하는 상기 절연막을 에칭함으로써 행해지고, 상기 제 2 홈을 형성하는 공정은, 상기 제 4 배선 위에 위치하는 상기 절연막을 에칭함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US8102027B2 (en) * 2007-08-21 2012-01-24 Broadcom Corporation IC package sacrificial structures for crack propagation confinement
JP5830843B2 (ja) 2010-03-24 2015-12-09 富士通セミコンダクター株式会社 半導体ウエハとその製造方法、及び半導体チップ
JP5677160B2 (ja) * 2011-03-25 2015-02-25 株式会社東芝 半導体装置
JP5879774B2 (ja) * 2011-06-30 2016-03-08 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8692245B2 (en) 2011-08-21 2014-04-08 Nanya Technology Corp. Crack stop structure and method for forming the same
US8963282B2 (en) * 2011-09-14 2015-02-24 Nanya Technology Corp. Crack stop structure and method for forming the same
JP5953974B2 (ja) * 2011-09-15 2016-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US9478505B2 (en) 2012-04-12 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Guard ring design structure for semiconductor devices
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8952497B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe lines in wafers
JP6132525B2 (ja) * 2012-11-30 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6061726B2 (ja) 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ
US10643911B2 (en) * 2014-01-27 2020-05-05 United Microelectric Corp. Scribe line structure
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
DE102015203393A1 (de) * 2015-02-25 2016-08-25 Infineon Technologies Ag Halbleiterelement und Verfahren zu Herstellen von diesem
JP2016174021A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
CN106098538A (zh) * 2016-08-19 2016-11-09 上海华力微电子有限公司 一种降低半导体晶圆晶边金属扩散污染的方法
US9899324B1 (en) * 2016-11-28 2018-02-20 Globalfoundries Inc. Structure and method of conductive bus bar for resistive seed substrate plating

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW303982U (en) * 1996-06-28 1997-04-21 Winbond Electronics Corp Structure of chip guard ring using contact via
TW311242B (en) * 1996-12-12 1997-07-21 Winbond Electronics Corp Die seal structure with trench and manufacturing method thereof
JPH1174229A (ja) * 1997-08-29 1999-03-16 Toshiba Corp 半導体装置
US6022791A (en) * 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
US6521975B1 (en) * 1999-05-20 2003-02-18 Texas Instruments Incorporated Scribe street seals in semiconductor devices and method of fabrication
KR100314133B1 (ko) 1999-11-26 2001-11-15 윤종용 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법
JP2003045876A (ja) * 2001-08-01 2003-02-14 Seiko Epson Corp 半導体装置
JP3538170B2 (ja) * 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
US6566736B1 (en) * 2001-11-30 2003-05-20 Advanced Micro Devices, Inc. Die seal for semiconductor device moisture protection
JP3813562B2 (ja) 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP4025605B2 (ja) * 2002-08-30 2007-12-26 富士通株式会社 半導体装置及びその製造方法
JP4094912B2 (ja) 2002-09-09 2008-06-04 関西ペイント株式会社 複層塗膜形成方法
US6908841B2 (en) * 2002-09-20 2005-06-21 Infineon Technologies Ag Support structures for wirebond regions of contact pads over low modulus materials
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2004097916A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法、半導体ウエハおよび半導体装置
US20050026397A1 (en) * 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
US7049701B2 (en) * 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
JP2005129717A (ja) * 2003-10-23 2005-05-19 Renesas Technology Corp 半導体装置
CN1617312A (zh) * 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
US7067902B2 (en) * 2003-12-02 2006-06-27 International Business Machines Corporation Building metal pillars in a chip for structure support
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
TWI227936B (en) * 2004-01-14 2005-02-11 Taiwan Semiconductor Mfg Sealed ring for IC protection
US7265436B2 (en) * 2004-02-17 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Non-repeated and non-uniform width seal ring structure
US7256436B2 (en) 2004-03-30 2007-08-14 Shin-Etsu Chemical Co., Ltd. Thin-film field-effect transistors and making method
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US7223673B2 (en) 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
JP4776195B2 (ja) * 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US7777338B2 (en) * 2004-09-13 2010-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure for integrated circuit chips
JP4636839B2 (ja) 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
KR100856977B1 (ko) * 2004-11-11 2008-09-04 야마하 가부시키가이샤 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법
JP2006140404A (ja) 2004-11-15 2006-06-01 Renesas Technology Corp 半導体装置
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2006190839A (ja) * 2005-01-06 2006-07-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7538433B2 (en) * 2005-06-16 2009-05-26 Panasonic Corporation Semiconductor device
US8242576B2 (en) * 2005-07-21 2012-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Protection layer for preventing laser damage on semiconductor devices
US7224069B2 (en) * 2005-07-25 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structures extending from seal ring into active circuit area of integrated circuit chip
JP2007059449A (ja) * 2005-08-22 2007-03-08 Fujitsu Ltd 半導体装置
US20070087067A1 (en) * 2005-10-18 2007-04-19 Yuan Yuan Semiconductor die having a protective periphery region and method for forming
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7791070B2 (en) * 2005-11-02 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fault detection system and method
US20070102792A1 (en) * 2005-11-07 2007-05-10 Ping-Chang Wu Multi-layer crack stop structure
WO2007074530A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
US7977795B2 (en) * 2006-01-05 2011-07-12 Kabushiki Kaisha Toshiba Semiconductor device, method of fabricating the same, and pattern generating method
US7456507B2 (en) * 2006-01-12 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Die seal structure for reducing stress induced during die saw process
JP5104317B2 (ja) * 2006-01-18 2012-12-19 富士通セミコンダクター株式会社 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法
JP5141550B2 (ja) * 2006-03-08 2013-02-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7382038B2 (en) * 2006-03-22 2008-06-03 United Microelectronics Corp. Semiconductor wafer and method for making the same
JP5061520B2 (ja) * 2006-07-18 2012-10-31 富士通セミコンダクター株式会社 半導体装置及び半導体ウェーハ
US7696607B2 (en) * 2006-08-10 2010-04-13 Panasonic Corporation Semiconductor device
US7586175B2 (en) * 2006-10-23 2009-09-08 Samsung Electronics Co., Ltd. Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5365514B2 (ja) * 2007-03-30 2013-12-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5448304B2 (ja) * 2007-04-19 2014-03-19 パナソニック株式会社 半導体装置
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
JP5012360B2 (ja) * 2007-09-21 2012-08-29 富士通セミコンダクター株式会社 半導体装置及びその製造方法、並びにその設計方法
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8022509B2 (en) * 2008-11-28 2011-09-20 United Microelectronics Corp. Crack stopping structure and method for fabricating the same

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