CN116940106A - 半导体结构及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 230000002093 peripheral effect Effects 0.000 claims abstract description 96
- 238000002955 isolation Methods 0.000 claims abstract description 72
- 239000000463 material Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000003466 welding Methods 0.000 claims abstract description 17
- 239000010410 layer Substances 0.000 claims description 454
- 238000000034 method Methods 0.000 claims description 37
- 239000011241 protective layer Substances 0.000 claims description 37
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 238000007789 sealing Methods 0.000 claims description 16
- 239000007769 metal material Substances 0.000 claims description 14
- 238000004021 metal welding Methods 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 description 38
- 239000002184 metal Substances 0.000 description 38
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000000945 filler Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010931 gold Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009993 protective function Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
本发明涉及一种半导体结构及其制备方法。半导体结构的制备方法包括：提供衬底，所述衬底包括阵列区域和与所述阵列区域相连接的外围区域；于所述阵列区域上设置多个焊垫，相邻所述焊垫之间形成有隔离沟槽；于所述隔离沟槽的侧壁形成待刻路径层。上述半导体结构的制备方法，在形成焊垫之后，于焊垫之间的隔离沟槽侧壁形成待刻路径层，待刻路径层可以与阵列区域中的待刻材料层相接触，因此可以在阵列区域和外围区域形成平整的表面后，再依次去除待刻路径层和待刻材料层；由于外围区域具有平整的表面，因此可以在其表面形成高质量的保护材料层，避免外围区域中的器件或材料层被破坏，从而提高产品良率。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及半导体结构及其制备方法。
背景技术
随着半导体器件集成度的提高，相邻导电结构之间的距离减小，导致导电结构之间的寄生电容增加，从而造成半导体器件性能变差。
通过在位线结构的两侧形成空气侧墙可以减小寄生电容。然而，在传统的空气侧墙制备工艺中，容易对阵列区域以外的区域造成影响，将原本不该去除的介质层掏空，暴露出介质层中的电子器件，严重影响产品性能。
发明内容
基于此，有必要针对背景技术中的问题，提供一种半导体结构及其制备方法。
本申请的一个实施例公开了一种半导体结构的制备方法，包括：提供衬底，所述衬底包括阵列区域和与所述阵列区域相连接的外围区域；于所述阵列区域上设置多个焊垫，相邻所述焊垫之间形成有隔离沟槽；于所述隔离沟槽的侧壁形成待刻路径层。
上述半导体结构的制备方法，在形成焊垫之后，于焊垫之间的隔离沟槽侧壁形成待刻路径层，待刻路径层可以与阵列区域中的待刻材料层相接触，因此可以在阵列区域和外围区域形成平整的表面后，再依次去除待刻路径层和待刻材料层；由于外围区域具有平整的表面，因此可以在其表面形成高质量的保护材料层，避免外围区域中的器件或材料层被破坏，从而提高产品良率。
在其中一个实施例中，所述阵列区域上设置有平行间隔排布的位线结构和位于所述位线结构之间的若干节点接触结构，所述焊垫形成于所述节点接触结构之上，并且一一对应。
在其中一个实施例中，所述焊垫形成于位线结构之间，所述位线结构包括，位线以及形成于所述位线相对两侧的侧墙结构，所述侧墙结构包括第一介质层和形成于所述第一介质层外侧的第二介质层。
在其中一个实施例中，在形成所述隔离沟槽时露出所述第一介质层的顶面，在所述隔离沟槽内的所述待刻路径层与暴露出的所述第一介质层连接。
在其中一个实施例中，在所述隔离沟槽刻蚀暴露出所述第一介质层的顶面的同时，在所述外围区域的表面形成凹槽。
在其中一个实施例中，半导体结构的制备方法还包括：形成填充层，所述填充层填满所述隔离沟槽；形成硬掩膜层，所述硬掩膜层覆盖所述外围区域的上表面，且暴露出所述阵列区域的上表面；去除所述待刻路径层和所述第一介质层，以于所述侧墙结构中形成空气侧墙；于所述阵列区域的上表面形成封口层，以封闭所述空气侧墙上方的开口。
在其中一个实施例中，所述位线结构还包括位于所述位线上表面的位线介质层，所述位线介质层包括第一侧壁和第二侧壁；于节点接触结构上形成若干焊垫，包括：于所述阵列区域上形成金属材料层，所述金属材料层覆盖所述位线结构和所述节点接触结构；刻蚀所述金属材料层，以形成若干相互独立的焊垫；其中，所述焊垫与节点接触结构连接，且覆盖所述位线介质层的顶面和所述第一侧壁。
在其中一个实施例中，所述侧墙结构包括第一侧墙结构和第二侧墙结构，分别位于所述位线相对的两侧；所述第一侧墙结构靠近所述第一侧壁，所述第二侧墙结构靠近所述第二侧壁；其中，所述隔离沟槽位于相邻所述金属焊盘之间，且暴露出所述第二侧墙结构中的所述第一介质层的顶面。
在其中一个实施例中，所述外围区域上设置有从下到上依次叠置的缓冲层和保护层；所述凹槽位于所述保护层中，或所述凹槽贯穿所述保护层，暴露出所述缓冲层。
在其中一个实施例中，所述于所述隔离沟槽的侧壁形成待刻路径层，所述待刻路径层与暴露出的所述第一介质层连接，还包括：于所述凹槽的侧壁形成外围区域介质层，所述外围区域介质层的顶面与所述保护层的上表面齐平。
在其中一个实施例中，所述保护层的上表面具有若干电极层，所述凹槽位于相邻所述电极层之间，所述外围区域介质层的顶面与所述电极层的上表面齐平。
在其中一个实施例中，所述形成填充层，所述填充层填满所述隔离沟槽以及所述凹槽，包括：形成填充材料层，所述填充材料层覆盖所得结构的上表面，且填满所述隔离沟槽以及所述凹槽；去除所得结构上表面的所述填充材料层，形成所述填充层；其中，所述填充层的上表面与所述待刻路径层的顶面和所述外围区域介质层的顶面齐平。
在其中一个实施例中，形成硬掩膜层，所述硬掩膜层覆盖所述外围区域的上表面，且暴露出所述阵列区域的上表面，包括：于所述衬底上形成硬掩膜材料层；去除所述阵列区域上表面的所述硬掩膜材料层，以暴露出所述待刻路径层的顶面，保留所述外围区域上表面的所述硬掩膜材料层，形成所述硬掩膜层。
在其中一个实施例中，第一介质层、所述缓冲层、所述外围区域介质层和所述待刻路径层包括氧化硅层；所述第二介质层、所述填充层和所述硬掩膜层包括氮化硅层。
本申请的另一实施例还公开一种半导体结构，包括：衬底，衬底包括阵列区域和与阵列区域相连接的外围区域；阵列区域包括平行间隔排布的位线结构和位于位线结构之间的节点接触结构；位线结构包括位线以及位于位线两侧的侧墙结构，侧墙结构中具有空气侧墙；若干焊垫，位于节点接触结构上；隔离结构，位于相邻的两个焊垫之间，隔离结构包括填充层和位于填充层相对两侧的空气间隙；一空气间隙与一空气侧墙相连通；硬掩膜层，覆盖外围区域的上表面；封口层，覆盖阵列区域的上表面，用于封闭空气间隙顶部的开口。
上述半导体结构，外围区域的表面覆盖有硬掩膜层，可以对外围区域中的电子器件形成良好的保护作用；位线两侧具有空气侧墙，可以降低位线与节点接触结构之间的寄生电容，提升产品性能。
在其中一个实施例中，位线结构还包括位线介质层，位于所述位线的上表面，所述位线介质层包括第一侧壁和第二侧壁；所述焊垫覆盖所述位线介质层的顶面和所述第一侧壁。
在其中一个实施例中，侧墙结构包括第一侧墙结构和第二侧墙结构，分别位于所述位线相对的两侧；所述第一侧墙结构靠近所述第一侧壁，所述第二侧墙结构靠近所述第二侧壁；所述隔离结构与所述第二侧壁相连接，所述隔离结构中靠近所述第二侧壁的空气间隙与所述第二侧墙结构中的所述空气侧墙连通。
在其中一个实施例中，所述隔离结构的顶面与所述焊垫的顶面齐平；所述封口层覆盖所述填充层的顶面、所述焊垫的顶面以及所述空气间隙顶部的开口。
在其中一个实施例中，所述外围区域上设置有从下到上依次叠置的氧化硅层和保护层；所述外围区域的表面形成有凹槽，所述凹槽位于所述保护层中或贯穿所述保护层；所述硬掩膜层填满所述凹槽，覆盖所述保护层的表面。
在其中一个实施例中，保护层的上表面具有若干金属电极层，硬掩膜层覆盖金属电极层。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中半导体结构的制备方法的流程框图；
图2为本申请一实施例中半导体结构的阵列区域和外围区域的截面结构示意图；
图3为本申请一实施例中形成焊垫后半导体结构的截面结构示意图；
图4为图3所示结构的阵列区域的俯视图；
图5为本申请一实施例中形成待刻路径层后半导体结构的截面结构示意图；
图6为本申请一实施例中形成填充层后半导体结构的截面结构示意图；
图7为本申请一实施例中形成硬掩膜层后半导体结构的截面结构示意图；
图8为本申请一实施例中形成空气侧墙后半导体结构的截面结构示意图；
图9为本申请一实施例中形成封口层后半导体结构的截面结构示意图。
附图标号说明：
10、衬底；11、阵列区域；111、有源区；112、浅沟槽隔离结构；12、外围区域；121、缓冲层；122、保护层；123、凹槽；124、外围区域介质层；125、硬掩膜层；126、电子器件；127、金属插塞；20、位线结构；21、位线；22、侧墙结构；221、第一介质层；222、第二介质层；23、位线介质层；30、节点接触结构；40、焊垫；41、隔离沟槽；50、待刻路径层；60、填充层；71、空气侧墙；72、空气间隙；80、封口层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
随着半导体器件集成度的提高，相邻导电结构之间的距离减小，使得导电结构之间的寄生电容增加，从而造成半导体器件性能变差。通过在相邻的导电结构之间形成空气侧墙，可以减小寄生电容。例如，通过在位线结构的两侧形成空气侧墙，可以减小位线与节点接触结构之间的寄生电容。
然而，在传统的位线空气侧墙的制备工艺中，由于阵列区域和与其连接的外围区域之间距离很近，采用刻蚀工艺在阵列区域形成空气侧墙时，外围区域的表面会形成凹槽，破坏氧化硅层上方的氮化硅层，使得外围区域的氧化硅层被掏空，暴露出氧化硅层中的电子器件，对产品的可靠性造成严重隐患。
现有的解决方法是在形成焊垫之后，增加沉积在阵列区域和外围区域的表面的氮化硅层厚度，希望通过增加氮化硅层的厚度来加强对外围区域的保护。然而，由于阵列区域的氮化硅层厚度也在增加，难以在位线侧墙结构的上方打开开口，导致空气侧墙无法形成。
因此，有必要针对上述技术方案中存在的问题，提供一种半导体结构及其制备方法，使得在制备空气侧墙的过程中，既能成功形成空气侧墙，又能保护阵列区域以外的区域不被损伤，提高产品良率。
如图1所示，本申请的一个实施例公开了一种半导体结构的制备方法，包括：
S10：提供衬底，所述衬底包括阵列区域和与所述阵列区域相连接的外围区域；
S20：于所述阵列区域上设置多个焊垫，相邻所述焊垫之间形成有隔离沟槽；
S30：于所述隔离沟槽的侧壁形成待刻路径层。
上述半导体结构的制备方法，在形成焊垫之后，于焊垫之间的隔离沟槽侧壁形成待刻路径层，待刻路径层可以与阵列区域中的待刻材料层相接触，因此可以在阵列区域和外围区域形成平整的表面后，再去除待刻路径层以暴露出待刻材料层；由于外围区域具有平整的表面，因此可以在其表面形成高质量的保护材料层，避免外围区域中的器件或材料层被破坏，从而提高产品良率。
示例地，步骤S10中提供的衬底10包括阵列区域11和与阵列区域11相连接的外围区域12。其中，阵列区域11中包括阵列排布的有源区111和将有源区111隔开的浅沟槽隔离结构112。外围区域上设置有基底以及位于基底上的缓冲层121和保护层122。其中，缓冲层121可以包括但不限于氧化硅层，保护层122可以包括但不限于氮化硅层。
在一些实施例中，阵列区域11上方设置有平行间隔排布的位线结构20和位于位线结构20之间的若干节点接触结构30，焊垫形成于节点接触结构30之上，并且一一对应。
示例地，如图2所示，位线结构20包括位线21以及位于位线21相对两侧的侧墙结构22。在一些实施例中，位线21包括从下至上依次叠置的多晶硅层、阻挡金属层和导线金属层。可选地，在一些其他实施例中，位线21包括导线金属层以及包裹导线金属层底面和侧面的阻挡金属层。导线金属层可以是电阻率较小的金属层，例如P(磷)或As掺杂的锗、W(钨)、Cu(铜)或Au(金)；阻挡金属层例如可以为钛层或氮化钛层。如图2所示，位线结构20包括第一部分和第二部分，其中，第一部分与有源区111电连接，第二部分位于浅沟槽隔离结构112上方。节点接触结构30位于相邻的位线结构20之间，贯穿阵列区域11的上表面，与位于节点接触结构30下方的有源区111电连接。节点接触结构30可以是导电性能较佳的材料层，例如多晶硅层或金属层。
侧墙结构22包括第一介质层221和位于第一介质层221外侧的第二介质层222。第一介质层221位于位线21相对的两侧，第二介质层222位于第一介质层221外侧。可选地，在一些实施例中，第二介质层222包覆第一介质层221，即覆盖第一介质层221的侧壁和顶部。示例地，第一介质层221可以是二氧化硅层，第二介质层222可以是硬度较高的绝缘层，例如氮化硅层。
示例地，位线结构20还包括位线介质层23，位于位线21的上表面，位线介质层23包括相对的第一侧壁和第二侧壁。示例地，位线介质层23可以包括但不限于氮化硅层。
请继续参考图2，外围区域12上设置有缓冲层121和位于缓冲层121表面的保护层122。缓冲层121例如可以是氧化硅层，保护层122例如可以是氮化硅层。
在步骤S20中，如图3所示，于阵列区域11上设置多个焊垫40，相邻焊垫40之间形成有隔离沟槽41。
示例地，如图3所示，焊垫40与节点接触结构30连接，且覆盖位线介质层23的顶面和第一侧壁。相邻焊垫40之间形成有隔离沟槽41，隔离沟槽41暴露出位线介质层23的第二侧壁以及靠近第二侧壁的侧墙结构22。示例地，隔离沟槽41暴露出第一介质层221的顶面。具体地，于节点接触结构30上形成焊垫40和隔离沟槽41的步骤包括：
S21：于阵列区域11上形成金属材料层，金属材料层覆盖位线结构20和节点接触结构30。
示例地，金属材料层可以包括电阻率较低的金属层，例如铜层、钛层其他金属层。作为示例，可以采用铜化学电镀工艺，于阵列区域11上方形成铜层。形成金属材料层之后，可以采用化学机械研磨工艺将金属材料层的上表面研磨平整。
S22：刻蚀金属材料层，以形成若干相互独立的焊垫40，在此过程中，外围区域12的表面形成凹槽123。
示例地，可以在金属材料层的上表面形成图案化光阻层，图案化光阻层中的图案定义出焊垫40的位置和尺寸。然后采用刻蚀工艺，基于图案化光阻层对金属材料层进行刻蚀，于节点接触结构30上形成焊垫40，如图3所示。示例地，在刻蚀金属材料层时，可以在相邻的焊垫40之间形成隔离沟槽41。隔离沟槽41暴露出位线介质层23的第二侧壁以及以及靠近第二侧壁的侧墙结构22。在一些实施例中，由于侧墙结构中的第二介质层222包覆第一介质层221。因此，需要对第二介质层222进行刻蚀，以暴露出第一介质层221的顶部。
示例地，第二介质层222和外围区域12的保护层12均为氮化硅层。在刻蚀第二介质层222以暴露出第一介质层221的过程中，外围区域12上方的保护层容易受到破坏，形成凹槽123，如图3所示。其中，部分部分凹槽123贯穿保护层122，暴露出缓冲层121；部分凹槽123位于保护层122中，使得该位置的保护层122厚度减小，保护作用减弱。
在一些实施例中，如图3所示，缓冲层121中形成有电子器件126，例如晶体管。外围区域12中形成有贯穿保护层122和缓冲层121的金属插塞127。由于外围区域12上的保护层122被破坏，因此难以对缓冲层121起到良好的保护作用。如果继续采用传统的工艺于侧墙结构22中制备空气侧墙，则可能会出现缓冲层121被掏空的情况，暴露出缓冲层121中的电子器件126或金属插塞127的侧壁，这将严重影响器件性能。
形成焊垫40之后，阵列区域11的俯视图如图4所示。其中，图3中的阵列区域11部分为沿图4中的AA’方向截取得到的截面结构示意图。示例地，侧墙结构22包括第一侧墙结构和第二侧墙结构，分别位于位线21相对的两侧；第一侧墙结构靠近位线介质层23的第一侧壁，第二侧墙结构靠近位线介质层23的第二侧壁。根据图4可知，对于同一位线结构20，一部分焊垫40覆盖位线介质层23的顶面和第一侧壁，隔离沟槽41暴露出第二侧壁和第二侧墙结构中的第一介质层221；另一部分焊垫40覆盖位线介质层23的顶面和第二侧壁，隔离沟槽41暴露出第一侧壁和第一侧墙结构中的第一介质层221,焊垫40在位线20之间呈现交叉排布，焊垫40一侧与本组位线20相连，另一侧则与相邻位线阻20具有空隙，这样的排布方式可以使得刻蚀气体有效通过。
在步骤S30中，如图5所示，于隔离沟槽41的侧壁形成待刻路径层50。
示例地，待刻路径层50的材料与第一介质层221的材料相同，例如均为氧化硅层。示例地，可以先在隔离沟槽41中填满氧化硅层，然后对氧化硅层进行回刻，仅在隔离沟槽41的侧壁保留一定厚度的氧化硅层，作为待刻路径层50。形成氧化硅层的工艺可以包括化学气相沉积工艺、原子层沉积工艺、等离子蒸汽沉积工艺、原位水气生成工艺(In-Situ SteamGeneration，ISSG)或快速热氧化工艺(Rapid Thermal Oxidation，RTO)。
结合图4可知，对于同一位线结构20，一部分焊垫40覆盖位线介质层23的顶面和第一侧壁，隔离沟槽41暴露出第二侧壁和第二侧墙结构中的第一介质层221，因此，位于隔离沟槽41的侧壁的待刻路径层50可以与第二侧墙结构中第一介质层221连接；另一部分焊垫40覆盖位线介质层23的顶面和第二侧壁，隔离沟槽41暴露出第一侧壁和第一侧墙结构中的第一介质层221，因此，位于隔离沟槽41的侧壁的待刻路径层50可以与第一侧墙结构中的第一介质层221连接。
示例地，在形成待刻路径层50的同时，于凹槽123的侧壁形成外围区域介质层124，外围区域介质层124与待刻路径层50的材质相同，例如均为氧化硅层。
如图5所示，待刻路径层50的顶面与焊垫40的上表面齐平，外围区域介质层124的顶面与保护层122的上表面齐平。可选地，在一些实施例中，保护层122的上表面形成有若干金属电极层，凹槽123位于相邻金属电极层之间，外围区域介质层124的顶面与金属电极层的上表面齐平。示例地，金属电极层与金属插塞127电连接。
在上述半导体结构的制备方法中，形成焊垫之后，通过在焊垫之间的隔离沟槽侧壁形成待刻路径层，使待刻路径层可以与阵列区域中的待刻材料层(例如第一介质层)相连接，从而可以在阵列区域和外围区域形成平整的表面后，再依次去除待刻路径层和第一介质层，形成空气侧墙；由于外围区域具有平整的表面，因此可以在其表面形成高质量的保护材料层，避免外围区域中的器件或材料层被破坏，从而提高产品良率。
在一些实施例中，形成待刻路径层50之后，半导体结构的制备方法还包括：
S40：形成填充层，填充层填满隔离沟槽；
S50：形成硬掩膜层，硬掩膜层覆盖外围区域的上表面，且暴露出阵列区域的上表面；
S60：去除所述待刻路径层和第一介质层，以于侧墙结构中形成空气侧墙；
S70：于阵列区域的上表面形成封口层，以封闭空气侧墙上方的开口。
在步骤S40中，如图6所示，形成填充层60，填充层60填满隔离沟槽41以及凹槽123。具体地，形成填充层60的步骤包括：
S41:形成填充材料层，填充材料层覆盖所得结构的上表面，且填满隔离沟槽41以及凹槽123。
示例地，填充材料层可以包括但不限于氮化硅层。可以采用原子层沉积工艺或化学气象沉积工艺于所得结构的上表面沉积形成氮化硅层，氮化硅层填满隔离沟槽41和凹槽123。
S42：去除所得结构上表面的填充材料层，形成填充层60。
示例地，可以采用化学机械研磨工艺去除所得结构上表面的填充材料层，直至暴露出待刻路径层50和焊垫40的上表面，得到填充层60。在一些实施例中，外围区域12的表面经过研磨之后，暴露出外围区域介质层124和金属电极层的上表面。其中，填充层60的上表面与待刻路径层50的顶面和外围区域介质层124的顶面齐平。填充层60填平凹槽123和隔离沟槽41，在阵列区域11和外围区域12上方形成平整的表面，有利于在后续的工艺步骤中形成高质量的硬掩膜层。
可选地，在其他的实施例中，还可以采用刻蚀工艺对填充材料层进行回刻，去除隔离沟槽41和凹槽123以外的填充材料层，暴露出待刻路径层50的顶面，并于阵列区域11和外围区域12上方形成平整的表面。
在步骤S50中，如图7所示，形成硬掩膜层125，硬掩膜层125覆盖外围区域12的上表面，且暴露出阵列区域11的上表面，具体步骤包括：
S51:于衬底10上形成硬掩膜材料层。
示例地，硬掩膜材料层可以包括但不限于氮化硅层或氮氧化硅层。可以采用化学气象沉积工艺或原子层沉积工艺，于衬底10的上表面形成硬掩膜材料层。其中，硬掩膜材料层覆盖阵列区域11和外围区域12的上表面。阵列区域11和外围区域12的上表面经过化学机械研磨之后，具有平整的表面，因此，可以在阵列区域11和外围区域12的上表面形成高质量的、平整的硬掩膜材料层。
S52:去除阵列区域11上表面的硬掩膜材料层，以暴露出待刻路径层50的顶面，保留外围区域12上表面的硬掩膜材料层，形成硬掩膜层125。
示例地，可以采用修饰刻蚀工艺(trim etch)刻蚀去除阵列区域11上的硬掩膜材料层，以暴露出待刻路径层50的上表面，同时，保留外围区域12上的硬掩膜材料层，得到硬掩膜层125，如图7所示。硬掩膜层125位于填充层60、外围区域介质层124、金属插塞127和保护层122的上方，可以防止在形成空气侧墙的过程中，刻蚀工艺对外围区域12的缓冲层121造成损耗。由于外围区域12的上表面为平整的表面，因此，在其上方形成的硬掩膜层125不容易出现孔洞或厚度不均的情况，可以对外围区域12起到良好的保护作用。
在步骤S60中，去除待刻路径层50和第一介质层221，以于侧墙结构22中形成空气侧墙71，如图8所示。
示例地，可以采用湿法刻蚀，去除待刻路径层50以及与待刻路径层50连接的第一介质层221，从而在侧墙结构22中形成空气侧墙71。作为示例，待刻路径层50和第一介质层221均为氧化硅层，硬掩膜层125、填充层60、位线介质层23以及第二介质层222均为氮化硅层。选取刻蚀氧化硅层的刻蚀液，依次去除待刻路径层50和第一介质层221，形成空气间隙72以及与空气间隙72连通的空气侧墙71。外围区域12被硬掩膜层125覆盖，不会受到湿法刻蚀工艺的破坏。
可选地，还可以采用干法刻蚀去除待刻路径层50和第一介质层221，例如，利用氧化硅层和氮化硅层之间的刻蚀选择比差异，采用对氧化硅层具有更高刻蚀速率的气体，刻蚀待刻路径层50，并在去除待刻路径层50之后，从形成的路径通入，以继续刻蚀第一介质层221，从而在侧墙结构22中形成空气侧墙71，如图8所示。
结合图4以及步骤S30中关于形成待刻路径层50的描述可以知晓，位线21两侧的第一介质层221上方均形成有待刻路径层50，因此，通过刻蚀工艺去除待刻路径层50和第一介质层221，可以在位线21两侧形成空气侧墙71。
在步骤S70中，于阵列区域11的上表面形成封口层80，以封闭空气侧墙71上方的开口，如图9所示。
示例地，可以采用等离子增强化学气相沉积工艺于阵列区域11的上表面形成氮化硅层，以作为封口层80，将空气侧墙71和空气间隙72上方的开口封闭。
上述半导体结构的制备方法，在形成焊垫40之后，通过形成与第一介质层221连接的待刻路径层50，使得能够在阵列区域11和外围区域12形成形成平整表面后再对第一介质层221进行刻蚀，有利于在外围区域12的表面形成高质量的硬掩膜层125，防止外围区域12在对第一介质层221的刻蚀过程中受到破坏。
本申请的一个实施例还公开了一种半导体结构，如图9所示，包括：衬底10，衬底10包括阵列区域11和与阵列区域11相连接的外围区域12；阵列区域11上设置有平行间隔排布的位线结构20和位于位线结构20之间的节点接触结构30；位线结构20包括位线21以及位于位线21两侧的侧墙结构22，侧墙结构22中具有空气侧墙71；若干焊垫40，位于节点接触结构30上；隔离结构，位于相邻的两个焊垫40之间；隔离结构包括填充层60和位于填充层60相对两侧的空气间隙72；一空气间隙72与一空气侧墙71相连通；硬掩膜层125，覆盖外围区域12的上表面；封口层80，覆盖阵列区域11的上表面，用于封闭空气间隙72顶部的开口。
上述半导体结构，外围区域12的表面覆盖有硬掩膜层125，可以对外围区域12中的电子器件126形成良好的保护作用；位线21两侧具有空气侧墙71，可以降低位线21与节点接触结构30之间的寄生电容。
示例地，如图9所示，阵列区域11包括阵列排布的有源区111和将有源区111分隔开的浅沟槽隔离结构112。阵列区域11上设置有平行间隔排布的位线结构20，位线结构20包括第一部分和第二部分，其中，第一部分与有源区111电连接，第二部分位于浅沟槽隔离结构112上方。节点接触结构30位于相邻的位线结构20之间，与其下方的有源区111电连接。位线21两侧的侧墙结构22中包括空气侧墙71，由于空气的介电常数比低K介质层和氮化硅层小很多，因此，空气侧墙71有利于降低位线21与节点接触结构30之间的寄生电容。
示例地，位线21包括从下至上依次叠置的多晶硅层、阻挡金属层和导线金属层。可选地，在一些其他实施例中，位线21包括导线金属层以及包裹导线金属层底面和侧面的阻挡金属层。导线金属层可以是电阻率较小的金属层，例如P(磷)或As掺杂的锗、W(钨)、Cu(铜)或Au(金)；阻挡金属层例如可以为钛层或氮化钛层。侧墙结构22例如可以是氮化硅层，侧墙结构22中具有空气侧墙71。节点接触结构30位于相邻的位线结构20之间，贯穿阵列区域11的上表面，与位于节点接触结构30下方的有源区111电连接。节点接触结构30可以是导电性能较佳的材料层，例如多晶硅层或金属层。
如图9所示，焊垫40位于节点接触结构30上，相邻的焊垫40之间设置有隔离结构。隔离结构包括填充层60和位于填充层60两侧的空气间隙72，其中，靠近位线结构20的空气间隙72与侧墙结构22中的空气侧墙71相连通。封口层80覆盖于焊垫40的上表面，将空气间隙72顶部的开口封住。
示例地，形成焊垫40的材料可以包括电阻率较低的金属，例如铜。隔离结构中的填充层60可以是氮化硅层。封口层80以及硬掩膜层125可以包括但不限于氮化硅层。
硬掩膜层125例如可以是氮化硅层，覆盖于外围区域12的上表面。
在一些实施例中，请继续参考图9，位线结构20还包括位线介质层23，位于位线21的上表面，位线介质层23包括第一侧壁和第二侧壁；焊垫40覆盖位线介质层23的顶面和第一侧壁。示例地，位线介质层23可以是氮化硅层。可选地，在其他的一些实施例中，位线介质层23还可以覆盖位线21的侧壁，以将位线21完全包覆，侧墙结构22位于位线介质层23相对的两侧。
示例地，侧墙结构22包括相对的第一侧墙结构和第二侧墙结构；第一侧墙结构靠近位线介质层23的第一侧壁，第二侧墙结构靠近位线介质层23的第二侧壁。隔离结构与位线介质层23的第二侧壁相连接，隔离结构中靠近第二侧壁的空气间隙72与第二侧墙结构中的空气侧墙71连通。
在一些实施例中，隔离结构的顶面与焊垫40的顶面齐平；封口层80覆盖填充层60的顶面、焊垫40的顶面以及空气间隙72顶部的开口，以将空气间隙72顶部的开口封住。
在一些实施例中，外围区域12上设置有从下到上依次叠置的介质层和保护层122；外围区域12的表面形成有凹槽，凹槽位于保护层122中或贯穿保护层122；硬掩膜层125填满凹槽，覆盖保护层122的表面。示例地，介质层中设置有电子器件126或其他导电结构，例如导电插塞127。示例地，导电插塞127贯穿介质层和保护层122。
在一些实施例中，保护层122的上表面具有若干金属电极层，金属电极层与金属插塞127电连接。凹槽位于相邻的金属电极层之间。硬掩膜层125覆盖金属电极层。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段。这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
示例地，采用上述实施例中的方法制备得到的半导体结构可以应用于具有空气侧墙的半导体器件。作为示例，通过采用上述实施例中的方法制备位线结构中的空气侧墙，并将其应用于DRAM器件的制备，可以提高DRAM器件的良品率，降低寄生电容对器件性能的影响。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (20)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区域和与所述阵列区域相连接的外围区域；
于所述阵列区域上设置多个焊垫，相邻所述焊垫之间形成有隔离沟槽；
于所述隔离沟槽的侧壁形成待刻路径层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，
所述阵列区域上设置有平行间隔排布的位线结构和位于所述位线结构之间的若干节点接触结构，所述焊垫形成于所述节点接触结构之上，并且一一对应。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，
所述焊垫形成于位线结构之间，所述位线结构包括，位线以及形成于所述位线相对两侧的侧墙结构，所述侧墙结构包括第一介质层和形成于所述第一介质层外侧的第二介质层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，
在形成所述隔离沟槽时露出所述第一介质层的顶面，在所述隔离沟槽内的所述待刻路径层与暴露出的所述第一介质层连接。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，
在所述隔离沟槽刻蚀暴露出所述第一介质层的顶面的同时，在所述外围区域的表面形成凹槽。
6.根据权利要求4所述的半导体结构的制备方法，其特征在于，还包括：
形成填充层，所述填充层填满所述隔离沟槽；
形成硬掩膜层，所述硬掩膜层覆盖所述外围区域的上表面，且暴露出所述阵列区域的上表面；
去除所述待刻路径层和所述第一介质层，以于所述侧墙结构中形成空气侧墙；
于所述阵列区域的上表面形成封口层，以封闭所述空气侧墙上方的开口。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，
所述位线结构还包括位于所述位线上表面的位线介质层，所述位线介质层包括第一侧壁和第二侧壁；于节点接触结构上形成若干焊垫，包括：
于所述阵列区域上形成金属材料层，所述金属材料层覆盖所述位线结构和所述节点接触结构；
刻蚀所述金属材料层，以形成若干相互独立的焊垫；其中，所述焊垫与节点接触结构连接，且覆盖所述位线介质层的顶面和所述第一侧壁。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，
所述侧墙结构包括第一侧墙结构和第二侧墙结构，分别位于所述位线相对的两侧；所述第一侧墙结构靠近所述第一侧壁，所述第二侧墙结构靠近所述第二侧壁；其中，所述隔离沟槽位于相邻所述金属焊垫之间，且暴露出所述第二侧墙结构中的所述第一介质层的顶面。
9.根据权利要求5所述的半导体结构的制备方法，其特征在于，
所述外围区域上设置有从下到上依次叠置的缓冲层和保护层；所述凹槽位于所述保护层中，或所述凹槽贯穿所述保护层，暴露出所述缓冲层。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，
所述于所述隔离沟槽的侧壁形成待刻路径层，所述待刻路径层与暴露出的所述第一介质层连接，还包括：
于所述凹槽的侧壁形成外围区域介质层，所述外围区域介质层的顶面与所述保护层的上表面齐平。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述保护层的上表面具有若干电极层，所述凹槽位于相邻所述电极层之间，所述外围区域介质层的顶面与所述电极层的上表面齐平。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，
所述形成填充层，所述填充层填满所述隔离沟槽以及所述凹槽，包括：
形成填充材料层，所述填充材料层覆盖所得结构的上表面，且填满所述隔离沟槽以及所述凹槽；
去除所得结构上表面的所述填充材料层，形成所述填充层；其中，所述填充层的上表面与所述待刻路径层的顶面和所述外围区域介质层的顶面齐平。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述形成硬掩膜层，所述硬掩膜层覆盖所述外围区域的上表面，且暴露出所述阵列区域的上表面，包括：
于所述衬底上形成硬掩膜材料层；
去除所述阵列区域上表面的所述硬掩膜材料层，以暴露出所述待刻路径层的顶面，保留所述外围区域上表面的所述硬掩膜材料层，形成所述硬掩膜层。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述第一介质层、所述缓冲层、所述外围区域介质层和所述待刻路径层均包括氧化硅层；所述第二介质层、所述填充层和所述硬掩膜层均包括氮化硅层。
15.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括阵列区域和与所述阵列区域相连接的外围区域；所述阵列区域包括平行间隔排布的位线结构和位于所述位线结构之间的节点接触结构；所述位线结构包括位线以及位于所述位线两侧的侧墙结构，所述侧墙结构中具有空气侧墙；若干焊垫，位于所述节点接触结构上；隔离结构，位于相邻的两个所述焊垫之间，所述隔离结构包括填充层和位于所述填充层相对两侧的空气间隙；一所述空气间隙与一所述空气侧墙相连通；硬掩膜层，覆盖所述外围区域的上表面；封口层，覆盖所述阵列区域的上表面，用于封闭所述空气间隙顶部的开口。
16.根据权利要求15所述的半导体结构，其特征在于，所述位线结构还包括位线介质层，位于所述位线的上表面，所述位线介质层包括第一侧壁和第二侧壁；所述焊垫覆盖所述位线介质层的顶面和所述第一侧壁。
17.根据权利要求16所述的半导体结构，其特征在于，所述侧墙结构包括第一侧墙结构和第二侧墙结构，分别位于所述位线相对的两侧；所述第一侧墙结构靠近所述第一侧壁，所述第二侧墙结构靠近所述第二侧壁；所述隔离结构与所述第二侧壁相连接，所述隔离结构中靠近所述第二侧壁的空气间隙与所述第二侧墙结构中的所述空气侧墙连通。
18.根据权利要求15所述的半导体结构，其特征在于，所述隔离结构的顶面与所述焊垫的顶面齐平；所述封口层覆盖所述填充层的顶面、所述焊垫的顶面以及所述空气间隙顶部的开口。
19.根据权利要求15所述的半导体结构，其特征在于，所述外围区域上设置有从下到上依次叠置的介质层和保护层；所述外围区域的表面形成有凹槽，所述凹槽位于所述保护层中或贯穿所述保护层；所述硬掩膜层填满所述凹槽，覆盖所述保护层的表面。
20.根据权利要求19所述的半导体结构，其特征在于，所述保护层的上表面具有若干电极层，所述硬掩膜层覆盖所述电极层。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210320417.0A CN116940106A (zh) | 2022-03-29 | 2022-03-29 | 半导体结构及其制备方法 |
| PCT/CN2022/086486 WO2023184571A1 (zh) | 2022-03-29 | 2022-04-13 | 半导体结构及其制备方法 |
| US17/841,668 US20230317507A1 (en) | 2022-03-29 | 2022-06-16 | Semiconductor structure and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210320417.0A CN116940106A (zh) | 2022-03-29 | 2022-03-29 | 半导体结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116940106A true CN116940106A (zh) | 2023-10-24 |
Family
ID=88198733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210320417.0A Pending CN116940106A (zh) | 2022-03-29 | 2022-03-29 | 半导体结构及其制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116940106A (zh) |
| WO (1) | WO2023184571A1 (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102152798B1 (ko) * | 2014-03-05 | 2020-09-07 | 에스케이하이닉스 주식회사 | 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| KR102452290B1 (ko) * | 2015-09-04 | 2022-12-01 | 에스케이하이닉스 주식회사 | 반도체구조물 및 그 제조 방법 |
| CN110098175B (zh) * | 2018-01-31 | 2021-08-20 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| KR102606784B1 (ko) * | 2018-07-13 | 2023-11-28 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| CN113690219B (zh) * | 2020-05-18 | 2024-04-30 | 中国科学院微电子研究所 | 一种半导体器件及其制作方法、电子设备 |
| CN113937059A (zh) * | 2020-07-14 | 2022-01-14 | 长鑫存储技术有限公司 | 半导体结构的形成方法及半导体结构 |
| CN113675145B (zh) * | 2021-07-07 | 2023-09-05 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
-
2022
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- 2022-04-13 WO PCT/CN2022/086486 patent/WO2023184571A1/zh unknown
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| WO2023184571A1 (zh) | 2023-10-05 |
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