KR100781850B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 칩 가드(chip guard)에 형성되는 가드 콘택을 외부 스트레스(stress)에 약한 라인 형 대신 폭이 다른 두 개의 영역을 조합하여 설계함으로써 불순물 차단 효과 및 외부 스트레스에 더 강한 구조를 갖도록 하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2는 종래 기술에 따른 반도체 소자를 도시한 단면도.
도 3은 종래 기술에 따른 반도체 소자를 도시한 단면도.
도 4a 및 4b는 본 발명의 실시 예에 따른 반도체 소자의 레이아웃들.
도 5는 본 발명의 실시 예에 따른 반도체 소자를 도시한 단면도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 칩 가드에 형성되는 가드 콘택을 외부 스트레스에 약한 라인 형 대신 폭이 다른 두 개의 영역을 조합하여 설계함으로써 불순물 차단 효과 및 외부 스트레스에 더 강한 구조를 갖도록 하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 레이아웃이며, 도 2는 도 1의 I-I'을 따른 반도체 소자의 단면도이다.
도 1 및 도 2를 참조하면, 게이트, 비트 라인 및 비트 라인 콘택과 같은 하부 구조물을 포함하는 반도체 기판(미도시)에 상부 전극 라인(50)과 하부 전극 라인(30)이 구비되어 있으며, 상부 전극 라인(50)과 하부 전극 라인(30) 사이에 가드 콘택(40)이 구비되어 있다. 여기서, 가드 콘택(40)은 일체형 콘택으로 하부 전극 라인(30)에 수직하게 구비된다. 한편, 가드 콘택(40)은 칩 가드 영역에 형성되며, 외부로부터 유입되는 불순물을 차단하는 용도로 사용된다.
도 3은 종래 기술에 따른 반도체 소자를 도시한 단면도로서, 외부 스트레스에 의해 발생한 퓨즈 가드 구조의 패일(fail)을 도시하고 있다.
도 3을 참조하면, 반도체 기판(미도시) 상부에 게이트(10)와 비트 라인(20)이 구비되고 이들을 연결하는 비트 라인 콘택(15)이 구비되어 있고, 비트 라인(20) 상부에 하부 전극 라인(30)이 구비되고 이를 연결하는 하부 전극 콘택(25)이 구비되어 있다. 또한, 하부 전극 라인(30) 상부에 상부 전극 라인(50)이 구비되고 이들을 연결하는 일체형 가드 콘택(40)이 구비된다.
그러나 종래 기술에 따른 반도체 소자의 가드 콘택은 퓨즈 크기의 감소로 칩을 자를 때 발생되는 크랙을 방지하지 못하여, 외부의 스트레스 및 기타 공정 시 발생되는 압력에 의해서 도 3에 표시된 것과 같은 전극 라인의 "들뜬 현상"이 유발된다.
따라서, 들뜬 현상으로 인하여 하부 전극 라인에 불순물이 유입되어 공정 수율과 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 칩 가드(chip guard)에 형성되는 가드 콘택을 외부 스트레스(stress)에 약한 라인 형 대신 폭이 다른 두 개의 영역을 조합하여 설계함으로써 불순물 차단 효과 및 외부 스트레스에 더 강한 구조를 갖도록 하여 공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는,
상부 전극 라인과 하부 전극 라인을 구비한 반도체 소자에 있어서,
상부 전극 라인과 하부 전극 라인 사이에 구비된 폭이 다른 제 1 영역과 제 2 영역을 갖는 일체형 가드(guard) 콘택을 포함하되, 제 1 영역은 상부 전극 라인과 나란하게 배치되며, 제 2 영역은 상부 전극 라인과 교차하도록 배치되는 것을 특징으로 한다.
아울러 본 발명에 따른 반도체 소자의 제조 방법은,
하부 구조물을 포함하는 반도체 기판에 하부 전극 라인을 형성하는 단계와,
상기 하부 전극 라인 상부에 폭이 다른 제 1 영역과 제 2 영역을 갖는 일체형 가드 콘택을 형성하는 단계와,
상기 가드 콘택 상부에 상부 전극 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4a 및 4b는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 레이아웃들이다.
도 4a 및 4b를 참조하면, 하부 구조물(미도시)을 포함하는 반도체 기판(미도시) 상부에 하부 전극 라인(130)과 상부 전극 라인(150)이 구비되어 있고, 상부 전극 라인(150)과 하부 전극 라인(130) 사이에 구비된 폭이 다른 제 1 영역(145)과 제 2 영역(143)을 갖는 가드 콘택(140)이 구비되어 있다. 여기서, 제 1 영역(145)은 하부 전극 라인(130)을 따라 나란하게 배치되고, 제 2 영역(143)은 하부 전극 라인(130)과 교차하도록 배치된다.
본 발명의 바람직한 실시 예에 따르면, 하부 전극 라인(130) 상부에 제 1 영역(145)과 제 2 영역(143)이 번갈아가며 지그재그 형태의 일체형 가드 콘택(140)을 배치한다. 여기서, 제 2 영역(143)의 선 폭은 제 1 영역(145)의 선 폭보다 2 배 이상인 것이 바람직하다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 하부 전극 라인(130) 상부에 제 1 영역(145)과 제 2 영역(143)이 교대로 배치되되, 제 1 영역의 중심선이 제 2 영역의 중심선과 일치되도록 배치되는 일체형 가드 콘택(140)을 구비한다. 여기서, 제 2 영역(143)의 선 폭은 제 1 영역(145)의 선 폭보다 큰 것이 바람직하다.
도 5는 도 4의 II-II'을 따른 반도체 소자의 단면도이다.
도 5를 참조하면, 하부 구조물(미도시)을 포함하는 반도체 기판(미도시)에 하부 전극 라인(130)을 형성하고, 하부 전극 라인(130) 상부에 폭이 다른 제 1 영역(145)과 제 2 영역(143)을 포함하는 가드 콘택(140)을 형성한다. 여기서, 제 1 영역(145)의 선 폭은 'A'이고, 제 2 영역(143)의 선 폭은 'B'이며, 가드 콘택(140)에서 B를 A보다 크게 형성함으로써 외부 스트레스나 기타 공정 시 발생하는 압력에 전극 라인을 지탱하여 들뜬 현상을 방지할 수 있다. 이후, 가드 콘택(140) 상부에 상부 전극 라인(150)을 형성한다.
상기와 같이 본 발명의 바람직한 실시 예에 따라 구비된 반도체 소자는 일체형 가드 콘택이 외부 스트레스나 기타 압력에 지지대 역할을 수행함으로써 전극 라인이 들뜨지 않아 외부로 유입되는 불순물이 차단되어 공정 수율과 소자의 신뢰성이 향상될 수 있다.
이후 반도체 소자의 제조 공정은 종래 기술과 동일할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은, 칩 가드(chip guard)에 형성되는 가드 콘택을 외부 스트레스(stress)에 약한 라인 형 대신 폭이 다른 두 개의 영역을 조합하여 설계함으로써, 외부에서 유입되는 불순물을 방지하여 공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 상부 전극 라인과 하부 전극 라인을 구비한 반도체 소자에 있어서,
    상부 전극 라인과 하부 전극 라인 사이에 구비된 폭이 다른 제 1 영역과 제 2 영역을 갖는 일체형 가드(guard) 콘택을 포함하되,
    제 1 영역은 상부 전극 라인과 나란하게 배치되며, 제 2 영역은 상부 전극 라인과 교차하도록 배치되는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 가드 콘택은 제 1 영역과 제 2 영역이 번갈아가며 지그재그 형태로 배치되는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제 1항에 있어서,
    상기 가드 콘택은 제 1 영역과 제 2 영역을 교대로 배치되되, 제 1 영역의 중심선이 제 2 영역의 중심선과 일치되도록 배치되는 것을 특징으로 하는 반도체 소자.
  5. 하부 구조물을 포함하는 반도체 기판에 하부 전극 라인을 형성하는 단계;
    상기 하부 전극 라인 상부에 폭이 다른 제 1 영역과 제 2 영역을 갖는 일체형 가드 콘택을 형성하는 단계; 및
    상기 가드 콘택 상부에 상부 전극 라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 가드 콘택은 제 1 영역과 제 2 영역이 번갈아가며 지그재그 형태로 배열되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 제 5항에 있어서,
    상기 가드 콘택은 제 1 영역과 제 2 영역을 교대로 배열되되, 제 1 영역의 중심선이 제 2 영역의 중심선과 일치되도록 배열되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 제 2 영역의 폭은 제 1 영역의 폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
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