CN105374762A - 待切割的半导体芯片结构及其制造方法 - Google Patents

Abstract

本发明提供了一种待切割的半导体芯片结构及其制造方法，其中，位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽；当受到剪切应力时，具有沟槽的钝化层会优先在应力作用下发生形变甚至翘曲，由此，使剪切应力得到释放，从而降低了传递至半导体芯片处的剪切应力的力矩，避免了半导体芯片被剪切应力所破坏。

Description

待切割的半导体芯片结构及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种待切割的半导体芯片结构及其制造方法。

背景技术

在半导体工艺的制造中，半导体芯片被形成于在半导体基底上。如图1所示，单个半导体基底10上可以包含多个基本上相同的半导体芯片11，且每个半导体芯片11通常基本上为矩形，并按行和列进行布置。相互垂直的两组切割道12在各个分散的半导体芯片11之间延伸，其中，每组切割道12相互平行。

如图2和3所示，每个待切割的半导体芯片11包括集成电路区11a、围绕集成电路区设置的密封环13、以及钝化层15，所述钝化层15形成在集成电路区11a表面、密封环13的表面和切割道12表面；所述集成电路区包括设置于基底上的互连层14；互连层14包括多层金属互连线层14a，以及位于两相邻金属互连线之间的层间介质层14b；密封环13随互连层14的形成而被一层一层的形成，以延伸穿过集成电路区的互连层14设置于半导体基底10之上，用于防止外部污染侵蚀位于集成电路区的互连层14。

在完成半导体芯片的制造后，需要对半导体基底进行切割，以被封装。现有技术中，一般采用激光切割或机械切割沿切割道12对半导体基底进行切割。在对半导体基底进行切割的过程中，由于激光切割或机械切割产生的剪切应力会产生施加于半导体芯片的应力，导致互连层14穿过密封环13进入集成电路区，引起致命的缺陷。进一步的，在现有工艺的半导体芯片的制造过程中，多采用低电介质常数(low-k)材料制作互连层14中的层间介质层14b，以金属铜作为互连层14中的互连线层14a，以降低电路的延迟效应，但是，互连线层14a和层间介质层14b的堆叠在机械特性方面十分脆弱。这种脆弱性的起因在于采用low-k形成的层间介质层14b与形成在集成电路区的表面、密封环13的表面和切割道12表面的钝化层15相比具有较低的破裂韧性，因此，在受到切割产生的应力时，钝化层15由于高韧性可以保持完整，而低韧性的层间介质层14b则会优先破裂。图4示出了切割后的半导体芯片产生破裂的电镜图，可看出破裂产生于半导体芯片边缘，并延伸至集成电路区中的层间介质层。

在现有技术中，为了避免半导体芯片在切割时产生破裂，一般通过制作复杂的保护环，提高密封环的应力抵抗能力以阻止应力产生的破裂。但是，密封环的结构改变必然带来半导体芯片制造工艺制造成本的提高。

发明内容

为解决上述问题，本发明提供了一种待切割的半导体芯片结构及其制造方法，在避免半导体芯片切割时发生破裂的同时，降低制造成本。

本发明提供了一种待切割的半导体芯片结构，包括：

半导体基底、形成在半导体基底上的多个半导体芯片和钝化层；

其中，相邻所述半导体芯片之间形成有切割道，每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；钝化层形成于集成电路区表面、密封环的表面和切割道表面，且位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。

进一步，所述切割道包括在水平延伸方向上相互垂直的两组切割道，且每组切割道中的切割道相互平行。

进一步，所述沟槽的个数为多个，且每个所述沟槽的水平延伸方向与两组切割道之一的水平延伸方向平行。

进一步，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向平行。

进一步，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向垂直。

进一步，位于每条所述切割道表面上的钝化层中的一部分沟槽水平延伸方向与该条切割道水平延伸方向平行，另一部分沟槽水平延伸方向与该条切割道水平延伸方向垂直。

进一步，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第一沟槽临近所述密封环，第二沟槽与第一沟槽相连。

进一步，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第二沟槽临近所述密封环，且第二沟槽与第一沟槽相连。

进一步，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90°，或大于90°小于180°。

进一步，每条所述沟槽底部暴露所述切割道表面。

本发明还提供了一种待切割的半导体芯片结构的制备方法，包括：

提供半导体基底，所述半导体基底上形成有多个半导体芯片；每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；

在相邻所述半导体芯片之间形成切割道；

在集成电路区表面、密封环的表面和切割道表面上形成钝化层；

通过刻蚀，在位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。

进一步，所述切割道包括在水平延伸方向上相互垂直的两组切割道，且每组切割道中的切割道相互平行。

进一步，所述沟槽的个数为多个，且每个所述沟槽的水平延伸方向与两组切割道之一的水平延伸方向平行。

进一步，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向平行。

进一步，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向垂直。

进一步，位于每条所述切割道表面上的钝化层中的一部分沟槽水平延伸方向与该条切割道水平延伸方向平行，另一部分沟槽水平延伸方向与该条切割道水平延伸方向垂直。

进一步，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第一沟槽临近所述密封环，第二沟槽与第一沟槽相连。

进一步，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第二沟槽临近所述密封环，且第二沟槽与第一沟槽相连。

进一步，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90°，或大于90°小于180°。

进一步，每条所述沟槽底部暴露所述切割道表面。

采用本发明提供的待切割的半导体芯片结构及其制造方法，位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽；当受到剪切应力时，具有沟槽的钝化层会优先在应力作用下发生形变甚至翘曲，由此，使剪切应力得到释放，从而降低了传递至半导体芯片处的剪切应力的力矩，避免了半导体芯片被剪切应力所破坏，且工艺简单，易于降低生产成本。

附图说明

图1为现有待切割半导体芯片结构平面示意图；

图2为图1中半导体芯片结构的局部放大示意图；

图3为图2中沿A-A的截面示意图；

图4切割后的半导体芯片产生破裂的电镜图；

图5为本发明待切割半导体芯片结构实施例1的平面示意图；

图6为图5沿B-B的截面示意图；

图7为本发明待切割半导体芯片结构的原理示意图；

图8为本发明待切割半导体芯片结构实施例二的平面示意图；

图9为本发明待切割半导体芯片结构实施例三的平面示意图；

图10和11为本发明待切割半导体芯片结构实施例四的平面示意图；

图12为本发明待切割半导体芯片结构实施例五的平面示意；

图13为本发明待切割半导体芯片结构制备方法的流程示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

本发明是基于以下考虑实现的：

在对半导体基底进行切割的过程中，待切割的半导体芯片结构会受到的剪切应力一般垂直于半导体基底，方向与切割方向相反，即剪切应力垂直于半导体基底，方向向上。当对待切割半导体芯片结构受到剪切应力时，切割道首先在剪切应力的作用下破裂，裂痕继续在剪切应力的力矩作用下一直延伸至破裂韧性更低的low-k层间介质层。

为避免半导体芯片发生破裂，最直接的方法即减小传递至半导体芯片中集成电路区处的剪切应力力矩。由此，在可能产生裂痕的延伸路径上，可通过制作易于被剪切应力破坏的牺牲结构，使剪切应力优先破坏该牺牲结构，使剪切应力得到释放，从而降低传递至半导体芯片处的剪切应力的力矩。

基于上述原理，本发明提供了一种待切割的半导体芯片结构，包括：

半导体基底、形成在半导体基底上的多个半导体芯片和钝化层；

其中，相邻所述半导体芯片之间形成有切割道，每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；钝化层形成于集成电路区表面、密封环的表面和切割道表面，且位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。

由于钝化层中形成了沟槽，会较于没有沟槽的钝化层更容易被剪切应力破坏，因此，当受到剪切应力时，具有沟槽的钝化层会优先在应力作用下发生形变甚至翘曲，由此，使剪切应力得到释放，从而降低了传递至半导体芯片处的剪切应力的力矩。

以下结合具体实施方式对本申请提供的一种待切割的半导体芯片结构进行详细说明：

实施例一：

如图5和图6所示，在实施例一中，待切割的半导体芯片结构包括半导体基底20，多个半导体芯片21形成在半导体基底20之上；两相邻半导体芯片21之间形成有切割道22，为了便于切割，切割道22包括水平延伸方向上互相垂直的两组切割道22，每组切割道22中的切割道22相互平行；

每个半导体芯片21包括集成电路区21a、围绕集成电路区21a设置的密封环23；集成电路区21a包括互连层24，互连层24包括多层金属互连线24a以及位于两相邻金属互连线24a之间层间介质层24b；

钝化层25形成于集成电路区21a表面、密封环23表面和切割道22表面，位于两相邻半导体芯片21之间的切割道22表面的钝化层25中形成有沟槽26；

在本实施例中，沟槽26的个数为多个，位于每条切割道22表面上的钝化层中的沟槽26的水平延伸方向与该条切割道22水平延伸方向平行；

作为优选的，沟槽26的位置靠近密封环23，每个沟槽26的底部暴露切割道表面；

在本实施例中，由于在切割道22表面的钝化层25中形成有沟槽26，因此，使得钝化层26的破裂韧性降低，当进行半导体芯片结构切割时，如图7所示，在切割道22处会受到一个垂直于半导体基底20，且方向向上的剪切应力F，在剪切应力F的作用下，设置于切割道22表面形成有沟槽26的钝化层25会以沟槽26的底端G为杠杆的支点而发生翘曲；在此过程中，剪切应力F需要克服翘曲的钝化层25与切割道22表面之间的粘附力，因此，粘附力最强处为支点发生翘曲后，剪切应力F受到消耗而释放，从而减小了待切割半导体芯片结构中集成电路区受到的剪切应力，使传递至半导体芯片的力矩减小，避免了半导体芯片的撕裂；进一步，由于在切割道22表面的钝化层25中设置了多条沟槽26，多条沟槽26可以逐级释放剪切应力F，使得效果更加明显。

实施例二：

通过图8说明本发明中的实施例二。图8表示根据本实施例的待切割半导体器件的截面结构，与实施例一共同的部分赋予相同的附图标记。

在图8所示的本实施例2的待切割半导体器件中，设置于两相邻半导体芯片21之间的切割道22表面的钝化层25中的沟槽26底部与切割道22表面之间残留有钝化层25’，其他之处与实施例一结构相同，并能获得与实施例一相同的效果。

基于实施例二，由于沟槽26底部与切割道22表面之间残留有钝化层25’，当进行半导体芯片切割时，剪切应力除需要克服与实施例一中的粘附力外，还需要克服残留的钝化层25’与其他钝化层25之间的连接应力，因此，可使每条沟槽26底端发生断裂后可以释放更大的剪切应力，从而在实施例一的基础上，可进一步降低半导体芯片结构中集成电路区受到的剪切应力的力矩。

实施例三：

通过图9说明本发明中的实施例三。图9表示根据本实施例的待切割半导体器件的平面结构，与实施例一共同的部分赋予相同的附图标记。

如图9所示，在实施例三的待切割半导体器件中，设置于两相邻半导体芯片(未标识)之间的切割道22表面的钝化层25中的沟槽26’水平延伸方向与该条切割道22水平延伸方向垂直，其他之处与实施例一结构相同。

在实施例三中，由于钝化层25中的沟槽26’水平延伸方向与水平延伸方向与该条切割道22水平延伸方向垂直，因此，在受到剪切应力时，剪切应力首先需要克服具有沟槽26’的钝化层25与切割道22表面之间的粘附力，再克服切割道22表面钝化层25与密封环(未示出)表面钝化层25之间的连接应力，后才能传递到半导体芯片区域。一方面，由于材料力学的基本原理，本实施例中位于切割道22表面具有垂直于切割道22延伸方向的沟槽26’的钝化层25可具有较强的抗弯性，可抑制切割道22发生破裂，阻止了剪切应力以破裂的切割道22为力臂的力矩，使半导体芯片的集成电路区不受剪切应力的力矩影响；另一方面，当切割道22在剪切应力作用下发生破裂时，本实施例中位于切割道22表面具有垂直于切割道22延伸方向的沟槽26’的钝化层25与密封环23表面钝化层25连接处会优先断裂，可释放掉剪切应力，使半导体芯片的集成电路区不受剪切应力的力矩影响。

实施例四：

在本实施例中，位于每条所述切割道表面上的钝化层中的一部分沟槽水平延伸方向与该条切割道水平延伸方向平行，另一部分沟槽水平延伸方向与该条切割道水平延伸方向垂直。

图10和图11展示了本发明实施例四中典型的实施方式。图10和图11表示根据本实施例的待切割半导体器件的平面结构，与实施例一共同的部分赋予相同的附图标记。

图10和图11中，多条沟槽设置于两相邻半导体芯片之间的切割道22表面的钝化层25中，其中部分沟槽26a水平延伸方向与该条切割道22水平延伸方向垂直，部分沟槽26b水平延伸方向与该条切割道22水平延伸方向平行；其他之处与实施例一结构相同；

图10中，平行于该条切割道22的第一沟槽26a设置于临近密封环，垂直于该条切割道22的第二沟槽26b相较于沟槽26a远离密封环，并且沟槽26b和沟槽26a相连；换而言之，第二沟槽26b形成于分别临近两相邻半导体芯片密封环的两条第一沟槽26a之间，且第二沟槽26b与第一沟槽26a相连；由此得到的结构中，由沟槽26a和26b包围的钝化层25剩余部分首先可抑制切割道22发生破裂，当切割道22在剪切应力下发生破裂时，剪切应力可在第一沟槽26a处集中释放，通过释放剪切应力减小剪切应力的力矩。

作为优选的，在图10提供的基础上，每个半导体芯片区一侧的沟槽26a的个数可以是多个，进一步通过形变破裂逐级释放剪切应力。

图11中，垂直于该条切割道22的第二沟槽26b设置于临近密封环，平行于该条切割道22的第一沟槽26a相较于沟槽26b远离密封环，且沟槽26b和沟槽26a相连；如图11所示，两组第二沟槽26b分别设置于临近两个相邻半导体芯片的密封环，两条第一沟槽26a分别与该两组第二沟槽26b连接；由此得到的结构中，可先由切割位置与沟槽26a之间残留的钝化层25首先在剪切应力下发生破裂，释放剪切应力，通过由沟槽26a和26b包围的钝化层25剩余部分抑制切割道22发生破裂，当切割道22在剪切应力下发生破裂时，剪切应力可在沟槽26a和26b包围的钝化层25剩余部分与半导体芯片表面的钝化层25的连接处集中释放，进一步释放剪切应力，减小剪切应力的力矩。

实施例五：

通过图12说明本发明中的实施例五。图12表示根据本实施例的待切割半导体器件的截面结构，与实施例三共同的部分赋予相同的附图标记。

在本实施例五中，如图12所示，位于每条所述切割道22表面上的钝化层中的沟槽26”水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90°，或大于90°小于180°，其他之处与实施例三结构相同，可获得与实施例一和实施例三作用叠加的效果。

需要说明的是，以上列举的实施例为本申请典型实施例，本领域技术人员在获知了上述五种实施方式后，可根据上述五种实施例的各自特征技术手段进行任意组合，在此不再一一列举。

本发明还提供了一种待切割的半导体芯片结构的制备方法，如图13所示，包括：

提供半导体基底，所述半导体基底上形成有多个半导体芯片；每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；

在相邻所述半导体芯片之间形成切割道；

在集成电路区表面、密封环的表面和切割道表面上形成钝化层；

通过刻蚀，在位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。

其中，刻蚀形成沟槽时，可在两相邻所述半导体芯片之间的切割道表面形成对应的图案化光刻胶，通过湿法或干法刻蚀形成对应前述各实施例的沟槽，在此不再赘述。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (20)

1.一种待切割的半导体芯片结构，其特征在于，包括：

半导体基底、形成在半导体基底上的多个半导体芯片和钝化层；

其中，相邻所述半导体芯片之间形成有切割道，每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；钝化层形成于集成电路区表面、密封环的表面和切割道表面，且位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。

2.根据权利要求1所述的半导体芯片结构，其特征在于，所述切割道包括在水平延伸方向上相互垂直的两组切割道，且每组切割道中的切割道相互平行。

3.根据权利要求2所述的半导体芯片结构，其特征在于，所述沟槽的个数为多个，且每个所述沟槽的水平延伸方向与两组切割道之一的水平延伸方向平行。

4.根据权利要求3所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向平行。

5.根据权利要求3所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向垂直。

6.根据权利要求3所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的一部分沟槽水平延伸方向与该条切割道水平延伸方向平行，另一部分沟槽水平延伸方向与该条切割道水平延伸方向垂直。

7.根据权利要求6所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第一沟槽临近所述密封环，第二沟槽与第一沟槽相连。

8.根据权利要求6所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第二沟槽临近所述密封环，且第二沟槽与第一沟槽相连。

9.根据权利要求2所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90°，或大于90°小于180°。

10.根据权利要求1-9所述的半导体芯片结构，其特征在于，每条所述沟槽底部暴露所述切割道表面。

11.一种待切割的半导体芯片结构的制备方法，其特征在于，包括：

提供半导体基底，所述半导体基底上形成有多个半导体芯片；每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；

在相邻所述半导体芯片之间形成切割道；

在集成电路区表面、密封环的表面和切割道表面上形成钝化层；

通过刻蚀，在位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。

12.根据权利要求11所述的制备方法，其特征在于，所述切割道包括在水平延伸方向上相互垂直的两组切割道，且每组切割道中的切割道相互平行。

13.根据权利要求12所述的制备方法，其特征在于，所述沟槽的个数为多个，且每个所述沟槽的水平延伸方向与两组切割道之一的水平延伸方向平行。

14.根据权利要求13所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向平行。

15.根据权利要求13所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向垂直。

16.根据权利要求13所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的一部分沟槽水平延伸方向与该条切割道水平延伸方向平行，另一部分沟槽水平延伸方向与该条切割道水平延伸方向垂直。

17.根据权利要求16所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第一沟槽临近所述密封环，第二沟槽与第一沟槽相连。

18.根据权利要求16所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第二沟槽临近所述密封环，且第二沟槽与第一沟槽相连。

19.根据权利要求12所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90°，或大于90°小于180°。

20.根据权利要求11-19任一项所述的制备方法，其特征在于，每条所述沟槽底部暴露所述切割道表面。