KR20050035894A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20050035894A
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겐이찌 와따나베
마사노부 이께다
다까히로 기무라
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후지쯔 가부시끼가이샤
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Abstract

소자 형성 영역과 외부를 전기적으로 접속하기 위한 것이며, 소자 형성 영역에 부수하여 저유전률 절연막이 형성되어 이루어지는 패드 형성 영역에서, 패드 형성 영역의 저유전률 절연막에 형성되는 비아인 Cu막이, 소자 형성 영역의 비아인 Cu막보다 고밀도로 배치되며, 이에 따라, 내부 응력 발생 시에 그 응력이 비아에 편중되어 집중하는 것을 방지하여서, 이것에 기인하는 배선 기능의 열화를 피하는 것이 가능하게 된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은, 소자 영역과 소자 영역과 외부를 전기적으로 접속하기 위한 패드 영역을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에는, 반도체 소자의 고집적화와 칩 사이즈의 축소화에 수반하여, 배선의 미세화 및 다층 배선화가 가속적으로 진행되어 있다. 이러한 다층 배선을 갖는 로직 디바이스에서는, 배선 지연이 디바이스 신호 지연의 지배적 요인 중 하나로 되어 있다. 디바이스 신호 지연은 배선 저항값과 배선 용량의 곱에 비례하고 있어서, 배선 지연의 개선, 즉 디바이스의 동작 스피드의 향상에는 주로 배선 저항값의 경감이 중요하다.
따라서, 배선의 저저항화를 도모하기 위해, 종래의 Al 배선 대신 Cu 배선을 형성하는 것이 검토되어 있다. 그러나, Cu의 물질적 특성 및 전술한 칩 사이즈의 축소화의 배경 하에서, Cu막을 직접 에칭하여 Cu 배선을 형성하는 방법에 기술적인 한계가 발생하기 시작하고 있다. 따라서, 층간 절연막에 홀 패턴 또는 홈 패턴을 형성하고, Cu 배선 재료를 매립함으로써 배선을 형성하는 프로세스, 소위 다마신 프로세스라 불리는 방법의 개발이 급속하게 진행되어 있다.
또한, 최근에는, 디바이스의 동작 스피드의 고속화를 도모하는 데 있어서 동일한 층간, 상이한 층간의 전기 용량(배선 용량)의 저감이 요구되어 있다. 따라서, 층간 절연막으로 저유전률 절연막을 적용하는 것이 제안되고 있지만, 저유전률 절연막은, 종래의 실로키시산 결합을 갖는 실리콘 산화막을 기초로 한 재료에 비해, 영률, 경도, 열팽창 등의 물성값이 크게 상이하며, 이것이 기인하여 이하에 설명하는 제조 공정 상에서의 문제점이 발생한다.
일반적으로 저유전률화를 진행시키기 위해서는, 원자 혹은 분자 등의 재료 내부의 구조 변화가 필요하며, 원자 간 거리, 분자 간 거리가 멀어지면 유전률의 저하가 진행되지만, 동시에 원자 간 거리, 분자 간 거리가 멀어짐으로써 결합력이 약해지기 때문에, 열 혹은 기계적인 특성, 약액에 대한 내성 등, 영향을 받기 쉬운 재료로 된다.
미세한 가공에 의해 형성된 LSI의 패드 영역에는, 배선 구조 내의 배선 패턴에 비해 비교적 큰 패턴인 전극 패드를 최종적으로 형성할 필요가 있다. 여기서, 전극 패드는, LSI의 반도체 구조를 형성한 후의 회로 시험, TEG(Test Element Group) 등의 개발에서의 특성 평가 등을 위해 LSI의 소자 영역과 외부를 전기적으로 접속하기 위한 것이다. 그 때문에, 크기는 대강 40㎛∼100㎛ 정도의 전면 배선이다.
반도체는 통상 웨이퍼라 불리는 원형 기판 상에 형성되며, 제조 공정이 완료된 후, 칩으로서 절출되고, 여러가지 외란이 칩에 영향을 미치는 것을 억제하는 것이 가능한 플라스틱 패키지 혹은 세라믹 패키지로 가공된다. 또한, 패키지는 외부 회로에 적합한 크기의 전극을 가지며, 전극 패드와 패키지측 전극을 전기적으로 접속하기 위한 와이어 본딩, 범프 형성이 이루어질 때에는, 패드 영역 내부에 대하여 기계적인 힘이 인가되고, 그 후, 양호한 접속이 행하여졌는지를 확인하기 위한 인장 시험 등이 행해진다.
그러나, 상기한 바와 같은 압입에 의한 압착 및 인장 시험이 행해지면, 패드 영역 내부에는 응력이 발생한다. 저유전률 재료의 영률은 일반적으로 작기 때문에, 전극 패드에 외력이 가해진 경우에 저유전률 재료로 구성되는 저유전률층은 용이하게 변형되며, 그 인가된 힘은 결국에는 홈 패턴이나 홀 패턴으로 형성된 접속 구멍의 배선 재료 부분에서 지지하게 된다.
이와 같이, 배선 재료에 비해 영률이 작은 층간 절연막을 이용하는 경우, 전극 패드로의 와이어 본딩, 범프 형성 시 등의 압입에 의한 압착 및 인장 시험 등에 의해 발생하는 내부 응력은 배선 재료 부분에 집중된다. 이 응력이 배선 재료 부분에 집중하여 항복 응력에 도달하면, 패드 영역의 배선 기능에 지장을 초래한다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 패드 영역에서의 내부 응력 발생 시에 그 응력이 접속 구멍에 편중되어 집중하는 것을 방지하고, 그것에 기인하는 배선 기능의 열화를 피하는 것이 가능하게 되는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
〈발명의 개시〉
본 발명자는, 예의 검토 결과, 이하에 나타내는 발명의 여러 가지 양태에 상도하였다.
본 발명은, 저유전률 절연막에 배선 구조를 포함하는 소자 영역과, 상기 소자 영역과 외부를 전기적으로 접속하기 위한 것이며, 상기 소자 영역에 부수하여 상기 저유전률 절연막이 형성되어 이루어지는 패드 영역을 포함하는 반도체 장치를 대상으로 한다. 본 발명에서는, 상기 패드 영역 내에서 상기 저유전률 절연막에 형성된 제1 접속 구멍의 점유 밀도가, 상기 소자 영역의 상기 배선 구조 중 어느 하나의 부위에서의 제2 접속 구멍의 점유 밀도보다도 높은 것을 특징으로 한다.
또한, 본 발명은, 소자 영역과 상기 소자 영역과 외부를 전기적으로 접속하기 위한 패드 영역을 갖는 반도체 장치의 제조 방법도 그 대상으로 하고 있다. 본 발명에 따른 반도체 장치의 제조 공정은, 상기 소자 영역과 함께 상기 패드 영역에 저유전률 절연막을 형성하는 공정과, 상기 패드 영역에는 제1 접속 구멍을, 상기 소자 영역에는 제2 접속 구멍을 각각 형성하는 공정을 포함하며, 상기 제1 접속 구멍의 점유 밀도를, 상기 소자 영역의 어느 부위에서의 상기 제2 접속 구멍의 점유 밀도보다 높게 형성하는 것을 특징으로 한다.
또한, 본 발명자는, 본 발명의 다른 양태로서 반도체 장치의 설계 방법에 대해서도 상도하였다. 그것은, 소자 영역에 부수하여, 상기 소자 영역과 외부를 전기적으로 접속하기 위한 패드 영역의 배선 구조를 형성하기 위한 반도체 장치의 설계 방법을 대상으로 한 것이다. 즉, 상기 소자 영역에 부수하여 상기 패드 영역에 저유전률 절연막을 형성하고, 상기 패드 영역 및 상기 소자 영역에 제1 접속 구멍 및 제2 접속 구멍을 각각 형성할 때에, 상기 소자 영역의 어느 부위에서의 상기 제2 접속 구멍의 점유 밀도보다 상기 제1 접속 구멍의 점유 밀도가 고밀도로 형성되도록 설계하는 것을 특징으로 한다.
도 1은, 비아층에 발생하는 내부 응력과 비아층에서의 비아의 면적 비율 간의 관계를 나타낸 그래프.
도 2는, 비아층에 발생하는 내부 응력과 비아층에서의 비아의 면적 비율 간의 관계를 나타낸 그래프.
도 3A, 도 3B는, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 4A, 도 4B는, 도 3A, 도 3B에 이어서, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 5A, 도 5B는, 도 4A, 도 4B에 이어서, 본 발명의 일 실시 형태에 따른 반도본 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 6A, 도 6B는, 도 5A, 도 5B에 이어서, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 7A, 도 7B는, 도 3A, 도 3B에 이어서, 본 발명의 일 실시 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 8A, 도 8B는, 도 7A, 도 7B에 이어서, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 9A, 도 9B는, 도 8A, 도 8B에 이어서, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 10A, 도 10B는, 도 9A, 도 9B에 이어서, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 11A, 도 11B는, 도 10A, 도 10B에 이어서, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 12는, 도 11 A, 도 11B에 이어서, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.
도 13A는, 본 발명의 제1 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 13B는, 본 발명의 제1 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 14는, 본 발명의 제1 실시 형태에 따른 패드 형성 영역과 마찬가지의 Cu 다층 배선 구조를 싱글 다마신법에 의해 구성하였을 때의 단면도.
도 15A는, 비교예 1에 따른 패드 형성 영역의 구성예를 도시한 평면도.
도 15B는, 비교예 1에 따른 패드 형성 영역의 구성예를 도시한 단면도.
도 16은, 비교예 1에 따른 패드 형성 영역의 구성에 발생하는 문제점을 설명하기 위한 도면.
도 17은, 비교예 1에 따른 패드 형성 영역의 구성에 발생하는 다른 문제점을 설명하기 위한 도면.
도 18은, 비교예 2에 따른 패드 형성 영역의 구성예를 도시한 도면.
도 19는, 비교예 2에 따른 패드 형성 영역의 구성에 발생하는 문제점을 설명하기 위한 도면.
도 20은, 비교예 2에 따른 패드 형성 영역의 구성에 발생하는 다른 문제점을 설명하기 위한 도면.
도 21A는, 본 발명의 제2 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 21B는, 본 발명의 제2 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 22A는, 본 발명의 제3 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 22B는, 본 발명의 제3 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 23A는, 본 발명의 제4 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 23B는, 본 발명의 제4 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 24A는, 본 발명의 제5 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 24B는, 본 발명의 제5 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 25A는, 본 발명의 제6 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 25B는, 본 발명의 제6 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 26A는, 본 발명의 제7 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 26B는, 본 발명의 제7 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 27은, 본 발명의 제8 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 28은, 본 발명의 제9 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 29A는, 본 발명의 제10 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 29B는, 본 발명의 제10 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 30A는, 본 발명의 제11 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도.
도 30B는, 본 발명의 제11 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 31A는, 본 발명의 제11 실시 형태에 따른 패드 형성 영역의 다른 구성예를 도시한 평면도.
도 31B는, 본 발명의 제11 실시 형태에 따른 패드 형성 영역의 다른 구성예를 도시한 단면도.
도 32는, 본 발명의 제12 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 33은, 본 발명의 제13 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 34는, 본 발명의 제14 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 35는, 본 발명의 제15 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
도 36은, 본 발명의 제16 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도.
〈발명을 실시하기 위한 최량의 형태〉
-본 발명의 기본 골자-
와이어 본딩나 범프 형성 시에 인가되는 힘에 의해 패드 영역에는 내부 응력이 발생한다. 배선 재료와 층간 절연막의 영률의 차이로부터 내부 응력은 배선 재료가 매립된 접속 구멍측에 편중되어 집중하며, 그것이 예를 들면 배선 재료의 항복 응력점에 도달하면, 패드 영역의 배선 기능에 지장을 가져오게 된다. 이러한 종래의 문제점을 해소하기 위해, 본 발명자는 패드 영역에서의 접속 구멍의 점유 밀도를, 소자 영역의 어느 부위에서의 접속 구멍의 점유 밀도보다 높게 형성하는 본 발명의 독자적인 구성을 상도하였다. 이 구성에 의해 내부 응력이 접속 구멍에 편중되어 집중하는 것을 방지하여, 배선 기능의 신뢰성의 저하를 피하는 것이다.
여기서 말하는 접속 구멍이란, 상층 배선과 하층 배선을 접속하기 위해 배선 재료가 비아 홀에 매립된 일부 배선 구조인 것을 말한다. 이하의 설명에서는, 이 일부 배선 구조를 전체 배선 구조에서의 비아부라 한다. 또한, 본 발명자가 상도한 독자의 구성으로서, 패드 영역의 접속 구멍의 점유 밀도를 소자 영역의 임의의 부위에서의 접속 구멍의 점유 밀도보다 높게 형성하여도 된다. 이러한 구성이라도 상기 본 발명의 작용·효과를 마찬가지로 발휘할 수 있다.
-층간 절연막 및 배선 구조에서의 비아부(접속 구멍)의 역학적 특성-
여기서, 층간 절연막 및 배선 구조에서의 비아부의 역학적 특성에 대하여 설명한다. 여기서는, 전극 패드에 대한 범프의 접합력을 평가하기 위한 인장 시험을 전제로 하여 설명하는 것으로 한다. 층간 절연막은 그 막 두께에 비해 수평 방향의 넓이는 크기 때문에, 간단히 설명하기 위해, 그 인장 힘이 수직으로 인가되는 경우를 생각한다. 따라서, 비아부와 층간 절연막에서는 동일한 양의 왜곡이 발생하는 것으로서 생각할 수 있다. 이 때, 비아부에 인가되는 응력; σm은, 비아부의 영률을 Em으로 하고, 비아부 및 층간 절연막에 발생하는 왜곡을 ε으로 하면, 다음의 수학식 1로 나타낼 수 있다.
마찬가지로, 층간 절연막에 인가되는 응력; σi는, 층간 절연막의 영률을 Ei로 하면, 다음의 수학식 2에 의해 나타낼 수 있다.
수학식 1 및 수학식 2로부터 Cu막과 층간 절연막에 걸리는 응력의 비는, 다음의 수학식 3에 나타낸 바와 같이, 영률의 비로 된다.
예를 들면, Em으로서의 Cu의 영률, Ei로서의 저유전률 절연 재료인 "SiLK(SiLK : Dow Chemical사의 등록 상표이며, 폴리알릴에테르계 화합물로 이루어지는 유기 절연막 재료)"의 영률을 수학식 3에 대입하고, 또한 한편, 비교 대상으로서, Em으로서의 Cu의 영률, Ei로서의 SiO2의 영률을 수학식 3에 대입하면, 다음의 수학식 4, 수학식 5로 된다. 덧붙여서, Cu, "SiLK" 및 SiO2는 하기의 표 1로부터 인용한 것이다.
수학식 4 및 수학식 5에 나타낸 바와 같이, 비아부와 층간 절연막에 걸리는 내부 응력의 비는, 층간 절연막이 실리콘 산화막으로 이루어지는 경우에 비해, 저유전률 절연막으로 구성되어 있는 쪽이 층간 절연막에 걸리는 내부 응력의 비율이 낮게 된다.
다음으로, 비아부와 층간 절연막에 걸리는 응력값의 산출식을 구한다. 인장 시험에 의한 외력; F와 비아부 및 층간 절연막이 지지하는 힘 간의 균형은, 다음의 수학식 6에 의해 표시된다. 여기서, Sm은 비아부의 면적, Si는 동일하게 층간 절연막의 면적이다.
수학식 1 및 수학식 2를 수학식 6에 대입하면, 다음의 수학식 7 또는 수학식 8에 의해 각각 표시된다.
수학식 7 및 수학식 8을 각각 σm, σi에 대하여 풀고, 비아부와 층간 절연막의 면적 비율의 함수로서 그래프로 한 것을 도 1 및 도 2에 나타낸다. 덧붙여서, 도 1에서는, 직경 40㎛인 원형의 전극 패드에 40gf의 인장 힘을 인가한 경우에 대하여 나타내며, 도 2에서는, 직경 50㎛인 원형의 전극 패드에 20gf의 인장 힘을 인가한 경우에 대하여 나타내고 있다.
먼저, 도 1의 그래프에 대하여 설명하면, 층간 절연막을 실리콘 산화막으로 구성하고, 비아부를 Cu막으로 구성한 경우(도면 중에서는, SiO2/Cu)에는, 층간 절연막의 면적 비율이 증가하여도 비아부에 걸리는 내부 응력은 그만큼 증가하지 않는다. 이것에 대하여, 층간 절연막을 "SiLK"로 구성하고, 비아부를 Cu막으로 구성한 경우(도면 중에서는, "SiLK"/Cu)에는, 층간 절연막의 면적 비율이 증가하면, 비아부에 걸리는 내부 응력은 급격히 증가한다.
또한, 도 1의 그래프에는, 그레인 직경이 0.1㎛, 0.5㎛, 1.0㎛인 Cu의 항복 응력점이 나타나 있지만, 층간 절연막을 "SiLK"로 구성한 경우에는, 층간 절연막의 면적 비율이 점차로, 비아부에 걸리는 내부 응력이 항복 응력점에 도달하게 되는 것을 알 수 있다. 또한, Cu의 항복 응력점이란, 이 이상의 응력이 인가되면 Cu에 항복이 발생하는 응력값이다. 이와 같이, 그레인 직경이 동일한 Cu막으로 비아부를 구성하고 있는 경우에는, 층간 절연막을 "SiLK"로 구성하고 있는지, 실리콘 산화막으로 구성하고 있는지에 따라 항복 응력점에 도달하는 층간 절연막의 면적 비율이 2배 가까이 상이한 것을 알 수 있다.
또한, 도 1의 그래프에는, 저유전률 절연 재료인 다공성 실리카계의 "IPS(Interpapenetrated Siloxane : 쇼쿠바이 화학 공업 주식 회사의 등록 상표)", 오가노 실리케이트 글래스(도면 중에서는, "BD(Black Diamond) : 어플라이드 머티리얼사의 등록 상표")에 의해 층간 절연막을 구성하고, 비아부를 Cu막으로 구성한 경우(도면 중에서는 각각, "IPS"/Cu, "BD"/Cu)에 대해서도 나타내고 있다. "IPS" 및 "BD"의 영률은 각각 11(㎬), 5.5(㎬)로 낮은 값이기 때문에, 층간 절연막을 "SiLK"로 구성한 경우와 마찬가지로, 층간 절연막의 면적 비율의 증가에 수반하여, 급격히 비아부에 걸리는 내부 응력이 증가된다.
도 2의 그래프는, 층간 절연막을 "SiLK", 비아부를 Cu막으로 구성한 경우(도면 중, Cu/"SiLK"), 층간 절연막을 실리콘 산화막, 비아부를 Cu막으로 구성한 경우(도면 중, Cu/SiO2), 및 층간 절연막을 다공성 실리카계 "IPS", 비아부를 Cu막으로 구성한 경우(도면 중, Cu/"IPS")에 대하여 나타내고 있다.
도 2에 나타내는 예는, 도 1의 예와 상이한 조건 하에서의 시도이지만, 역시 저유전률 절연 재료 "SiLK"로 층간 절연막이 형성되어 있는 경우에는, 층간 절연막의 면적 비율이 증가되면 비아부에 내부 응력이 급격하게 걸려서, Cu의 항복 응력점에 도달하는 경우를 볼 수 있다. 이에 대하여, 실리콘 산화막에서 층간 절연막을 형성한 경우에는, 층간 절연막의 면적 비율이 증가하여도 비아부에는 내부 응력이 그만큼 걸리지 않아, Cu 항복 응력점에 도달하지 않는다.
또한, 도 2에는 층간 절연막에 걸리는 내부 응력에 대해서도 나타내고 있으며, 층간 절연막을 포러스 실리카계 "IPS", "SiLK"로 구성한 경우에는, 층간 절연막의 면적 비율이 증가하면, 일정한 부분에서 층간 절연막에 인가되는 내부 응력이 급속하게 증가하여, 각각의 파단 응력점에 도달하게 된다. 또한, 여기서 말하는 파단 응력점이란, 이 이상의 응력이 인가되면 파단이 발생하는 응력값인 것을 말한다. 이에 대하여, 층간 절연막을 실리콘 산화막으로 구성한 경우에는, 층간 절연막의 면적 비율이 증가하여도 층간 절연막에 인가되는 내부 응력은 그만큼 증가하지 않아, 그 파단 응력점에는 도달하지 않는다.
본 발명에서는, 동일한 층간, 상이한 층간의 전기 용량(배선 용량)의 저감을 도모하도록 층간 절연막을 저유전률 절연 재료로 구성하고 있으며, 특히 그 저유전률 재료는 오가노 실리케이트 글래스 "BD", "SiLK", "IPS" 등의 영률이 20㎬ 이하인 것을 이용하는 것이 바람직하다. 그러나, 상기한 바와 같이, 전극 패드 아래의 층간 절연막을 오가노 실리케이트 글래스 "BD", "SiLK", "IPS" 등의 저유전률 절연 재료로 구성한 경우, 내부 응력의 발생에 의해 비아부 및 층간 절연막에 장해가 발생하기 쉬워서, 배선 기능의 신뢰성을 저하시킬 우려가 있다. 이것에 대하여, 본 발명은 전극 패드 아래의 비아부를 고밀도로 배치함으로써, 내부 응력이 비아부에 편중하여 집중하는 것을 방지하는 것을 가능하게 하고 있다.
이하, 본 발명의 실시 형태를 첨부 도면을 참조하면서 상세히 설명한다. 도 3A∼도 12는, 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 나타낸 개략적 단면도이다.
-MOS 트랜지스터 구조의 형성-
먼저, 실리콘 기판 상에 MOS 트랜지스터 구조를 형성한다.
구체적으로는, 도 3A에 도시한 바와 같이, 실리콘 기판(1)의 소자 분리 영역에 STI(Shallow Trench Isolation)법에 의해, 소자 분리 구조(2)를 형성하고, 소자 형성 영역에는 소자 활성 영역을 획정하며, 패드 형성 영역에는 소자 분리 구조(2)를 전면에 형성한다.
계속해서, 열 산화법에 의해, 소자 형성 영역의 소자 활성 영역에만 게이트 절연막(3)을 형성한다. 그리고, CVD법에 의해, 전면에 다결정 실리콘막을 퇴적하고, 패터닝함으로써 소자 활성 영역에만 게이트 전극(4)을 형성한다.
계속해서, 게이트 전극(4)을 마스크로 하여, 불순물을 저농도로 얕게 이온 주입한 후, CVD법에 의해 실리콘 산화막을 퇴적하고, 전면을 이방성 에칭함으로써, 게이트 전극(4)의 측면에만 상기 실리콘 산화막을 남겨서, 사이드월(5)을 형성한다. 그리고, 게이트 전극(4) 및 사이드월(5)을 마스크로 하여, 재차 불순물을 고농도로 깊게 이온 주입하여, LDD 구조의 소스/드레인(6)을 형성한다.
계속해서, 전면에 실리콘 질화막(7)을 형성한 후, 층간 절연막으로 되는 실리콘 산화막(8)을 퇴적한다. 그리고, 소스/드레인(6)의 표면의 일부를 노출시키도록, 실리콘 산화막(8)을 패터닝하여, 컨택트 홀(9)을 형성한다.
계속해서, 컨택트홀(9)의 내벽면을 피복하도록, 기초막으로 되는 TiN막(10)을 형성한 후, 컨택트 홀(9)을 매립하도록 텅스텐을 퇴적하고, CMP(Chemical-Mechanical Polishing)법에 의해, 표면을 평탄화시켜 텅스텐 플러그를 형성한다. 또한, 게이트 전극(4)과 배선을 전기적으로 접속하기 위해 게이트 전극(4) 상에도 플러그가 필요하지만, 여기서는, 소스/드레인(6)에 대한 플러그와 게이트 전극(4)에 대한 플러그가 동일한 단면 상에는 없는 것으로 하고, 도 3A 및 이하에 도시한 도면 상에서는 게이트 전극(4)에 대한 플러그의 도시를 생략한다.
-Cu 배선 구조의 형성; 듀얼 다마신법-
다음으로, 상기 MOS트랜지스터 구조 위에 Cu 배선 구조를 형성한다. 여기서는 먼저 듀얼 다마신법에 의해 Cu 다층 배선을 형성하는 경우에 대하여 설명한다.
도 3B에 도시한 바와 같이, 배선층의 층간 절연막으로 되는 실리콘 산화막(8) 상에, 에칭 스토퍼막으로 되는 실리콘 카바이드막(SiC막)(11)을 70㎚ 정도의 막 두께로 형성한다. 다음으로, 배선층의 층간 절연막으로 되는 오가노 실리케이트 글래스막(SiOC막)(12), CMP법에 의한 연마 공정 시의 보호막으로 되는 실리콘 산화막(SiO막)(101)을 각각, 350㎚, 150㎚ 정도의 막 두께로 형성한 후, 포토레지스트(13)를 도포하고, 노광, 현상을 실시하여 배선 패턴(14)을 형성한다.
계속해서, 도 4A에 도시한 바와 같이, 배선 패턴(14)이 형성된 포토레지스트(13)를 마스크로 하여, CF계 가스를 포함하는 혼합 가스를 이용하여 오가노 실리케이트 글래스막(12) 및 실리콘 산화막(101)을 실리콘 카바이드막(11)이 노출될 때까지 이방성 에칭한다.
다음으로, 잔존하는 포토레지스트(13)를 에칭에 의해 제거한 후, CHF계 가스를 포함하는 혼합 가스를 이용하여 실리콘 카바이드막(11)을 에칭에 의해 제거하고, 배선 홈을 형성한다. 여기서, 애싱에 의해 실리콘 산화막(8)이 손상받지 않으면, CF계 가스를 포함하는 혼합 가스를 이용하여 한번에, 실리콘 산화막(101), 오가노 실리케이트 글래스막(12) 및 실리콘 카바이드막(11)을 에칭하고, 그리고, 애싱에 의해 포토레지스트(13)를 제거하여도 된다. 그 후, 적절한 열 처리를 가하여, 실리콘 카바이드막(11) 및 오가노 실리케이트 글래스막(12)이 흡습한 재료를 탈가스에 의해 제거한다.
다음으로, 예를 들면 탄탈 나이트라이드(TaN)로 이루어지는 배리어 메탈막(15)을 30㎚ 정도의 막 두께로 형성한 후, Cu막(16)을 1500㎚ 정도의 막 두께로 형성한다. 여기서, Cu막(16)을 성막하는 방법으로서, 배리어 메탈막(15) 상에 시드 금속막을 스퍼터링 장치에 의해 성막한 후, 시드 금속막을 전극으로 이용하는 도금법을 이용하면 Cu막(16)을 성막할 수 있다.
계속해서, 도 4B에 도시한 바와 같이, 실리콘 산화막(101)이 노출될 때까지 CMP법에 의해 연마한 후, 배선 홈 내에만 Cu막(16)이 남도록 형성한다. 다음으로, 에칭 스토퍼막 및 Cu 확산 방지막으로 되는 실리콘 카바이드막(SiC막)(17), 층간 절연막으로 되는 오가노 실리케이트 글래스막(18), 배선층 형성 시의 에칭 스토퍼막으로 되는 실리콘 카바이드막(19), 배선층의 층간 절연막으로 되는 오가노 실리케이트 글래스막(20), 및 CMP법에 의한 연마 공정 시의 보호막으로 되는 실리콘 산화막(21)을 순차적으로 형성한다. 여기서, 실리콘 카바이드막(17)은 70㎚ 정도의 막 두께, 오가노 실리케이트 글래스막(18)은 600㎚ 정도의 막 두께, 실리콘 카바이드막(19)은 70㎚ 정도의 막 두께, 오가노 실리케이트 글래스막(20)은 350㎚ 정도의 막 두께, 실리콘 산화막(21)은 150㎚ 정도의 막 두께로 형성한다.
다음으로, 실리콘 산화막(21) 상에 포토레지스트(22)를 도포하고, 노광, 현상을 실시함으로써, 비아 홀을 형성하기 위한 비아 패턴(23)을 형성한다. 그 때에, 패드 형성 영역에는 소자 형성 영역보다 큰 단면적을 갖는 비아 패턴(23)을 형성한다.
계속해서, 도 5A에 도시한 바와 같이, 실리콘 산화막(21), 오가노 실리케이트 글래스막(20), 실리콘 카바이드막(19), 오가노 실리케이트 글래스막(18) 순으로, 여러가지 프로세스 조건을 변경하면서 CF계 가스를 포함하는 혼합 가스를 이용하여 실리콘 카바이드막(17)이 노출될 때까지 이방성 에칭을 행한다. 이것에 의해, 패드 형성 영역에는 소자 형성 영역보다 큰 면적의 비아 홀(24)이 형성된다.
다음으로, 보호막으로서 이용하는 수지(25)를 도포 및 용해의 방법에 의해 비아 홀의 하방 부위에 매립한 후, 전면에 포토레지스트(26)를 도포하고, 노광, 현상을 실시하여 배선 패턴(27)을 형성한다.
계속해서, 도 5B에 도시한 바와 같이, 배선 패턴(27)이 형성된 포토레지스트(26)를 마스크로 하여, CF계 가스를 포함하는 혼합 가스를 이용하여 실리콘 산화막(21) 및 오가노 실리케이트 글래스막(20)을 실리콘 카바이드막(19)이 노출될 때까지 이방성 에칭하여, 배선 홈(102)을 형성한다. 다음으로, 애싱에 의해 포토레지스트(26) 및 수지(25)를 동시에 제거한다.
계속해서, 도 6A에 도시한 바와 같이, CF계 가스를 포함하는 혼합 가스를 이용하여, 비아 홀(24)의 저부에 남아 있는 실리콘 카바이드막(17) 및 배선 홈(102)의 저부에 남아 있는 실리콘 카바이드막(19)을 이방성 에칭하여 제거한다. 다음으로, 적절한 열 처리를 가하여, Cu막(16)의 컨택트면, 실리콘 카바이드막(17), 오가노 실리케이트 글래스막(18), 실리콘 카바이드막(19) 및 오가노 실리케이트 글래스막(20)이 흡습한 재료를 탈가스에 의해 제거한 후에, 예를 들면 탄탈 나이트라이드로 이루어지는 배리어 메탈막(121)을 30㎚ 정도의 막 두께로 형성하고, 도금법에 의해 Cu막(28)을 1500㎚ 정도의 막 두께로 배선 홈(102) 및 비아 홀(24)에 매립한다.
계속해서, 도 6B에 도시한 바와 같이, Cu막(28) 및 배리어 메탈막(121)을 CMP법에 의해 실리콘 산화막(21)이 노출될 때까지 연마하여, 배선 홈(102) 및 비아 홀(24) 내에만 Cu막(28) 및 배리어 메탈막(121)을 잔존시킨다. 이후, Cu막(23)으로 형성된 배선을 전극 패드로 하는 경우에는, 커버막으로서 기능하는 실리콘 질화막(29)을 해당 배선층 상에 형성한 후, 그 일부에 개공을 형성한다. 그리고, 그 개공부에 예를 들면 금선을 접속하여 전극 패드와 외부를 전기적으로 접속시킨다. 또한 상층에 배선 구조를 형성하는 경우에는, 도 3A∼도 6B와 마찬가지의 제조 공정을 반복함으로써 상이한 다층 배선 구조를 형성할 수 있다.
또한, 전극 패드의 다른 구성예로서, Cu막(28) 상에 Al층을 형성하고, 해당 Al층과 밀착성이 좋은 Al 금선을 이용하여 외부와 전극 패드를 접속하거나, Al층 상에 범프를 형성함으로써, Cu막(28)의 표면 노출에 의한 부식을 방지 가능한 구성으로 하여도 된다.
이상에 의해, 패드 형성 영역의 전극 패드 아래에는 소자 형성 영역보다 큰 단면적의 비아 홀이 형성된다. 따라서, 패드 형성 영역에 소자 형성 영역과 같은 갯수 혹은 그 이상의 수의 비아부를 형성하면, 패드 형성 영역의 비아부의 점유 밀도를 소자 형성 영역보다 고밀도로 할 수 있다. 이에 따라, 내부 응력이 발생하였을 때, 과도한 부하가 비아부에 집중하게 되는 것을 방지할 수 있어서, 비아부(Cu막)에 항복이 일어나게 되는 등, 전극 패드에의 외력 인가 시에서의 배선 기능의 열화 요인을 피하는 것이 가능하게 된다.
또한, 패드 형성 영역의 비아부가 소자 형성 영역의 임의의 부위에서의 비아부의 점유 밀도보다 높게 형성되어 있으면, 상기 효과를 얻을 수 있는 것은 물론이지만, 국소적으로 소자 형성 영역의 어느 부위(예를 들면, 비아부의 점유 밀도가 가장 낮은 부위)를 볼 때, 적어도 그 부위에서의 비아부의 점유 밀도보다도 패드 형성 영역의 비아부의 점유 밀도가 높게 형성되어 있으면, 상기 효과를 마찬가지로 발휘할 수 있다.
-Cu 다층 배선 구조의 형성; 싱글 다마신법-
다음으로, Cu 다층 배선 구조의 싱글 다마신법에 의한 제조 방법에 대하여 설명한다. MOS 트랜지스터 구조의 형성은 도 3A에 기초하여 이미 설명하였기 때문에 여기서는 생략한다.
먼저, 도 7A에 도시한 바와 같이, 층간 절연막으로 되는 실리콘 산화막(8) 상에 에칭 스토퍼막으로 되는 실리콘 카바이드막(30)을 70㎚ 정도의 막 두께로 형성한다. 다음으로, 오가노 실리케이트 글래스막(31) 및 실리콘 산화막(32)을 각각 350㎚, 150㎚ 정도의 막 두께로 형성한다.
다음으로, 실리콘 산화막(32) 상에 포토레지스트(33)를 도포하고, 노광, 현상을 실시하여, 오가노 실리케이트 글래스막(31) 및 실리콘 산화막(32)에 배선 홈을 형성하기 위한 배선 패턴(34)을 형성한다.
계속해서, 도 7B에 도시한 바와 같이, 배선 패턴(34)이 형성된 포토레지스트(33)를 마스크로 하여, CF계 가스를 포함하는 혼합 가스를 이용하여 오가노 실리케이트 글래스막(31) 및 실리콘 산화막(32)을 실리콘 카바이드막(30)이 노출될 때까지 이방성 에칭한다. 다음으로, 잔존하는 포토레지스트(33)를 에싱에 의해 제거한 후, CHF계 가스를 포함하는 혼합 가스를 이용하여 실리콘 카바이드막(30)을 에칭에 의해 제거하여, 배선 홈을 형성한다. 여기서, 에싱에 의해 실리콘 산화막(8)이 손상받지 않으면, CF계 가스를 포함하는 혼합 가스를 이용하여 한번에 실리콘 산화막(32), 오가노 실리케이트 글래스막(31) 및 실리콘 카바이드막(30)을 에칭하고, 그리고, 애싱에 의해 포토레지스트(33)를 제거하여도 된다. 다음으로, 적절한 열 처리를 가하여, 오가노 실리케이트 글래스막(31) 및 실리콘 카바이드막(30)이 흡습한 재료를 탈가스에 의해 제거한다.
계속해서, 도 8A에 도시한 바와 같이, 예를 들면 TaN으로 이루어지는 배리어 메탈막(35)을 30㎚ 정도의 막 두께로 형성한 후, Cu막(36)을 1500㎚ 정도의 막 두께로 형성한다.
계속해서, 도 8B에 도시한 바와 같이, 실리콘 산화막(32)이 노출될 때까지 CMP법에 의해 연마함으로써, 배선 홈 내에만 Cu막(36)을 남긴다. 다음으로, 에칭 스토퍼막 및 Cu 확산 방지막으로 되는 실리콘 카바이드막(37), 비아층의 층간 절연막으로 되는 오가노 실리케이트 글래스막(38), 및 실리콘 산화막(39)을 순차적으로 형성한다. 여기서, 실리콘 카바이드막(37)은 70㎚ 정도, 오가노 실리케이트 글래스막(38)은 450㎚ 정도, 실리콘 산화막(39)은 150㎚ 정도의 막 두께로 형성한다.
다음으로, 실리콘 산화막(39) 상에 포토레지스트(40)를 도포하고, 노광, 현상을 실시함으로써, 비아 홀을 형성하기 위한 비아 패턴(41)을 형성한다. 그 때에, 패드 형성 영역에는 소자 형성 영역보다 큰 단면적을 갖는 비아 패턴(41)을 형성한다.
계속해서, 도 9A에 도시한 바와 같이, 여러가지 프로세스 조건을 변경하면서, 실리콘 산화막(39) 및 오가노 실리케이트 글래스막(38)을, CF계 가스를 포함하는 혼합 가스를 이용하여 실리콘 카바이드막(37)이 노출될 때까지 이방성 에칭을 행한다.
계속해서, 도 9B에 도시한 바와 같이, CHF계 가스를 포함하는 혼합 가스를 이용하여 비아 홀(42)의 저부에 남아 있는 실리콘 카바이드막(37)을 이방성 에칭하여 제거한다. 이에 따라, 패드 형성 영역에는 소자 형성 영역보다 큰 단면적의 비아 홀(42)이 형성된다. 다음으로, 적절한 열 처리를 가하여 Cu막(36)의 컨택트면, 실리콘 카바이드막(37) 및 오가노 실리케이트 글래스막(38)이 흡습한 재료를 탈가스에 의해 제거한 후에, 탄탈 나이트라이드로 이루어지는 배리어 메탈막(43)을 30㎚ 정도의 막 두께로 형성하고, 도금법에 의해 Cu막(44)을 1500㎚ 정도의 막 두께로 비아 홀(42)에 매립한다.
계속해서, 도 10A에 도시한 바와 같이, Cu막(44) 및 배리어 메탈막(43)을 CMP법에 의해 실리콘 산화막(39)이 노출될 때까지 연마하여, 비아 홀(42) 내에만 Cu막(44) 및 배리어 메탈막(43)을 잔존시킨다.
계속해서, 도 10B에 도시한 바와 같이, 에칭 스토퍼막 및 Cu 확산 방지막으로 되는 실리콘 카바이드막(103), 배선층의 층간 절연막으로 되는 오가노 실리케이트 글래스막(104), 및 CMP법에 의한 연마 공정 시의 보호막으로 되는 실리콘 산화막(105)을 순차적으로 형성한다. 여기서, 실리콘 카바이드막(103)은 70㎚ 정도의 막 두께, 오가노 실리케이트 글래스막(104)은 350㎚ 정도의 막 두께, 실리콘 산화막(105)은 150㎚ 정도의 막 두께로 형성한다. 다음으로, 실리콘 산화막(105) 상에 포토레지스트(106)를 도포하고, 노광, 현상을 실시함으로써, 배선 홈을 형성하기 위한 배선 패턴(107)을 형성한다.
계속해서, 도 11A에 도시한 바와 같이, 배선 패턴(107)이 형성된 포토레지스트(106)를 마스크로 하여, CF계 가스를 포함하는 혼합 가스를 이용하여 실리콘 산화막(105) 및 오가노 실리케이트 글래스막(104)을 실리콘 카바이드막(103)이 노출될 때까지 이방성 에칭한 후, 잔존하는 포토레지스트(106)를 에싱에 의해 제거한다. 그리고, 실리콘 카바이드막(103)을 실리콘 산화막(39)이 노출될 때까지 이방성 에칭하여, 배선 홈(110)을 형성한다. 다음으로, 적절한 열 처리를 가하여, Cu막(44)의 컨택트면, 오가노 실리케이트 글래스막(104) 및 실리콘 카바이드막(103)이 흡습한 재료를 탈가스에 의해 제거한다.
계속해서, 도 11B에 도시한 바와 같이, 예를 들면 탄탈 나이트라이드로 이루어지는 배리어 메탈막(108)을 30㎚ 정도의 막 두께로 형성한 후, 도금법에 의해 Cu막(109)을 1500㎚ 정도의 막 두께로 배선 홈(110)에 매립한다.
계속해서, 도 12에 도시한 바와 같이, Cu막(109) 및 배리어 메탈막(108)을 CMP법에 의해 실리콘 산화막(105)이 노출될 때까지 연마하여, 배선 홈(110) 내에만 Cu막(109) 및 배리어 메탈막(108)을 잔존시킨다. 이후, Cu막(109)으로 형성된 배선을 전극 패드로 하는 경우에는, 커버막으로서 기능하는 실리콘 질화막(111)을 해당 배선층 상에 형성한 후, 그 일부에 개공을 형성하고, 개공부에 예를 들면 금선을 접속하여 전극 패드와 외부를 전기적으로 접속시킨다. 또한, 상층에 배선 구조를 형성하는 경우에는, 도 8B∼도 12와 마찬가지의 제조 공정을 반복함으로써 상이한 다층 배선 구조를 형성할 수 있다.
또한, 전극 패드의 다른 구성예로서, Cu막(109) 상에 Al층을 형성하여, 해당 Al층과 밀착성이 좋은 Al 금선을 이용하여 외부와 전극 패드를 접속하거나, Al층 상에 범프를 형성함으로써, Cu막(109)의 표면 노출에 의한 부식을 방지 가능한 구성으로 하여도 된다.
이와 같이, 싱글 다마신법에 의해서도 패드 형성 영역에 소자 형성 영역보다 큰 단면적의 비아부가 형성된다. 따라서, 패드 형성 영역에 소자 형성 영역과 동일한 갯수 혹은 그 이상의 수의 비아부를 형성하면, 패드 형성 영역의 비아부의 점유 밀도를 소자 형성 영역보다 고밀도로 할 수 있다. 또한, 패드 형성 영역의 비아부를 고밀도로 형성하기 위해서는, 각 비아부의 단면적을 크게 형성하는 것 이외에, 소자 형성 영역과 패드 형성 영역의 양쪽 간에서 비아부를 동등한 단면적으로 형성하고, 패드 형성 영역에서의 단위 면적당 비아부의 수를 소자 형성 영역보다 많이 형성함으로써도 가능하다.
또한, 패드 형성 영역의 비아부가 소자 형성 영역의 임의의 부위에서의 비아부의 점유 밀도보다 높게 형성되어 있으면, 상기 효과를 얻을 수 있음은 물론이지만, 국소적으로 소자 형성 영역의 어느 부위(예를 들면, 비아부의 점유 밀도가 가장 낮은 부위)를 볼 때, 적어도 그 부위에서의 비아부의 점유 밀도보다도 패드 형성 영역의 비아부의 점유 밀도가 높게 형성되어 있으면, 상기 효과를 마찬가지로 발휘할 수 있다.
<제1 실시 형태>
도 13A, 도 13B는, 본 발명의 제1 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도 및 단면도이다. 이하에 설명하는 제1∼제16 실시 형태는, 상기 설명과 마찬가지의 제조 공정을 거쳐 제조되는 것이기 때문에, 그 상세한 설명은 생략한다. 또한, 도 13B는, 도 13A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제1 실시 형태에 따른 패드 형성 영역은, 도 13A, 도 13B에 나타내는 바와 같이, 듀얼 다마신법에 의해 형성된 것이며, 배선에 내포되는 영역에 복수의 비아부를 균등하게 분포시키고, 소자 형성 영역의 어느 부위보다 고밀도로 비아부를 배치하고 있다. 도 13A, 도 13B 상에서는, 원형의 단면 구성을 갖는 비아부가 나타나 있지만, 사각형이나 기타 임의의 형상을 적용하는 것도 가능하다. 제조 방법으로서는, 도 4B에 나타내는 포토레지스트(22)의 비아 패턴(23)을 변경함으로써 본 실시 형태에 따른 비아부를 형성하는 것이 가능하다. 덧붙여서, 여기서 말하는 「내포되는 영역」이란, 배선 형성 영역의 하방에서 그 영역에 내포되는 영역인 것을 말한다.
또한, 본 실시 형태에서는, 듀얼 다마신법에 의해 형성된 패드 형성 영역에 대하여 설명하였지만, 도 14에 도시한 바와 같이, 싱글 다마신법에 의해서도 마찬가지의 비아부의 구성을 갖는 Cu 다층 배선 구조를 형성할 수 있다. 이 경우의 제조 방법으로서는, 도 8B에 나타내는 포토레지스트(40)의 비아 패턴(41)을 변경함으로써 본 실시 형태에 따른 비아부를 형성하는 것이 가능하다.
<비교예 1>
여기서, 상기 제1 실시 형태와 마찬가지로 듀얼 다마신법에 의해 형성할 수 있는 패드 형성 영역의 구성예를 비교예 1로서 설명한다. 도 15A, 도 15B는, 비교예 1에 따른 패드 형성 영역의 구성예를 도시한 평면도 및 단면도이다. 도 15A, 도 15B에 도시한 바와 같이, 비교예 1에서는, 내부 응력이 비아부(47)측에 편중되어 집중하는 것을 방지하기 위해, 배선(48)에 내포되는 영역에 저유전률 절연막이 완전히 제거된 큰 비아부(47)를 형성하고 있다.
그러나, 비교예 1에 따른 비아부(47)를 형성하기 위해서는, 소자 형성 영역에 비해 상당 큰 단면적을 갖는 비아 홀(49)을 형성할 필요가 있다. 따라서, 소자 형성 영역의 비아 홀에 기준을 맞춘 막 두께로 배선 재료(예를 들면, Cu)(50)를 매립한 경우, 도 16에 도시한 바와 같이, 패드 형성 영역측에서는 표면 단차가 발생하게 된다.
여기서, 패드 형성 영역측에 표면 단차가 발생하는 사상을 구체적으로 검증한다. 도금법에 의해서는 등방적으로 Cu막의 성막이 진행되기 때문에, 저면으로부터의 성장과 동시에 측면으로부터도 성장이 발생한다. 예를 들면, 소자 형성 영역 및 패드 형성 영역에서의 비아 홀의 깊이가 800㎚이고, 소자 형성 영역의 비아 홀의 폭이 1.4㎛라 하면, 양측면에서 퇴적한 Cu막이 700㎚ 이상으로 될 때, 비아 홀은 모두 다 매립된다. 한편, 패드 형성 영역측에는 소자 형성 영역보다 큰 폭, 예를 들면 5㎛의 폭을 갖는 비아 홀이 형성되어 있는 경우, 해당 비아 홀을 깊이 및 폭의 양쪽에서 다 매립할 수 없어서, 이 부분에 표면 단차가 형성되게 된다.
이에 대하여, 본 발명의 제1 실시 형태에 따른 패드 형성 영역은, 소자 형성 영역보다 큰 단면적의 비아부를 형성하는 것에 그치며, 이들을 균등하게 분포하도록 배치하였다. 그 때문에, 소자 형성 영역과 패드 형성 영역 간에서 각각의 비아 홀을 다 매립하기 위해 필요한 막 두께의 차는 그만큼 발생하지 않아서, 상기 표면 단차의 문제를 용이하게 해소할 수 있다. 또한, 본 실시 형태나 이하에 설명하는 실시 형태와 같이 실제로 고밀도로 비아부를 배치하는 경우에는, 비아 홀을 형성하는 에칭 공정 후에 저유전률 절연막이 불안정한 상태로 되지 않을 정도로 설계하는 것이 바람직하다.
도 17은, 상기 비교예 1에 따른 패드 형성 영역의 구성에 발생하는 다른 문제점을 설명하기 위한 도면이다. 상기 표면 단차에 따른 문제점을 피하기 위해, 비아 홀(49) 및 배선 홈(51)으로의 Cu막(50)의 매립 시에 예를 들면 상당한 막 두께를 갖고 Cu막(50)을 매립하는 것으로 한다. 그 때문에, 비아 홀(49) 및 배선 홈(51) 내에만 Cu막(50)을 남기기 때문에 CMP법에 의한 연마 공정에서는 그 막 두께에 수반하여 상당한 막 두께를 연마할 필요가 있어서, 오버폴리시(over polish)량이 증가된다.
여기서, 연마하는 막 두께에 수반하여 오버폴리시량이 증가되하는 것은, CMP법에 의한 연마 공정에서는 소정의 마진을 갖고 대상막이 연마되는 것에 기인한다. 예를 들면, 1㎛의 막 두께의 층에 대하여 10%의 마진을 갖고 연마하는 경우에는, 그 막 아래 100㎚의 위치까지 연마되게 된다. 그에 대하여, 1.5㎛의 막 두께의 층에 대하여 마찬가지의 연마를 실시한 경우에는, 그 막 아래 150㎚의 위치까지 연마하게 된다. 이와 같이, 연마하는 막 두께가 두껍게 될수록, 또한 그 막 아래의 층을 불필요하게 연마하게 된다.
이와 같이, 연마하는 막 두께가 두껍게 될수록 오버폴리시량이 증가되지만, 도 18 중의 파선으로 나타낸 바와 같이, 그것에 부대하여 이로젼(erosion)량 및 디싱(dishing)량도 증가되어, 배선 구조에 문제점이 발생한다. 여기서, 디싱이란, Cu막(50)과 그 밖의 막 간의 연마율의 차이에 따라 발생하는 현상이며, 본 비교예와 같이 부드러운 재질의 Cu막(50)이 연마 대상면에서 넓은 면적을 차지하는 경우, Cu막(50) 표면에 오목부가 특히 현저하게 형성되게 된다.
또한, 이로젼이란, 연마 대상층에서의 Cu막(50)의 밀도에 의존하여 발생하는 현상이며, 본 비교예와 같이 Cu막(50)이 연마 대상면에 고밀도로 형성되어 있는 경우, Cu막(50) 주변의 배리어 메탈막 등을 연삭하여, 오가노 실리케이트 글래스막(52)이 노출된다. 따라서, CMP법에 의한 연마 공정에 포함되는 웨트 프로세스에 의해 오가노 실리케이트 글래스막(52)은 흡습한 상태로 되고, 그 상태에서 오가노 실리케이트 글래스막(52) 표면에 실리콘 카바이드막이 성막되며, 또한 탈가스 처리 등이 실시되면, 오가노 실리케이트 글래스막(52)과 실리콘 카바이드막 간의 밀착성이 저하되어, 박리 등을 유발하게 된다.
또한, 디싱에 의해 Cu막(50) 표면에 단차가 발생한 경우, Cu막(50)의 상방에 일정한 막 두께의 층간 절연막이 형성되면, 그 층간 절연막 표면에도 Cu막(50)의 표면 단차의 형상을 반영한 단차가 발생한다. 그 때문에, 또한 그 상방에 도포되는 포토레지스트의 두께에 국소적인 변화가 나타나서, 포토레지스트에 대한 노광 시의 포커스 마진이 저하된다.
또한, 해당 층간 절연막에 표면 단차가 발생함으로써 다음과 같은 문제점도 발생한다. 예를 들면, Cu막(50) 상에 배선 등(Cu막)을 더 형성하는 경우에는, Cu막(50) 상방에 형성된 층간 절연막을 패터닝하고, Cu를 매립한 후, CMP법에 의해 그 표면을 연마하는 공정이 필요하게 된다. 그러나, 층간 절연막 표면에는 상기한 바와 같이 단차 부분이 존재하기 때문에, 연마 공정 후에는, 층간 절연막에 형성된 비아 또는 배선 패턴 내만으로 되지 않고, 이 단차 부분에도 Cu가 잔존한다. 그 때문에, 단차 부분 내에 복수의 배선 또는 비아부가 형성되는 경우에는, 단차 부분에 잔존하는 Cu에 의해 배선이 단락되어, 배선 구조에 문제점이 발생하게 된다.
한편, Cu막(50)의 표면 단차에 수반하여 상층의 층간 절연막 표면에 발생한 단차를 연마하여 평탄화한 경우에는, Cu막(50)의 표면 단차 부분 위에서의 층간 절연막의 막 두께는 다른 부분보다 두껍게 되어, 후의 해당 층간 절연막에 대한 에칭 공정에서 에칭 마진의 저하를 초래하게 된다.
이에 대하여, 상기 제1 실시 형태에 따른 패드 형성 영역은, 소자 형성 영역과 패드 형성 영역 간에서 각각의 비아 홀을 다 매립하기 위해 필요한 막 두께의 차는 그만큼 발생하지 않기 때문에, 표면의 평탄성을 확보하기 위해 Cu막을 극단적으로 두껍게 매립할 필요는 없다. 따라서, 오버폴리시량의 증가에 수반하는 디싱이나 이로젼에 의한 배선 구조의 문제점을 피하는 것이 가능하게 된다.
<비교예 2>
여기서, 싱글 다마신법에 의해 형성할 수 있는 패드 형성 영역의 구성예를 비교예 2로 하여 설명한다. 도 18은, 비교예 2에 따른 패드 형성 영역의 구성예를 도시한 도면이다. 도 18에 도시한 바와 같이, 비교예 2에서는, 내부 응력이 비아부(54)측에 편중되어 집중하는 것을 방지하기 위해, 도시되지 않는 상층 배선에 내포되는 영역에 저유전률 절연막(53)이 완전히 제거된 큰 비아 홀을 형성하고 있다.
그러나, 비아부(54)를 형성하기 위해서는 소자 형성 영역에 비해 상당히 용량이 큰 비아 홀을 형성할 필요가 있다. 따라서, 소자 형성 영역의 비아 홀에 기준을 맞춘 막 두께로 배선 재료(예를 들면, Cu)를 매립한 경우, 도 19에 도시한 바와 같이, 패드 형성 영역의 표면에 단차가 발생하게 된다.
이에 대하여, 도 14에 나타낸 본 발명의 실시 형태에 따른 패드 형성 영역은, 소자 형성 영역보다 큰 단면적의 비아부를 형성하고, 균등하게 분포하도록 배치되어 있기 때문에, 소자 형성 영역과 패드 형성 영역 간에서 각각의 비아 홀을 다 매립하기 위해 필요한 막 두께의 차는 그만큼 발생하지 않아서, 상기 표면 단차에 기인하는 문제점은 용이하게 해소할 수 있다.
도 20은, 상기 비교예 2에 따른 패드 형성 영역의 구성에서 발생하는 다른 문제점을 설명하기 위한 도면이다. 상기 표면 단차에 따른 문제점을 피하기 위해, 비아 홀로의 Cu막 매립 시에 예를 들면 상당한 막 두께를 갖고 매립하는 것으로 한다. 그 때문에, 비아부(54)를 형성하기 위한 CMP법에 의한 연마 공정에서는, 그 막 두께에 수반하여 상당한 막 두께를 연마할 필요가 있어서, 오버폴리시량이 증가된다. 이와 같이, 비교예 2에 따른 패드 형성 영역의 제조 과정에서는 오버폴리시량이 증가하여, 도 20 중의 파선으로 나타낸 바와 같이, 그것에 부대하여 이로젼량 및 디싱량이 증가하여, 배선 구조에 문제점이 발생하게 된다.
이에 대하여, 도 14에 나타낸 패드 구성은, 소자 형성 영역과 패드 형성 영역 간에서 각각의 비아 홀을 다 매립하기 위해 필요한 막 두께의 차는 그만큼 발생하지 않기 때문에, 표면의 평탄성을 확보하기 위해 Cu막을 극단적으로 두껍게 매립할 필요는 없다. 따라서, 오버폴리시량의 증가에 수반하는 디싱이나 이로젼에 의한 배선 구조의 문제점을 피하는 것이 가능하게 된다.
<제2 실시 형태>
도 21A, 도 21B는, 본 발명의 제2 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도 및 단면도이다. 또한, 도 21B의 단면도는, 도 21A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제2 실시 형태에 따른 패드 형성 영역은, 도 21B에 도시한 바와 같이, 듀얼 다마신법에 의해 형성된 것이며, 배선(56)에 내포되는 영역에 복수의 홈 형상 비아부(55)를 균등하게 분포하며, 소자 형성 영역의 어느 부위보다 고밀도로 비아부를 배치하고 있다.
또한, 도 21A의 평면도에 나타내는 홈 형상 비아부(55)는, 싱글 다마신법을 이용하여 구성하는 것도 물론 가능하다(단, 이 경우의 패드 형성 영역의 단면 구성은 도 21B와는 상이함). 듀얼 다마신법에 의해 홈 형상 비아부(55)를 구성하는 경우에는, 그 홈 형상 비아부(55)를 구성 가능한 영역이 배선(56)에 내포되는 영역 내로 제약되지만, 싱글 다마신법의 경우에는, 패드 형성 영역에서의 저유전률 절연막(112)의 임의의 부위에 홈 형상 비아부(55)를 형성하는 것이 가능하다.
또한, 본 실시 형태에 따른 홈 형상 비아부(55)의 배치 방향은 특별히 한정되는 것은 아니다. 즉, 도 21A에 나타내는 홈 형상 비아부(55)는 임의의 방향을 갖고 형성하는 것이 가능하다.
<제3 실시 형태>
도 22A, 도 22B는, 본 발명의 제3 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도 및 단면도이다. 덧붙여서, 도 22B는, 도 22A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제3 실시 형태에 따른 패드 형성 영역은, 도 22B에 도시된 바와 같이, 듀얼 다마신법에 의해 형성된 것이며, 배선(57)에 내포되는 영역에 복수의 동심 홈 형상 비아부(58)를 균등하게 분포하고, 제1 실시 형태와 마찬가지로 소자 형성 영역에 비해 고밀도로 비아부를 배치하고 있다.
또한, 도 22A의 평면도에 나타내는 동심 홈 형상 비아부(58)는, 싱글 다마신법을 이용하여 구성하는 것도 물론 가능하다(단, 이 경우의 패드 형성 영역의 단면 구성은 도 22B와는 상이함). 듀얼 다마신법에 의해 동심 홈 형상 비아부(58)를 구성하는 경우에는, 그 동심 홈 형상 비아부(58)를 구성 가능한 영역이 배선(57)에 내포되는 영역 내로 제약되지만, 싱글 다마신법의 경우에는, 패드 형성 영역에서의 저유전률 절연막(113)의 임의의 부위에 동심 홈 형상 비아부(58)를 형성하는 것이 가능하다.
또한, 본 실시 형태에 따른 동심 홈 형상 비아부(58)는, 도 22A에 도시된 바와 같이, 주위가 둘러싸인 구성으로 되어 있다. 따라서, 와이어 본딩 등에 의해 인가되는 외력에 의해 동심 홈 형상 비아부(58)가 항복 응력에 도달하여, 그것이 영향을 미쳐서 동심 홈 형상 비아부(58) 내측의 저유전률 절연막(113)에서 크랙이 생긴 경우에, 그 크랙을 멈추게 하는 크랙 스토퍼로서 높은 기능성을 실현하는 것이 가능하다.
<제4 실시 형태>
도 23A, 도 23B는, 본 발명의 제4 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도 및 단면도이다. 덧붙여서, 도 23B는, 도 23A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제4 실시 형태에 따른 패드 형성 영역은, 도 23B에 도시된 바와 같이, 듀얼 다마신법에 의해 형성된 것이며, 배선(60)에 내포되는 영역에 복수의 크로스 라인 형상, T자형 및 L자형의 홈 형상 비아부(61)를 조합하여 균등하게 분포하고, 제1 실시 형태와 마찬가지로 소자 형성 영역에 비해 고밀도로 비아부(61)를 배치하고 있다.
또한, 도 23A의 평면도에 나타내고 있는 홈 형상 비아부(61)는, 싱글 다마신법을 이용하여 구성하는 것도 물론 가능하다(단, 이 경우의 패드 형성 영역의 단면 구성은 도 23B와는 상이함). 듀얼 다마신법에 의해 홈 형상 비아부(61)를 구성하는 경우에는, 그 홈 형상 비아부(61)를 구성 가능한 영역이 배선(60)에 내포되는 영역으로 제약되지만, 싱글 다마신법의 경우에는, 패드 형성 영역에서의 저유전률 절연막의 임의의 부위에 홈 형상 비아부(61)를 형성하는 것이 가능하다.
<제5 실시 형태>
도 24A, 도 24B는, 본 발명의 제5 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도 및 단면도이다. 또한, 도 24B는, 도 24A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제5 실시 형태에 따른 패드 형성 영역은, 도 24B에 도시된 바와 같이, 듀얼 다마신법에 의해 주위가 둘러싸인 격자 형상의 홈 형상 비아부(63)를 형성한 것이며, 제1 실시 형태와 마찬가지로 소자 형성 영역에 비해 고밀도로 비아부가 배치되어 있다.
또한, 도 24A의 평면도에 나타내는 홈 형상 비아부(63)는, 싱글 다마신법을 이용하여 구성하는 것도 물론 가능하다(단, 이 경우의 패드 형성 영역의 단면 구성은 도 24B와는 상이함). 듀얼 다마신법에 의해 홈 형상 비아부(63)를 구성하는 경우에는, 그 홈 형상 비아부(63)를 구성 가능한 영역이 배선(115)에 내포되는 영역 내로 제약되지만, 싱글 다마신법의 경우에는, 패드 형성 영역에서의 저유전률 절연막(116)의 임의의 부위에 홈 형상 비아부(63)를 형성하는 것이 가능하다.
또한, 본 실시 형태에 따른 홈 형상 비아부(63)는, 도 24A에 도시된 바와 같이, 주위가 둘러싸인 구성으로 되어 있다. 따라서, 와이어 본딩 등에 의해 인가되는 외력에 의해 홈 형상 비아부(63)가 항복 응력에 도달하여, 그것이 영향을 미쳐서 홈 형상 비아부(63) 내측의 저유전률 절연막(116)에서 크랙이 생긴 경우에, 그 크랙을 멈추게 하는 크랙 스토퍼로서 높은 기능성을 실현하는 것이 가능하다.
<제6 실시 형태>
도 25A, 도 25B는, 본 발명의 제6 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성예를 도시한 평면도 및 단면도이다. 또한, 도 25B는, 도 25A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제6 실시 형태에 따른 패드 형성 영역은, 도 25B에 도시된 바와 같이, 전극 패드에 격자 형상 배선(65)이 형성되어 있다. 이에 따라, CMP 시의 연마 대상면에서 Cu막의 면적 및 밀도를 낮게 하여, 그 때에 발생하는 디싱량 및 이로젼량을 저감시키는 것이 가능하게 된다.
또한, 본 실시 형태에 따른 패드 형성 영역은, 전극 패드 아래에는 제1 실시 형태와 마찬가지의 비아부의 구성을 갖고 있어서, 내부 응력이 비아부(66)에 편중되어 집중하는 것을 피하고 있다.
또한, 도 25A의 평면도에 나타내는 비아부(66)는, 싱글 다마신법을 이용하여 구성하는 것도 물론 가능하다(단, 패드 형성 영역의 단면 구성은 도 25B와는 상이함). 듀얼 다마신법에 의해 비아부(66)를 구성하는 경우에는, 그 비아부(66)를 구성 가능한 영역이 배선(65)에 내포되는 영역 내로 제약되지만, 싱글 다마신법의 경우에는, 패드 형성 영역에서의 저유전률 절연막(117)의 임의의 부위에 비아부(66)를 형성하는 것이 가능하다.
<제7 실시 형태>
도 26A, 도 26B는, 본 발명의 제7 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성예를 도시한 평면도 및 단면도이다. 또한, 도 26B는, 도 26A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제7 실시 형태에 따른 패드 형성 영역은, 상기 제6 실시 형태와 마찬가지로 전극 패드에 격자 형상 배선(67)이 형성되어 있다. 이에 따라, CMP 시의 연마 대상면에서 Cu막의 면적 및 밀도를 낮게 하여, 그 때에 발생하는 디싱량 및 이로젼량을 저감시키는 것이 가능하게 된다.
또한, 본 실시 형태에 따른 패드 형성 영역은, 복수의 크로스 라인 형상, T자형 및 L자형의 홈 형상 비아부가 조합된 비아부(68)가 형성되고, 제1 실시 형태와 마찬가지로 소자 형성 영역보다 고밀도의 비아 구성을 가져서, 내부 응력이 비아부(68)에 편중되어 집중하는 것을 방지하고 있다.
또한, 도 26A의 평면도에 나타내는 비아부(68)는, 싱글 다마신법을 이용하여 구성하는 것도 물론 가능하다(단, 이 경우의 패드 형성 영역의 단면 구성은 도 26B와는 상이함). 듀얼 다마신법에 의해 비아부(68)를 구성하는 경우에는, 그 비아부(68)를 구성 가능한 영역이 배선(67)에 내포되는 영역 내로 제약되지만, 싱글 다마신법의 경우에는, 패드 형성 영역에서의 저유전률 절연막(118)의 임의의 부위에 비아부(68)를 형성하는 것이 가능하다.
<제8 실시 형태>
도 27은, 본 발명의 제8 실시 형태에 따른 Cu 다층 배선 구조의 구성을 도시한 평면도이다. 제8 실시 형태에 따른 패드 형성 영역은, 격자 형상 배선(69)에 내포되는 영역 내에서 복수의 홈 형상 비아부(70)가 한 방향으로 형성되며, 제1 실시 형태와 마찬가지로 소자 형성 영역보다 고밀도의 비아 구성을 갖고 있다. 또한, 제8 실시 형태에 따른 패드 형성 영역의 전극 패드에는, 상기 제6 실시 형태와 마찬가지로 격자 형상 배선이 형성되어 있으며, CMP 시의 연마 대상면에서 Cu막의 면적 및 밀도를 낮게 하여, 그 때에 발생하는 디싱량 및 이로젼량을 저감시키는 것이 가능하다.
<제9 실시 형태>
도 28은, 본 발명의 제9 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 평면도이다. 제9 실시 형태의 패드 형성 영역은, 격자 형상 배선(71)에 내포되는 영역 내에서 한 방향으로 신장되는 홈 형상 비아부(72)와, 홈 형상 비아부(72) 사이에서 그 수직 방향으로 신장되는 홈 형상 비아부(73)가 형성되며, 제1 실시 형태와 마찬가지로 소자 형성 영역보다 고밀도의 비아 구성을 갖고 있다. 또한, 제9 실시 형태에 따른 패드 형성 영역의 전극 패드에는, 상기 제6 실시 형태와 마찬가지로 격자 형상 배선(71)이 형성되어 있다. 이에 따라, CMP 시의 연마 대상면에서 Cu막의 면적 및 밀도를 낮게 하여, 그 때에 발생하는 디싱량 및 에로젼량을 저감시키는 것이 가능하게 된다.
<제10 실시 형태>
도 29A, 도 29B는, 본 발명의 제10 실시 형태에 따른 패드 형성 영역의 Cu 다층 배선 구조의 구성예를 도시한 평면도 및 단면도이다. 덧붙여서, 도 29B는, 도 29A의 평면도에 나타내는 일점 쇄선을 따른 패드 형성 영역의 단면 구성을 도시한 도면이다.
제10 실시 형태에 따른 패드 형성 영역도 상기 제6 실시 형태와 마찬가지로, 전극 패드에서 격자 형상 배선(74)이 형성되어 있으며, CMP 시의 연마 대상면에서 Cu막의 면적 및 밀도를 낮게 하여, 그 때에 발생하는 디싱량 및 이로젼량을 저감시키는 것이 가능하다.
도 29B에 도시된 바와 같이, 본 실시 형태에 따른 패드 형성 영역은 듀얼 다마신법에 의해 형성된 것이며, 배선(74)과 마찬가지 형상의 격자 형상 비아부(75)가 형성되고, 제1 실시 형태와 마찬가지로 소자 형성 영역보다 고밀도의 비아 구성을 갖고 있다. 또한, 본 실시 형태에 따른 격자 형상 비아부(75)는, 도 29A에 나타내는 바와 같이, 주위가 둘러싸인 구성으로 되어 있다. 따라서, 와이어 본딩 등에 의해 인가되는 외력에 의해 격자 형상 비아부(75)가 항복 응력에 도달하여, 그것이 영향을 미쳐서 격자 형상 비아부(75) 내측의 저유전률 절연막(119)에서 크랙이 생긴 경우에, 그 크랙을 멈추게 하는 크랙 스토퍼로서 높은 기능성을 실현하는 것이 가능하다.
<제11 실시 형태>
도 30A, 도 30B는, 본 발명의 제11 실시 형태에 따른 Cu 다층 배선 구조의 구성예를 도시한 평면도 및 단면도이다. 덧붙여서, 도 30B는, 도 30A의 평면도에 나타내는 패드 형성 영역의 단면 구성을 도시한 도면이다.
제11 실시 형태에 따른 패드 형성 영역도 상기 제6 실시 형태와 마찬가지로, 전극 패드에 격자 형상의 배선(76)이 형성되어 있다. 이에 따라, CMP 시의 연마 대상면에서 Cu막의 면적 및 밀도를 낮게 하여, 그 때에 발생하는 디싱량 및 이로젼량을 저감시키는 것이 가능하게 된다.
도 30B에 도시된 바와 같이, 본 실시 형태에 따른 패드 형성 영역은 싱글 다마신법에 의해 형성된 것이며, 배선(76)과 마찬가지 형상의 격자 형상 비아부(77)가 형성되며, 제1 실시 형태와 마찬가지로 소자 형성 영역보다 고밀도의 비아 구성을 갖고 있다. 또한, 본 실시 형태에 따른 격자 형상 비아부(77)는, 도 30B에 도시된 바와 같이, 주위가 둘러싸인 구성으로 되어 있다. 따라서, 와이어 본딩 등에 의해 인가되는 외력에 의해 격자 형상 비아부(77)가 항복 응력에 도달하여, 그것이 영향을 미쳐서 격자 형상 비아부(77) 내측의 저유전률 절연막(120)에서 크랙이 생긴 경우에, 그 크랙을 멈추게 하는 크랙 스토퍼로서 높은 기능성을 실현하는 것이 가능하다.
덧붙여서, 상기 제2, 제3, 제7, 제8 및 제9 실시 형태의 설명에서는 언급하지 않았지만, 이들 실시 형태에서도 비아부를 홈 형상으로 함으로써, 크랙의 진행 방향으로의 크랙 스토퍼로서의 기능을 완수할 수 있음은 물론이다.
또한, 본 실시 형태에서는, 격자 형상의 배선(76)에 내포되는 영역에 격자 형상 비아부(77)가 형성된 것을 예시하고 있지만, 본 실시 형태에 따른 패드 형성 영역은 싱글 다마신법에 의해 형성되어 있기 때문에, 패드 형성 영역에서의 저유전률 절연막(120)의 임의의 부위에 비아부를 형성할 수 있다. 그 구체예를 도 31A, 도 31B에 나타낸다. 덧붙여서, 도 31B의 단면도는, 도 31A의 평면도에 나타내는 패드 형성 영역의 단면 구성을 도시한 도면이며, 도 30A, 도 30B의 각 구성에 대응하는 부분에 동일한 부호를 붙이고 있다.
<제12 실시 형태>
도 32는, 본 발명의 제12 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도이다. 본 실시 형태에 따른 Cu 다층 배선 구조는, 도 32에 나타내는 바와 같이, 듀얼 다마신법에 의해 형성되어 있으며, 복수단의 배선(78) 및 복수단의 비아부(79)로 이루어지는 배선 구조를 구비하고 있다.
이와 같이, 본 실시 형태에 따른 Cu 다층 배선 구조는, 배선(78) 및 비아부(79)를 각각 복수단 구비함으로써, 패드 형성 영역에서의 Cu막의 점유 비율을 늘려서, 각 Cu막에 걸리는 내부 응력을 분산시키는 구성으로 하고 있다. 또한, 본 실시 형태에 따른 Cu 다층 배선 구조는, 패드 형성 영역의 코너부를 복수단의 배선(78) 및 비아부(79)에 의해 관통하고, 최하층의 배선(79)이 실리콘 산화막(80)에 의해 실리콘 기판(84)과 절연된 구성으로 하고 있다. 따라서, 비아부(79)의 형상이 홈 형상 인 경우에는, 비아부(79)는 패드 형성 영역 내에서 생긴 크랙의 진행을 억제하는 크랙 스토퍼로서 작용한다.
<제13 실시 형태>
도 33은, 본 발명의 제13 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도이다. 본 실시 형태에 따른 Cu 다층 배선 구조는, 상기 제12 실시 형태에 따른 Cu 다층 배선 구조와 마찬가지로 복수단의 배선(78) 및 복수단의 비아부(79)로 이루어지는 배선 구조를 구비함과 함께, 최하층의 배선(78) 아래에 텅스텐 플러그(85)를 구비하며, 복수단의 배선(78), 복수단의 비아부(79) 및 텅스텐 플러그(85)에 의해 패드 형성 영역의 코너부를 관통하고 있는 구성으로 하고 있다. 따라서, 본 실시 형태에 따른 Cu 다층 배선 구조는, 패드 형성 영역 내의 저유전률 절연막(86) 및 실리콘 산화막(87)에서 생긴 크랙의 진행을 억제하는 것이 가능하게 된다.
덧붙여서, 본 실시 형태에서는, 상기한 바와 같이 패드 형성 영역에서도 텅스텐 플러그(85)를 형성하고 있지만, 이 텅스텐 플러그(85)와 실리콘 기판(84)의 절연을 도모하기 위해, 텅스텐 플러그(85)를 하방에서 내포하는 실리콘 기판의 일부 영역에 소자 분리 구조(88)가 형성되어 있다.
<제14 실시 형태>
도 34는, 본 발명의 제14 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도이다. 본 실시 형태에 따른 Cu 다층 배선 구조는, 상기 제13 실시 형태에 따른 Cu 다층 배선 구조와 마찬가지로 복수단의 배선(78), 복수단의 비아부(79) 및 최하층의 배선(78) 아래의 텅스텐 플러그(85)가 패드 형성 영역의 코너부를 관통한 구성으로 형성되어 있다.
본 실시 형태에 따른 Cu 다층 배선 구조도 상기 제13 실시 형태와 마찬가지로, 텅스텐 플러그(85)와 실리콘 기판(84)의 절연을 도모하기 위해 STI법에 의해 실리콘 기판(84)에 소자 분리 구조(89)가 형성되어 있다. 본 실시 형태와 상기 제13 실시 형태는 구성 상, 소자 분리 구조(89)의 형성 영역의 크기에 차이가 있으며, 본 실시 형태에서는 패드 형성 영역의 실리콘 기판(84)의 대략 전면에 소자 분리 구조(89)가 형성되고, 이 소자 분리 구조(89)에 의해 패드 형성 영역의 배선 구조 전체에 대한 실리콘 기판(84)의 거리를 보다 두어서, 해당 배선 구조와 실리콘 기판(84) 간의 부유 용량을 저감 가능한 구성으로 하고 있다.
<제15 실시 형태>
도 35는, 본 발명의 제15 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도이다. 상기 제14 실시 형태에 따른 Cu 다층 배선 구조의 구성으로서, 텅스텐 플러그(85), 배선(78) 및 비아부(79)의 배선 구조 전체와 실리콘 기판 간의 부유 용량을 저감하는 구성에 대하여 설명하였지만, 이 구성은 상기 제12 실시 형태에도 적용 가능하며, 상기 제12 실시 형태에 따른 Cu 다층 배선 구조에 상기 부유 용량을 저감하는 구성을 추가한 예가 본 발명의 제15 실시 형태이다.
본 발명의 제15 실시 형태에 따른 Cu 다층 배선 구조는, 도 35에 도시된 바와 같이, 패드 형성 영역의 실리콘 기판(84) 전면에 소자 분리 구조(90)가 형성되며, 패드 형성 영역의 실리콘 기판(84)과 그 상측에 형성되는 배선 구조(여기서는, 배선(78) 및 비아부(79)로 이루어지는 배선 구조) 간의 거리를 보다 두어서, 해당 배선 구조와 실리콘 기판(84) 간의 부유 용량을 저감하는 것을 가능하게 하고 있다.
<제16 실시 형태>
도 36은, 본 발명의 제16 실시 형태에 따른 소자 형성 영역 및 패드 형성 영역의 Cu 다층 배선 구조의 구성을 도시한 단면도이다. 본 실시 형태에 따른 Cu 다층 배선 구조는, 도 36에 도시된 바와 같이, 싱글 다마신법에 의해 형성되어 있으며, 복수단의 배선(81) 및 복수단의 비아부(82)로 이루어지는 배선 구조를 구비하고 있다.
본 실시 형태는, 도 36에 도시된 바와 같이, 제12 실시 형태와 마찬가지의 구조를 갖는 Cu 다층 배선 구조이며, 그 제조 공정에서 제12 실시 형태에서는 듀얼 다마신법을 채용하고 있는 데 비해, 본 실시 형태에서는 싱글 다마신법을 채용한 것에서 제12 실시 형태와 차이가 있다.
본 실시 형태에 따른 Cu 다층 배선 구조는, 제12 실시 형태에 따른 Cu 다층 배선 구조와 마찬가지의 구성을 가짐으로써, 그 구성에 기초하는 작용 효과도 제12 실시 형태와 마찬가지인 것으로 된다. 즉, 본 실시 형태에 따른 Cu 다층 배선 구조는, 배선(81) 및 비아부(82)를 각각 복수단 구비하며, 패드 형성 영역에서의 Cu막의 점유 비율을 늘림으로써, 각 Cu막에 걸리는 내부 응력을 분산시키는 것을 가능하게 하고 있다.
또한, 본 실시 형태에 따른 Cu 다층 배선 구조는, 패드 형성 영역의 코너부를 복수단의 배선(81) 및 비아부(82)로 관통한 구성으로 함으로써, 비아부(82)의 형상을 홈 형상으로 함으로써, 비아부(82)에서 패드 형성 영역 내에서 생긴 크랙의 진행을 억제하는 것이 가능하게 된다.
상기에서는, 싱글 다마신법에 의해 형성된 제12 실시 형태에 대응하는 Cu 다층 배선 구조에 대하여 설명하였지만, 제13∼제15 실시 형태에 대해서도 마찬가지로 싱글 다마신법에 의해 형성하는 것이 가능하며, 각각이 제13∼제15 실시 형태와 마찬가지의 작용 효과를 발휘하는 것은 물론이다.
또한, 본 발명의 기술적 사상은, 전술한 반도체 장치 및 그 제조 방법에 한정되지 않으며, 그 제조 방법을 실천하기 위한 반도체 장치의 설계하는 설계 방법도 본 발명의 범주에 포함된다. 그 일례로서, 층간 절연막으로 되는 저유전률 절연막에 소자 형성 영역 및 패드 형성 영역에 각각 비아부를 형성할 때, 소자 형성 영역의 어느 부위에서의 비아부보다 패드 형성 영역의 비아부를 고밀도로 배치하도록 설계하는 것도 본 발명의 범주에 포함된다.
본 발명에 따르면, 패드 영역의 제1 접속 구멍을 소자 영역의 어느 부위에서의 제2 접속 구멍보다 고밀도로 배치하였기 때문에, 내부 응력 발생 시에 그 응력이 제1 접속 구멍에 편중되어 집중하는 것을 방지하여, 그것에 기인하는 배선 기능의 열화를 피하는 것이 가능하게 된다.

Claims (51)

  1. 저유전률 절연막에 배선 구조를 포함하는 소자 영역과,
    상기 소자 영역과 외부를 전기적으로 접속하기 위한 것이며, 상기 소자 영역에 부수하여 상기 저유전률 절연막이 형성되어 이루어지는 패드 영역을 포함하며,
    상기 패드 영역 내에서 상기 저유전률 절연막에 형성된 제1 접속 구멍의 점유 밀도가, 상기 소자 영역의 상기 배선 구조의 어느 부위에서의 제2 접속 구멍의 점유 밀도보다도 높은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 접속 구멍은, 상기 패드 영역 내에서 대략 균등하게 분포하여 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 패드 영역에서의 상기 저유전률 절연막의 상방에, 상기 소자 영역과 외부를 전기적으로 접속하기 위한 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 접속 구멍은, 상기 배선에 내포되어 직접 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 패드 영역에서의 상기 저유전률 절연막의 상방에, 상기 소자 영역과 외부를 전기적으로 접속하기 위한 격자 형상의 배선이 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 제1 접속 구멍은, 상기 저유전률 절연막의 임의의 부위에 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 접속 구멍은, 상기 저유전률 절연막의 임의의 부위에 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 제1 접속 구멍은, 상기 격자 형상의 배선에 내포되어 직접 접속되는 것을 특징으로 하는 반도체 장치.
  9. 제4항에 있어서,
    상기 제1 접속 구멍은, 홈 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제1 접속 구멍은, 홈 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 제1 접속 구멍은, 홈 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 접속 구멍은, 홈 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제4항에 있어서,
    상기 제1 접속 구멍은, 격자 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제6항에 있어서,
    상기 제1 접속 구멍은, 격자 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제7항에 있어서,
    상기 제1 접속 구멍은, 격자 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제8항에 있어서,
    상기 제1 접속 구멍은, 격자 형상으로 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제4항에 있어서,
    상기 제1 접속 구멍은, 복수의 동심 홈 형상의 접속 구멍에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제6항에 있어서,
    상기 제1 접속 구멍은, 복수의 동심 홈 형상의 접속 구멍에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  19. 제7항에 있어서,
    상기 제1 접속 구멍은, 복수의 동심 홈 형상의 접속 구멍에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  20. 제8항에 있어서,
    상기 제1 접속 구멍은, 복수의 동심 홈 형상의 접속 구멍에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  21. 제1항에 있어서,
    상기 패드 영역은, 상기 소자 영역에 부수하여 형성된 다층 배선 구조를 갖는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    상기 패드 영역에서의 상기 다층 배선 구조는, 상기 패드 영역의 코너부를 관통한 배선 구조를 갖는 것을 특징으로 하는 반도체 장치.
  23. 제1항에 있어서,
    상기 제1 접속 구멍은, 상기 제2 접속 구멍보다 큰 단면적을 갖는 것을 특징으로 하는 반도체 장치.
  24. 제1항에 있어서,
    일정한 면적 내에서, 상기 제1 접속 구멍의 수가 상기 제2 접속 구멍의 수보다 많은 것을 특징으로 하는 반도체 장치.
  25. 제1항에 있어서,
    상기 저유전률 절연막의 영률은, 20㎬ 이하인 것을 특징으로 하는 반도체 장치.
  26. 소자 영역과 상기 소자 영역과 외부를 전기적으로 접속하기 위한 패드 영역을 갖는 반도체 장치의 제조 방법으로서,
    상기 소자 영역과 함께 상기 패드 영역에 저유전률 절연막을 형성하는 공정과,
    상기 패드 영역에는 제1 접속 구멍을, 상기 소자 영역에는 제2 접속 구멍을 각각 형성하는 공정을 포함하며,
    상기 제1 접속 구멍의 점유 밀도를, 상기 소자 영역의 어느 부위에서의 상기 제2 접속 구멍의 점유 밀도보다 높게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 제1 접속 구멍을, 상기 패드 영역 내에서 대략 균등하게 분포하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제26항에 있어서,
    상기 패드 영역에서의 상기 저유전률 절연막의 상방에, 상기 소자 영역과 외부를 전기적으로 접속하기 위한 배선을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 제1 접속 구멍을, 상기 배선에 내포되어 직접 접속되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제28항에 있어서,
    상기 배선을, 격자 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제28항에 있어서,
    상기 제1 접속 구멍을, 상기 저유전률 절연막의 임의의 부위에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제30항에 있어서,
    상기 제1 접속 구멍을, 상기 저유전률 절연막의 임의의 부위에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제30항에 있어서,
    상기 제1 접속 구멍을, 상기 격자 형상의 배선에 내포되어 직접 접속되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제29항에 있어서,
    상기 제1 접속 구멍을, 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제31항에 있어서,
    상기 제1 접속 구멍을, 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제32항에 있어서,
    상기 제1 접속 구멍을, 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제33항에 있어서,
    상기 제1 접속 구멍을, 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제29항에 있어서,
    상기 제1 접속 구멍을, 격자 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제31항에 있어서,
    상기 제1 접속 구멍을, 격자 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제32항에 있어서,
    상기 제1 접속 구멍을, 격자 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제33항에 있어서,
    상기 제1 접속 구멍을, 격자 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제29항에 있어서,
    상기 제1 접속 구멍을, 복수의 동심 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제31항에 있어서,
    상기 제1 접속 구멍을, 복수의 동심 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제32항에 있어서,
    상기 제1 접속 구멍을, 복수의 동심 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제33항에 있어서,
    상기 제1 접속 구멍을, 복수의 동심 홈 형상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제26항에 있어서,
    상기 소자 영역에 부수하여, 상기 패드 영역에 다층 배선 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제46항에 있어서,
    상기 패드 영역의 상기 다층 배선 구조를, 상기 패드 영역의 코너부를 관통하는 배선 구조로 되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제26항에 있어서,
    상기 제1 접속 구멍을, 상기 제2 접속 구멍보다 큰 단면적으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제26항에 있어서,
    일정한 면적 내에서, 상기 제1 접속 구멍의 수를 상기 제2 접속 구멍보다 많이 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제26항에 있어서,
    상기 저유전률 절연막의 영률은, 20㎬ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 소자 영역에 부수하여, 상기 소자 영역과 외부를 전기적으로 접속하기 위한 패드 영역의 배선 구조를 형성하기 위한 반도체 장치의 설계 방법으로서,
    상기 소자 영역에 부수하여 상기 패드 영역에 저유전률 절연막을 형성하고, 상기 패드 영역 및 상기 소자 영역에 제1 접속 구멍 및 제2 접속 구멍을 각각 형성할 때에, 상기 소자 영역의 어느 부위에서의 상기 제2 접속 구멍의 점유 밀도보다 상기 제1 접속 구멍의 점유 밀도가 고밀도로 형성되도록 설계하는 것을 특징으로 하는 반도체 장치의 설계 방법.
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