CN107078062B - 半导体器件、天线开关电路和无线通信装置 - Google Patents

半导体器件、天线开关电路和无线通信装置 Download PDF

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Abstract

半导体器件设置有层叠体、栅极电极、源极电极、漏极电极和盖层。所述层叠体包括沟道层和第一低电阻区域。所述沟道层由化合物半导体制成。所述第一低电阻区域被设置为所述层叠体的表面侧的一部分。所述栅极电极、所述源极电极和所述漏极电极均设置在所述层叠体的上表面侧。所述盖层设置在所述第一低电阻区域与所述源极电极和所述漏极电极之中的至少一者之间。

Description

半导体器件、天线开关电路和无线通信装置
技术领域
本发明涉及半导体器件、天线开关电路和无线通信装置，特别是涉及一种具有由化合物半导体制成的沟道层的半导体器件、包括有该半导体器件的天线开关电路和包括有该天线开关电路的无线通信装置。
背景技术
近来，在诸如移动手机等移动通信系统中，强烈需求移动通信终端具有更小的尺寸和更低的功耗。为了满足这些需求，例如，需要减小天线开关中的导通电阻Ron和截止电容Coff。当前实际投入天线开关使用的器件的一个示例是JPHEMT(Junction Pseudo-morphic High Electron Mobility Transistor：结赝配高电子迁移率晶体管)。
JPHEMT是利用PN结和异质结进行电流调制的半导体器件。该半导体器件例如包括位于由InGaAs制成的沟道层与由带隙比沟道层 (InGaAs)的带隙更宽的AlGaAs制成的障壁层(AlGaAs)之间的异质结。在障壁层(AlGaAs)内部，含有相反导电类型的杂质的第二低电阻区域被设置在与沟道层相反的表面层上，且栅极电极连接至第二低电阻区域。此外，在障壁层(AlGaAs)内部，含有用作载流子的杂质的载流子供给区域被设置为比第二低电阻区域更接近沟道层。此外，源极电极和漏极电极在第二低电阻区域侧和栅极电极侧欧姆接合至障壁层 (AlGaAs)。
在如上所述地构造的半导体器件中，二维电子气层(其中，用作载流子的电子被束缚在高浓度)形成在沟道层中的位于障壁层侧的界面处。通过将电压施加于栅极电极来控制二维电子气层的浓度，能够调制经由第二低电阻区域下方的沟道层部在源极电极与漏极电极之间流动的电流 (例如，参见针对上面的说明而在下面列出的专利文献1)。
引用列表
专利文献
专利文献1：特开平11-150264号日本待审查专利申请
发明内容
在上述的半导体器件中，提高设置于障壁层中的载流子供给区域内的杂质浓度使得沟道层内部的二维电子气层的载流子浓度高，因此能够使导通电阻Ron变低。另一方面，二维电子气层的高载流子浓度使得耗尽层不太可能在障壁层中的第二低电阻区域与沟道层之间扩大，因而使得截止电容Coff变高。此外，更有可能在PN结处发生电场集中，从而导致截止状态期间的耐压性降低。换言之，导通操作(Ron)和截止操作 (Coff，耐压性)处于权衡关系。因此，已经难以通过提高杂质浓度来提高沟道层内部的载流子浓度。
因此，期望提出一种能够在减小导通电阻的同时也减小截止电容的半导体器件、包括有该半导体器件的天线开关电路和包括有该天线开关电路的无线通信装置。
根据本发明的实施例的半导体器件包括层叠体、栅极电极、源极电极、漏极电极和盖层。所述层叠体包括沟道层和第一低电阻区域。所述沟道层由化合物半导体制成。所述第一低电阻区域设置在所述层叠体的表面侧的一部分中。所述栅极电极、所述源极电极和所述漏极电极均设置在所述层叠体的上表面侧。所述盖层设置在所述第一低电阻区域与所述源极电极和所述漏极电极中的至少一者之间。
在根据本发明的实施例的半导体器件中，所述第一低电阻区域设置在所述层叠体的表面侧的一部分中，且所述盖层设置在所述第一低电阻区域与所述源极电极和所述漏极电极中的至少一者之间。这使得截止操作期间形成在沟道层内的载流子耗尽区域从栅极电极下方的区域扩展至第一低电阻区域下方的区域。因此，即使当提高沟道层的载流子浓度来减小导通电阻时，也扩大了截止操作期间的耗尽层的宽度。此外，设置盖层使得能够确保从源极电极或漏极电极至沟道层的大距离。因此，能够减小接触电阻以及接触电阻的离差。
根据本发明的实施例的天线开关电路包括第一端子、第二端子、第三端子、第一开关器件和第二开关器件。所述第一端子对发送信号进行接收。所述第二端子连接至天线。所述第三端子输出所述天线接收的接收信号。所述第一开关器件连接在所述第一端子与所述第二端子之间。所述第二开关器件连接在所述第二端子与所述第三端子之间。在信号发送期间，所述第一开关器件进入导电状态，且所述第二开关器件进入不导电状态。在信号接收期间，所述第一开关器件进入不导电状态，且所述第二开关器件进入导电状态。所述第一开关器件和所述第二开关器件中的一者或两者由本发明的半导体器件来构造。
在根据本发明的实施例的天线开关电路中，在信号发送期间，第一开关器件进入导电状态且第二开关器件进入不导电状态，以允许发送信号从第一端子输入且通过第一开关器件输出至第二端子。在信号接收期间，第一开关器件进入不导电状态且第二开关器件进入导电状态，以允许被天线接收的接收信号从第二端子输入且通过第二开关器件输出至第三端子。
根据本发明的实施例的无线通信装置包括天线和天线开关电路。所述天线开关电路在将发送信号输入至所述天线和输出被所述天线接收的接收信号之间进行切换。所述天线开关电路由根据本发明的天线开关电路来构造。
在根据本发明的实施例的无线通信装置中，天线开关电路在将发送信号输入至天线和输入被天线接收的接收信号之间进行切换。
根据本发明的实施例的半导体器件，盖层设置在位于层叠体上表面侧的第一低电阻区域与源极电极和漏极电极中的至少一者之间，从而能够扩展截止操作期间的耗尽层以减小截止电容。此外，盖层的介入能够确保从源极电极或漏极电极至沟道层的大距离，从而能够减小接触电阻以及接触电阻的离差。因此，可以减小导通电阻以及导通电阻的离差。因此，可以在减小导通电阻的同时减小截止电容。
根据本发明的实施例的天线开关电路和本发明的实施例的无线通信装置，天线开关电路的第一开关器件和第二开关器件中的一者或两者由本发明的半导体器件来构造。因此，这允许第一开关器件或第二开关器件具有小的截止电容和极好的谐波失真。因此，可以允许无线通信装置具有更小尺寸和更低功耗。
应注意，上述的内容仅是本发明的示例。本发明的效果不限于上述的效果，且可以是其它的不同效果或可以还包括除了上述效果以外的其它效果。
附图说明
图1是根据本发明的第一实施例的半导体器件的关键部分的构造的横截面图。
图2是图1所示的半导体器件的顶视图。
图3是图1所示的半导体器件的结状态下的能带结构图。
图4是图1所示的半导体器件的截止操作期间的能带结构图。
图5是图1所示的半导体器件的导通操作期间的能带结构图。
图6是图示了图1所示的半导体器件的截止操作期间的载流子耗尽区域的形成的示意图。
图7A是图1所示的半导体器件的制造工序的说明性横截面图。
图7B是跟在图7A后的工序的横截面图。
图7C是跟在图7B后的工序的横截面图。
图7D是跟在图7C后的工序的横截面图。
图8是栅极电压Vg与截止电容Coff之间的关系的特性图，并且图示了针对图1所示的半导体器件和根据比较例的半导体器件进行的仿真的结果。
图9是根据本发明的第二实施例的半导体器件的关键部分的构造的横截面图。
图10是根据本发明的第三实施例的半导体器件的关键部分的构造的横截面图。
图11A是图10所示的半导体器件的制造工序的说明性横截面图。
图11B是跟在图11A后的工序的横截面图。
图11C是跟在图11B后的工序的横截面图。
图11D是跟在图11C后的工序的横截面图。
图12是根据本发明的第四实施例的半导体器件的关键部分的构造的横截面图。
图13A是图12所示的半导体器件的制造工序的说明性横截面图。
图13B是跟在图13A后的工序的横截面图。
图13C是跟在图13B后的工序的横截面图。
图13D是跟在图13C后的工序的横截面图。
图14是根据本发明的第五实施例的半导体器件的关键部分的构造的横截面图。
图15是图14所示的半导体器件的结状态下的能带结构图。
图16是图14所示的半导体器件的截止操作期间的能带结构图。
图17是图14所示的半导体器件的导通操作期间的能带结构图。
图18是图示了图14所示的半导体器件的截止操作期间的载流子耗尽区域的形成的示意图。
图19是根据本发明的第六实施例的半导体器件的关键部分的构造的横截面图。
图20是图19所示的半导体器件的顶视图。
图21是图示了图19所示的半导体器件的截止操作期间的载流子耗尽区域的形成的示意图。
图22是根据变型例1的半导体器件的关键部分的构造的示例的横截面图。
图23是根据变型例2的半导体器件的关键部分的构造的示例的横截面图。
图24是根据变型例3的半导体器件的转弯部的示例的放大平面图。
图25是根据变型例3的半导体器件的转弯部的另一个示例的放大平面图。
图26是图示了天线开关电路的示例的电路图。
图27是图示了天线开关电路的另一个示例的电路图。
图28是图示了天线开关电路的又一个示例的电路图。
图29是图示了天线开关电路的又一个示例的电路图。
图30是图示了无线通信装置的示例的框图。
具体实施方式
下面参照附图按照以下顺序说明本发明的一些实施例。
1.第一实施例(第一低电阻区域与源极电极之间和第一低电阻区域与漏极电极之间设置有盖层的示例)
2.第二实施例(第一低电阻区域上设置有高电阻区域的示例)
3.第三实施例(仅第一低电阻区域与漏极电极之间设置有盖层的示例)
4.第四实施例(在对栅极进行开口时去除第一低电阻区域的情况的示例)
5.第五实施例(使用肖特基结的层叠体的示例)
6.第六实施例(设置有多栅极结构的示例)
7.变型例1(基板上部的各层彼此之间不晶格匹配的示例)
8.变型例2(JFET和MISJPHEMT)
9.变型例3(转弯部与线性部之间的器件参数不同的示例)
10.变型例4(应用于GaN基材料的示例)
11.应用例(天线开关电路和无线通信装置)
应注意，使用相同的附图标记来标注各实施例中共用的部件，并且省略重复说明。
<1.第一实施例>
(第一低电阻区域与源极电极之间以及第一低电阻区域与漏极电极之间设置有盖层的示例)
在本第一实施例中，参照各附图依次给出以下说明：应用本发明的第一实施例的半导体器件的构造、第一实施例的半导体器件的带结构、第一实施例的半导体器件的操作、第一实施例的半导体器件的制造方法和第一实施例的半导体器件的效果。
[构造]
图1是根据应用本发明的第一实施例的半导体器件(半导体器件1A) 的关键部分的构造的横截面图。此外，图2是半导体器件1A的顶视图。图3是半导体器件1A的结状态下的能带结构图。下面参照这些附图给出第一实施例的半导体器件的详细构造的说明。应注意，下面在假设第一导电类型是n型且第二导电类型是p型的条件下给出说明；然而，也可以采用相反的构造。
半导体器件1A包括层叠体10和栅极电极25，层叠体10包括由化合物半导体制成的沟道层14且栅极电极25设置在层叠体10的顶面侧。
半导体器件1A可以是所谓的JPHEMT(Junction Pseudo-morphic High ElectronMobility Transistor：结赝配高电子迁移率晶体管)，其包括位于栅极电极与沟道层之间的障壁层，并且相反导电类型的低电阻区域设置在障壁层内部。在半导体器件1A中，由各自的化合物半导体材料制成的缓冲层12、下部障壁层13、沟道层14、上部障壁层15和盖层33可以依次堆叠在由化合物半导体制成的基板11上。缓冲层12、下部障壁层13、沟道层14和上部障壁层15可以构成层叠体10。载流子供给区域 13a可以设置在下部障壁层13内部，且载流子供给区域15a可以设置在上部障壁层15内部。此外，在本实施例中，第二低电阻区域15g可以设置在上部障壁层15的表面侧(层叠体的顶面侧)。第一低电阻区域R可以以与第二低电阻区域15g连续的方式设置在第二低电阻区域15g的两侧。
绝缘膜21可以以覆盖盖层33的方式设置在如上所述的层叠体10上。在绝缘膜21中，可以设置源极开口21s和漏极开口21d以及位于源极开口21s与漏极开口21d之间的栅极开口21g。在绝缘膜21上可以设置有分别通过源极开口21s和漏极开口21d与盖层33连接的源极电极23s和漏极电极23d。此外，在绝缘膜21上可以设置有通过栅极开口21g与上部障壁层15的第二低电阻区域15g连接的栅极电极25。
应注意，尽管图1图示了第一低电阻区域R的端部ER位于栅极电极25的端部E25的内部的情况，但是第一低电阻区域R的端部ER不一定位于栅极电极25的端部E25的内部。
更具体地，第二低电阻区域15g可以设置在与层叠体10的顶面侧的栅极开口21g面对的区域中。然而，第二低电阻区域15g可以不仅位于与栅极开口21g面对的区域中，而且伸出至栅极开口21g的周围区域。第一低电阻区域R可以从第二低电阻区域15g连续地形成在层叠体10 的顶面侧，且可以延伸至与源极电极23s和漏极电极23d面对的区域。
下面按照从基板11开始的顺序依次给出构造半导体器件1A的上述部件中的各者的详细构造。
(基板11)
基板11可以由半绝缘化合物半导体材料制成。基板11例如可以由 III-V族化合物半导体材料制成，且例如，半绝缘单晶GaAs基板或InP 基板可以用于基板11。
(缓冲层12)
缓冲层12例如可以由经过在基板11上外延生长的化合物半导体层制成，且可以由与基板11和下部障壁层13很好地晶格匹配的化合物半导体制成。例如，当基板11由单晶GaAs基板构造时，不掺杂任何杂质的u-GaAs(”u-”表示无掺杂；同样适用于下文)的外延生长层可以用作缓冲层12的示例。
(下部障壁层13)
下部障壁层13例如可以由与缓冲层12和位于下部障壁层13上部的沟道层14很好地晶格匹配且具有比构成沟道层14的化合物半导体材料的带隙更宽的带隙的III-V族化合物半导体制成。作为下部障壁层13的示例，可以使用AlGaAs混晶的外延生长层。这里，特别地，假设下部障壁层13可以由Al0.2Ga0.8As混晶(其中，III族元素中的铝(Al)的组分比是0.2)制成。
这样的下部障壁层13可以包括载流子供给区域13a，其含有供给载流子的杂质。这里，假设电子可以用作载流子，且n型载流子供给区域 13a(其含有作为供给电子的杂质的n型杂质)可以布置在下部障壁层13 的膜厚度方向上的中部。硅(Si)可以用作由Al0.2Ga0.8As混晶制成的下部障壁层13中的n型杂质。
此外，下部障壁层13的在膜厚度方向上的除了载流子供给区域13a 以外的部分可以被形成为无掺杂或含有低浓度n型杂质或p型杂质的高电阻区域13b和13b’。高电阻区域13b和13b’均可以优选具有1×1017个 /cm3或更低的杂质浓度和1×10-2欧姆(Ω)cm或更高的电阻率。
如上所述的下部障壁层13的具体构造的一个示例如下。具有约 200nm的膜厚度且不含有杂质的高电阻区域13b可以设置在缓冲层12 侧。在高电阻区域13b的上部，可以叠置载流子供给区域13a，其具有约 4nm的膜厚度且含有约1.6×1012个/cm2的硅(Si)。此外，在载流子供给区域13a的上部，可以叠置高电阻区域13b’，其具有约2nm的膜厚度且不含有杂质。
应注意，下部障壁层13可以不包括高电阻区域13b和13b’，且下部障壁层13的整个区域可以被构造为载流子供给区域13a。
(沟道层14)
沟道层14(其用作源极电极23s与漏极电极23d之间的电流路径) 可以是这样的层：在该层上累积从下部障壁层13的载流子供给区域13a 和后述的上部障壁层15的载流子供给区域15a供给来的载流子。沟道层 14可以由与下部障壁层13形成异质结的化合物半导体制成，且可以与下部障壁层13很好地晶格匹配。此外，假设，沟道层14可以由这样化合物半导体制成：其中，在与下部障壁层13的异质结处的载流子传输侧的能带比形成下部障壁层13的界面区域的化合物半导体材料中的载流子传输侧的能带更接近沟道层内的本征费米能级。因此，导致下部障壁层13 可以由这样化合物半导体制成：其中，在与沟道层14的异质结处的载流子传输侧的能带比沟道层14更远离沟道层内的本征费米能级。
换言之，假设，沟道层14可以由这样化合物半导体制成：其中，在与下部障壁层13的异质结处的多数载流子传输侧的能带比形成下部障壁层13的界面区域的化合物半导体材料中的多数载流子传输侧的能带更接近少数载流子传输侧的能带。应注意，沟道层内的本征费米能级位于沟道层14的导带的最低能量(以下，被称为导带能量Ec)与价带的最高能量(以下，被称为价带能量Ev)之间的中间。
这里，当载流子是电子时，载流子传输侧的能带可以是导带。因此，沟道层14可以由这样的III-V族化合物半导体材料制成：在与下部障壁层13的接合部处，该化合物半导体材料的导带能量Ec至少低于形成下部障壁层13的化合物半导体材料的导带能量Ec。对于这样的沟道层14，可以优选的是：在与下部障壁层13的接合部处，沟道层14与下部障壁层13之间的导带能量Ec的差较大。
与此相反，当载流子是空穴时，载流子传输侧的能带可以是价带。因此，沟道层14可以由这样的化合物半导体材料制成：在与下部障壁层 13的接合部处，该化合物半导体材料的价带能量Ev至少高于形成下部障壁层13的化合物半导体材料的价带能量Ev。对于这样的沟道层14，可以优选的是：在与下部障壁层13的接合部处，沟道层14与下部障壁层13之间的价带能量Ev的差较大。应注意，下面通过以载流子是电子的情况为例子来进行说明；然而，当载流子是空穴时，可以认为杂质和能带的说明是相反的导电类型的杂质和能带的说明。
应注意，通常，这样的沟道层14可以由与下部障壁层13很好地晶格匹配且具有比形成下部障壁层13的化合物半导体材料的带隙更窄的带隙的III-V族化合物半导体材料制成。此外，对于沟道层14，可以优选的是：沟道层14与下部障壁层13之间的带隙的差较大。
例如，当下部障壁层13由Al0.2Ga0.8As混晶制成时，如上所述的沟道层14可以由InGaAs混晶制成。在这种情况下，随着铟(In)的组分比变高，可以使InGaAs混晶中的带隙变窄，并且可以增大沟道层14与由AlGaAs混晶制成的下部障壁层13之间的导带能量Ec的差。因此，对于形成沟道层14的InGaAs混晶，III族元素中的铟(In)的组分比可以是0.1以上。
作为示例，沟道层14可以由In0.2Ga0.8As混晶(其中，III族元素中的铟(In)的组分比是0.2)制成。这使得沟道层14在确保与下部障壁层13的晶格匹配性质的同时，能够获得足够的导带能量Ec的差。
此外，沟道层14可以是无掺杂的u-InGaAs混晶。这能够抑制载流子在沟道层14中的杂质散射，从而能够实现具有高迁移率的载流子迁移。
应注意，沟道层14可以是形成有15nm以下的膜厚度的外延生长层。这能够实现确保结晶度且载流子传输性能极好的层。
(上部障壁层15)
上部障壁层15可以与沟道层14很好地晶格匹配。上部障壁层15可以由这样的化合物半导体制成：其中，在与沟道层14的接合部处的载流子传输侧的能带比形成沟道层14的化合物半导体材料更远离沟道层内的本征费米能级。换言之，假设，上部障壁层15可以由这样的化合物半导体制成：其中，在与沟道层14的接合部处的多数载流子传输侧的能带比形成沟道层14的化合物半导体材料更远离沟道层内的本征费米能级。当载流子是电子时，上部障壁层15可以由这样的III-V族化合物半导体材料制成：该化合物半导体材料的导带能量Ec高于形成沟道层14的化合物半导体材料的导带能量Ec。对于这样的上部障壁层15，可以优选的是：在与沟道层14的接合部处，上部障壁层15与沟道层14之间的导带能量 Ec的差较大。
当沟道层14由InGaAs混晶制成时，如上所述的上部障壁层15例如可以由具有比InGaAs混晶的带隙更宽的带隙的AlGaAs混晶制成。在这种情况下，可以通过将铝(Al)的组分比保持在低值来防止所谓的源极电阻的增大。此外，也可以通过降低在借助扩散形成如下文所述的第二低电阻区域15g的过程中的扩散速率来确保可控性。因此，对于形成上部障壁层15的AlGaAs混晶，III族元素中的铝(Al)的组分比可以是 0.25以下。
作为示例，上部障壁层15可以由Al0.2Ga0.8As混晶(其中，III族元素种的铝(Al)的组分比是0.2)制成。这可以确保与沟道层14的晶格匹配性质。应注意，上部障壁层15可以不一定具有与下部障壁层13相同的组分；下部障壁层13和上部障壁层15可以分别由具有合适组分的 AlGaAs混晶制成。例如，即使不通过扩散而形成第二低电阻区域15g，上部障壁层15中的铝(Al)的组分比的值也可以被设定为低于下部障壁层13中的铝(Al)的组分比的值。
上部障壁层15可以具有载流子供给区域15a，其含有用于供给载流子的杂质。这里，n型载流子供给区域15a(其含有作为用于供给电子的 n型杂质的硅(Si))可以布置在上部障壁层15的在膜厚度方向上的中间部并且具有约4nm的膜厚度。
此外，上部障壁层15中的在膜厚度方向上将载流子供给区域15a夹在中间的区域可以被形成为无掺杂或含有低浓度杂质的高电阻区域15b 和15b’。当高电阻区域15b和15b’含有杂质时，沟道层14侧的高电阻区域15b可以含有n型杂质或p型杂质。与此相反，形成上部障壁层15的表面侧(即，与沟道层14相反的一侧)的高电阻区域15b’可以含有n型杂质。高电阻区域15b和15b’均可以优选具有1×1017个/cm3以下的杂质浓度和1×10-2欧姆(Ω)cm以上的电阻率。
此外，在上部障壁层15的表面侧(在层叠体10的顶面侧)，可以设置有第二低电阻区域15g和第一低电阻区域R。第一低电阻区域R可以设置在上部障壁层15的与沟道层14相反的表面上，且第二低电阻区域 15g可以设置在该表面的中部。
如上所述的上部障壁层15的具体构造的一个示例如下。具有约2nm 的膜厚度且不含有杂质的高电阻区域15b可以设置在沟道层14侧。在高电阻区域15b的上部，可以堆叠载流子供给区域15a，其具有约4nm的膜厚度且含有约1.6×1012个/cm2的硅(Si)。此外，在载流子供给区域15a 的上部，可以堆叠高电阻区域15b’，其具有约50nm的膜厚度且不含有杂质。
在高电阻区域15b’的上部，可以堆叠构成第一低电阻区域R的部分。此外，第二低电阻区域15g可以被设置在从第一低电阻区域R的表面达到高电阻区域15b’这样的深度中。
应注意，当沟道层14由InGaAs混晶制成时，上部障壁层15不限于 AlGaAs混晶；上部障壁层15可以由作为III-V族化合物半导体的In (AlGa)AsP混晶制成。这能够提高铟(In)在由InGaAs混晶制成的沟道层14中的组分比，从而增大沟道层14中的载流子迁移率。
(第二低电阻区域15g)
第二低电阻区域15g可以设置在上部障壁层15中的与沟道层14相反的表面层，并且位于比上部障壁层15的载流子供给区域15a更接近表面且距载流子供给区域15a有一定间隔的浅位置。第二低电阻区域15g 可以含有与沟道层14中传输的载流子的导电类型相反的杂质，且可以保持在比周围的高电阻区域15b’的电阻更低的电阻。因此，当载流子是电子时，p型杂质可以在第二低电阻区域15g中被扩散。
第二低电阻区域15g的厚度(深度)和p型杂质浓度的值可以由晶体管的阈值电压来确定。换言之，阈值电压可以随着第二低电阻区域15g 的厚度的增大或随着p型杂质浓度的提高而增高。与此相反，阈值电压可以随着第二低电阻区域15g的厚度的减小或随着p型杂质浓度的降低而降低。
例如，第二低电阻区域15g可以含有1×1018个/cm3以上的p型杂质；一个示例可以是约1×1019个/cm3。应注意，碳(C)、锌(Zn)或镁(Mg) 可以用作由In(AlGa)AsP混晶制成的上部障壁层15中的p型杂质。可以根据第二低电阻区域15g的形成方法适当地选择这些杂质以进行使用。
(第一低电阻区域R)
第一低电阻区域R可以形成在上部障壁层15中的与沟道层14相反的表面层，并且可以被设置为从第二低电阻区域15g的两端分别延伸至与源极电极23s和漏极电极23d面对的区域。
这里，层叠体10可以作为基板11上的器件而被彼此分隔(图1未图示)。更具体地，如图2所示，各层叠体10可以被分隔为岛状活性区域“a”，且第一低电阻区域R可以设置为贯穿整个活性区域“a”。
第一低电阻区域R可以构造为p型区域，其含有与沟道层14中传输的载流子的导电类型相反的杂质(即，在本例中是p型杂质)。重要的是，第一低电阻区域R可以具有比第二低电阻区域15g中更少的单位长度(附图中，单位横向长度)p型电荷量。假设，第一低电阻区域R中的单位长度的p型电荷量可以是这样的程度：在负电压施加于栅极电极25的截止操作期间，第一低电阻区域R内部的空穴(与沟道层14中传输的载流子的导电类型相反的电荷)被消耗以进入耗尽状态。这使得即使当第一低电阻区域R的横向长度变得极大时，也能够使第一低电阻区域R具有比第二低电阻区域15g中更少的p型电荷量。
这里，特别地，假设：第一低电阻区域R可以被形成为浅于第二低电阻区域15g；换言之，第一低电阻区域R可以被形成为具有比第二低电阻区域15g的膜厚度更小的膜厚度。这可以使第一低电阻区域R中的 p型电荷量保持得比第二低电阻区域15g中的少。在这种情况下，例如，第一低电阻区域R可以含有约1×1018个/cm3的p型杂质；一个示例可以是约1×1018个/cm3。
应注意，第一低电阻区域R可以被构造为与第二低电阻区域15g处于相同程度的深度(即，具有与第二低电阻区域15g相同程度的膜厚度)，以及具有比第二低电阻区域15g中更低的p型杂质浓度。换言之，通过调整第一低电阻区域R和第二低电阻区域15g各自的膜厚度和杂质浓度这两者中的一者，能够将第一低电阻区域R的电荷量设定为处于比第二低电阻区域15g的电荷量少的状态。
作为如上所述的第一低电阻区域R中含有的p型杂质，可以使用碳 (C)、锌(Zn)或镁(Mg)。根据第一低电阻区域R的形成方法，可以适当地选择这些杂质来使用。
应注意，例如，第一低电阻区域R中的朝着沟道层14的杂质浓度的降低可以允许沟道层14内的后述的载流子耗尽区域更容易延伸。另一方面，朝着表面的杂质浓度的降低可以使第一低电阻区域R不太可能受到界面陷阱的影响，从而允许在截止操作期间更容易地控制第一低电阻区域R与沟道层14之间的耗尽层。
此外，第一低电阻区域R可以由与用于高电阻区域15b’的半导体材料不同的半导体材料制成，只要材料是与高电阻区域15b’很好地晶格匹配的化合物半导体即可。
(盖层33)
盖层33可以设置在层叠体10的上部障壁层15(更特别地，第一低电阻区域R)与源极电极23s和与漏极电极23d之间，且可以含有与第二低电阻区域15g的导电类型(与沟道层中传输的载流子相同的导电类型)相反的杂质(在这种情况下，n型杂质)。假设：盖层33可以构造为含有一定量n型杂质的低电阻区域。然而，盖层33可以期望被构造为具有比第一低电阻区域R的p型电荷量更多的n型电荷量。
此外，盖层33可以被设置为处于被图案化为用于源极电极23s和漏极电极23d的下层的状态。
如上所述的盖层33可以由与用作下层的上部障壁层15晶格匹配的化合物半导体材料制成，且不一定在带隙方面与上部障壁层15匹配。然而，当盖层33与用作下层的上部障壁层15在带隙方面不同时，在接合部处可能形成势垒，从而引起可能增加欧姆结处的电阻的担忧。因此，盖层33的带隙可以与用作下层的上部障壁层15的带隙匹配到可以不影响半导体器件1A的特性的程度。当上部障壁层15的表面层(在这种情况下，第一低电阻区域R)由AlGaAs混晶制成时，如上所述的盖层33 例如可以由含有n型杂质的GaAs制成。盖层33例如可以具有约几十纳米(nm)的厚度。盖层33的端部E33可以期望布置为更向外(在远离栅极电极25的方向上)，因为这样的布置使得后述的载流子耗尽区域能够被容易地扩展。
(绝缘膜21)
绝缘膜21可以设置为覆盖上部障壁层15上的整个表面。绝缘膜21 可以由具有相对于形成上部障壁层15的化合物半导体的绝缘性质且具有保护上部障壁层15的表面不受诸如离子等杂质的影响的功能的材料制成。绝缘膜21例如可以由200nm厚度的氮化硅(Si3N4)制成。
绝缘膜21可以设置有达到盖层33的源极开口21s和漏极开口21d。此外，在绝缘膜21中，在源极开口21s与漏极开口21d之间可以设置有栅极开口21g，栅极开口21g具有使第二低电阻区域15g露出的形状。
源极开口21s、漏极开口21d和栅极开口21g均可以被设置为绝缘膜 21中的独立开口部。
(源极电极23s和漏极电极23d)
源极电极23s和漏极电极23d可以被设置为在平面图中将栅极电极 25(第二低电阻区域15g)夹在中间。源极电极23s和漏极电极23d可以分别通过源极开口21s和漏极开口21d欧姆接合至盖层33。源极电极23s 和漏极电极23d均可以具有这样的结构：其中，从上部障壁层15开始按顺序依次堆叠有金锗(AuGe)、镍(Ni)和金(Au)且下层的化合物半导体层被合金化。源极电极23s和漏极电极23d例如均可以具有1000nm 的膜厚度。
(栅极电极25)
栅极电极25可以设置在第二低电阻区域15g的上部。这里，栅极电极25可以设置为嵌入栅极开口21g，且可以在栅极开口21g的整个底部与第二低电阻区域15g接触。栅极电极25可以具有从基板11开始依次堆叠有钛(Ti)、铂(Pt)和金(Au)的构造。
[带结构]
图3是如上所述地构造的半导体器件1A的栅极电极25的下侧的能带结构图，且图示了没有施加栅极电压Vg的结状态。应注意，能带结构图图示了下部障壁层13、沟道层14和上部障壁层15分别由Al0.2Ga0.8As 混晶、In0.2Ga0.8As混晶和Al0.2Ga0.8As混晶制成的情况。
如图3所示，根据本实施例的半导体器件1A可以具有这样的构造：其中，具有窄带隙的沟道层14插入在下部障壁层13与上部障壁层15之间，并且下部障壁层13与上部障壁层15均具有比沟道层14更宽的带隙和更高的导带能量Ec。因此，当从下部障壁层13的载流子供给区域13a 和上部障壁层15的载流子供给区域15a供给电子作为载流子时，沟道层 14可以用作其上累积电子的二维电子气层。
此外，沟道层14与上部障壁层15之间的异质结处的导带的不连续量ΔEc可以足够大(在此例中为0.31eV)。此外，上部障壁层15中的导带能量Ec和沟道层14中的导带能量Ec的最小点之间的差也可以构造为足够大(在此例中为0.20eV以上)，且上部障壁层15中分布的电子数量与沟道层14中分布的电子数量相比，少得可被忽略。
[操作]
接着，参照图3、图4和图5所示的能带结构图以及图6的半导体器件1A的示意图对如上所述地构造的半导体器件1A的操作进行说明。在此例中，对半导体器件1A是具有约-0.5V的阈值电压的浅耗尽型晶体管这样假设进行说明。
图4是截止操作(Vg＝-2V)期间的能带结构图，且图5是导通操作 (Vg＝1V)期间的能带结构图。此外，与图3一样，图4和图5均图示了下部障壁层13和上部障壁层15均由Al0.2Ga0.8As混晶制成的情况，且沟道层14由In0.2Ga0.8As混晶制成。
在这种情况下，半导体器件1A可以是浅耗尽型。因此，在没有电压施加于栅极电极25的接合状态(Vg＝0)下，与周围区域相比电子被耗尽的载流子耗尽区域可以形成在沟道层14的与p型第二低电阻区域15g 下方的区域相对应的区域。此时的能带结构如上述的图3所示；沟道层 14可以处于高电阻状态。
这里，与截止操作期间的栅极电压(Vg＝-2V)几乎相等的电压可以施加于栅极电极25以使半导体器件1A进入截止操作状态。应注意，电压可以根据低电阻区域的条件而变化；可以施加至少低于截止电压 (-2V)的电压(Vg<-2V)。在这种情况下，如图6所示，沟道层14内部的与p型第二低电阻区域15g下方的区域相对应的载流子耗尽区域A 可以进入载流子数量进一步减少的耗尽状态，且可以进一步扩展为接近盖层33的端部E33的下方的区域。这使漏极电流Id几乎不流动。此时的能带结构如图4所示；沟道层14中的导带能量Ec可以变得完全高于费米能级Ef。
与此相反，与导通操作期间的栅极电压(Vg＝1V)几乎相等的电压可以施加于栅极电极25以使半导体器件1A进入导通操作状态。在这种情况下，载流子耗尽区域A消失，且沟道层14中的电子数量增加以使漏极电流Id得到调制。此时的能带结构如图5所示，且沟道层14中的导带能量Ec变得低于费米能级Ef。
[制造方法]
接着，下面参照图7A至图7D的横截面工序图给出如上所述地构造的半导体器件1A的制造方法的示例的说明。
首先，如图7A所示，例如，可以通过在由GaAs制成的基板11上进行无掺杂u-GaAs层的外延生长来形成缓冲层12。其后，例如，可以通过在缓冲层12上进行AlGaAs(Al0.2Ga0.8As混晶)层的外延生长来形成下部障壁层13。在这种情况下，例如，可以顺序地使由无掺杂u-AlGaAs 层制成的高电阻区域13b、由硅(Si)掺杂n型AlGaAs层制成的载流子供给区域13a和由无掺杂u-AlGaAs层制成的高电阻区域13b’进行外延生长。这可以获得在膜厚度方向上的中部设置有n型载流子供给区域13a 的下部障壁层13。
接着，可以通过在下部障壁层13上进行例如无掺杂u-InGaAs层的外延生长来形成沟道层14。
其后，例如，可以通过在沟道层14上进行AlGaAs(Al0.2Ga0.8As混晶)层的外延生长来形成上部障壁层15。在这种情况下，可以顺序地使由无掺杂u-AlGaAs层制成的高电阻区域15b、由硅(Si)掺杂n型AlGaAs 层制成的载流子供给区域15a、由硅(Si)掺杂n型AlGaAs层制成的高电阻区域15b’和由碳(C)掺杂p型AlGaAs层制成的第一低电阻区域R 经过外延生长。这可以获得在膜厚度方向上的中部设置有n型载流子供给区域15a的上部障壁层15以及位于上部障壁层15最上部的第一低电阻区域R。随后，可以在上部障壁层15上进行n型GaAs层的外延生长作为盖层33。
接着，如图7B所示，可以将盖层33图案化。在这种情况下，可以通过诸如使用光致抗蚀剂作为掩模的湿法蚀刻等方法来进行图案化。在本示例中，盖层33(例如，GaAs)和上部障壁层15(例如，AlGaAs) 由不同的材料制成，且因此可以使用对于这些材料具有不同蚀刻速率的蚀刻剂。这使得能够选择性地仅去除上部障壁层15上的盖层33。
然而，盖层33和上部障壁层15也可以由相同的材料制成；在这种情况下，可以如下地图案化盖层33。即，可以将由不同半导体材料制成的蚀刻阻挡层形成在上部障壁层15与盖层33之间以确保在蚀刻阻挡层与盖层33之间选择性地蚀刻，从而可以选择性地仅去除盖层33。此外，也可以通过控制盖层33的蚀刻时间而不使用蚀刻阻挡层，来防止上部障壁层15的膜厚度的减小。
接着，如图7C所示，例如，可以通过CVD(Chemical Vapor Deposition：化学气相沉积)方法将由氮化硅(Si3N4)制成的绝缘膜21 形成在上部障壁层15上。其后，可以使绝缘膜21经过图案化蚀刻从而形成使第一低电阻区域R的中部露出的栅极开口21g。可以将栅极开口 21g的大小形成为横跨活性区域的中间。栅极开口21g的形成可以使上部障壁层15的表面在栅极开口21g的底部露出。此外，更特别地，可以在进行栅极开口时刮去上部障壁层15的第一低电阻区域R的表面侧的一部分，从而使第一低电阻区域R具有凹入的形状。
在这种情况下，将p型杂质引入上部障壁层15的在栅极开口21g中露出的表面层，可以形成上部障壁层15内部的第二低电阻区域15g。在本示例中，可以在如下深度中扩散作为p型杂质的锌(Zn)以形成第二低电阻区域15g，所述深度超过形成在上部障壁层15的表面侧的第一低电阻区域R的深度且未达到载流子供给区域15a。例如，可以通过在约 600℃温度下使用锌化合物气体的气相扩散来进行锌(Zn)的扩散。这使得能够以自对准的方式将第二低电阻区域15g形成在栅极开口21g的底部，从而使第一低电阻区域R能够形成且延伸在第二低电阻区域15g 的两侧。
虽然省略了图示，但接着上面的工序之后可以进行器件分离。例如，可以通过硼离子注入以形成具有电阻增加的非活性区域来进行器件分离。这允许图2所示的活性区域“a”被分离成岛状。
接着，如图7D所示，可以以嵌入栅极开口21g中的方式在第二低电阻区域15g上形成栅极电极25。在这种情况下，可以通过使用掩模依次进行钛(Ti)、铂(Pt)和金(Au)的气相沉积来形成并且图案化栅极电极25。
最后，绝缘膜21的图案化蚀刻可以形成源极开口21s和漏极开口21d。随后，可以形成分别通过源极开口21s和漏极开口21d来与盖层33 欧姆接合的源极电极23s和漏极电极23d。在这种情况下，可以通过金锗合金(AuGe)、镍(Ni)和金(Au)的顺序气相沉积来进行图案化。其后，例如，可以在约400℃进行加热处理来形成基于金的合金，从而形成源极电极23s和漏极电极23d。通过上述工序，可以完成图1所示的半导体器件1A。
根据上述的制造方法，可以形成第一实施例的半导体器件1A。根据本方法，可以在借助于通过绝缘膜21中形成的栅极开口21g进行的p型杂质扩散来形成第二低电阻区域15g之后，将栅极电极25形成为嵌入栅极开口21g中的状态。因此，能够以自对准的方式将栅极电极25形成在第二低电阻区域15g上。因此，能够容易获得第一实施例的半导体器件 1A。
应注意，可以在形成源极开口21s、漏极开口21d、源极电极23s和漏极电极23d后，进行栅极开口21g、第二低电阻区域15g和栅极电极 25的形成。即使在这种情况下，也能够以与第二低电阻区域15g自对准的方式形成栅极电极25，从而能够容易获得第一实施例的半导体器件 1A。
[效果]
上述的半导体器件1A可以采用这样的JPHEMT结构：其中，p型第二低电阻区域15g设置在与n型沟道层14相邻的上部障壁层15的表面侧，并且栅极电极25设置在p型第二低电阻区域15g的上部。此外，特别地，具有比第二低电阻区域15g更少的p型电荷量的第一低电阻区域 R可以设置在第二低电阻区域15g的两侧。
如图6所示，以上述方式构造的半导体器件1A在截止操作期间进入如下所述的状态。即，在沟道层14内部，耗尽层扩展至n型沟道层14 与p型第二低电阻区域15g之间以及与p型第一低电阻区域R之间的PN 结，从而导致载流子耗尽区域A的形成。这使沟道层14内部的n型区域 Sn回缩直至第一低电阻区域R的外部。
此外，在这种情况下，p型第一低电阻区域R被构造为具有比第二低电阻区域15g更少的p型电荷量。因此，在如上所述的截止操作期间，第一低电阻区域R更容易被与沟道层14的PN结耗尽，且p型区域Sp 回缩直至第二低电阻区域15g。
因此，与不设置p型第一低电阻区域R的构造相比，在p型第一低电阻区域R被设置在p型第二低电阻区域15g的两侧的构造中能够扩大截止操作期间的从n型区域Sn至p型区域Sp的距离“d”。换言之，即使当提高沟道层14的载流子浓度来减小导通电阻Ron时，也能够将截止电容Coff减小到扩大截止操作期间的从n型区域Sn至p型区域Sp的距离“d”的程度。
应注意，在不设置有第一低电阻区域R的JPHEMT结构中，截止操作期间的形成在沟道层14中的载流子耗尽区域A处于从第二低电阻区域 15g的下侧在横向方向上稍微延伸的程度。因此，与设置有p型第一低电阻区域R的构造相比，从n型区域Sn至p型区域Sp的距离“d”较短。
因此，通过在JPHEMT结构中将具有比第二低电阻区域15g更少的 p型电荷量的第一低电阻区域R设置在第二低电阻区域15g的两侧，能够减小截止电容Coff，从而允许晶体管特性得到增强。
此外，通过将盖层33分别布置在其上形成有源极电极23s和漏极电极23d的区域(与源极电极23s和漏极电极23d面对的区域)，能够确保从源极电极23s或漏极电极21d至沟道层14的大距离。这能够减小接触电阻Rc以及接触电阻的离差。因此，能够减小导通电阻Ron以及导通电阻Ron的离差。因此，能够在减小导通电阻的同时也减小截止电容。
图8图示了针对第一实施例的半导体器件(1)和不设置有第一低电阻区域R的比较例的半导体器件(2)进行的栅极电压Vg相对于截止电容Coff的仿真的结果。如从结果观察到的，应认识到：与参考例(2) 相比，在第一实施例的半导体器件(1)中，在栅极电压Vg降低的截止操作期间的截止电容Coff较小且保持在稳定值。
此外，截止电容Coff在阈值电压附近的上升也是急剧的。这表明：第一实施例的半导体器件1A的截止特性得到增强。这里，导通电阻Ron 和截止电容Coff处于权衡关系。因此，能够通过将载流子供给区域13a 和15a的杂质浓度提高到截止特性得到提高的程度来增强导通特性。
应注意，在上述的第一实施例中，已经给出了半导体器件1A是耗尽型的情况的说明。然而，即使当半导体器件1A是增强型时，也可以同样考虑第一实施例，且上面的说明可更适当地适用。
<2.第二实施例>
(第一低电阻区域R上部设置有高电阻区域的示例)
图9是第二实施例的半导体器件(半导体器件1B)的关键部分的构造的横截面图。下面参照附图给出应用本发明的第二实施例的半导体器件的构造的说明。
[构造]
本实施例的半导体器件1B与上述的第一实施例的半导体器件1A的不同之处在于：p型第一低电阻区域R上形成有高电阻区域16。其它构造类似于上述的第一实施例的构造。
更具体地，在半导体器件1B中的层叠体10的上部障壁层15中，高电阻区域16可以堆叠在第一低电阻区域R上。p型第二低电阻区域15g 可以以从高电阻区域16达到上部障壁层15中的第一低电阻区域R和高电阻区域15b’这样的深度来设置。
高电阻区域16可以具有薄的膜厚度。高电阻区域16可以由与用于第一低电阻区域R的半导体材料不同的半导体材料制成，只要化合物半导体与第一低电阻区域R很好地晶格匹配即可。此外，高电阻区域16 可以含有杂质，或者可以不一定含有杂质。当含有杂质时，高电阻区域 16可以含有p型杂质或者n型杂质。例如，可以使用碳(C)、锌(Zn) 或镁(Mg)作为高电阻区域16中含有的p型杂质。例如，可以使用硅 (Si)作为n型杂质。根据高电阻区域16的形成方法，可以适当地选择这些杂质来使用。
[制造方法]
具有如上所述的构造的半导体器件1B可以以与上述的第一实施例的半导体器件1A相同的方式来操作。此外，对于半导体器件1B的制造，可以在上述的第一实施例的半导体器件1A的制造工序中，将构成高电阻区域16的层预先形成在p型第一低电阻区域R上。
[效果]
如上所述的半导体器件1B可以具有这样的构造：其中，具有比第二低电阻区域15g更少的p型电荷量的第一低电阻区域R被设置为在第二低电阻区域15g的两侧延伸，并且盖层33设置在JPHEMT结构中，从而能够获得与上述的第一实施例类似的效果。此外，高电阻区域16形成在第一低电阻区域R上，这可以使第一低电阻区域R不太可能受到界面陷阱的影响并且使得第一低电阻区域R与沟道层14之间的耗尽层在截止操作期间更容易被控制。这能够确定地控制如图6所示的在截止操作期间的n型区域Sn和p型区域Sp的回缩量，从而能够容易地实现期望的操作。
<3.第三实施例>
(第二低电阻区域15g的仅一侧设置有盖层33的示例)
图10是根据第三实施例的半导体器件(半导体器件1C)的关键部分的构造的横截面图。下面参照附图给出根据应用本发明的第三实施例的半导体器件的构造的说明。
[构造]
根据本实施例的半导体器件1C与上述的第一实施例的半导体器件 1A的不同之处在于：仅在第二低电阻区域15g的一侧设置有盖层33。其它构造类似于上述的第一实施例的构造。
更具体地，在半导体器件1C中，第一低电阻区域R和盖层33可以仅形成在第二低电阻区域15g的与源极电极23s或漏极电极23d(在本示例中，漏极电极23d)面对的区域中。
[制造方法]
具有如上所述的构造的半导体器件1C可以以与上述的第一实施例的半导体器件1A相同的方式来操作。此外，例如，可以如下所述地制造半导体器件1C。
首先，如图11A所示，可以在基板11上形成从缓冲层12至盖层33 的层。可以以与上述的第一实施例中的参照图7A所示的制造工序相同的方式来进行本工序。
接着，如图11B所示，可以图案化盖层33，且可以选择性地去除源极侧的区域D11从而使区域D11中的第一低电阻区域R露出。其后，可以图案化第一低电阻区域R，且可以选择性地去除从栅极至源极侧的区域D12。在本示例中，去除源极侧的盖层33和第一低电阻区域R；然而，也可以去除漏极侧的盖层33和第一低电阻区域R。换言之，可以将盖层 33仅形成在源极电极23s侧。
接着，如图11C所示，以与上述的第一实施例相同的方式，可以将绝缘膜21形成在盖层33和上部障壁层15上，且可以将栅极开口21g形成在绝缘膜21中。其后，可以从栅极开口21g扩散p型杂质，从而以达到高电阻区域15b’这样的深度形成第二低电阻区域15g。
接着，如图11D所示，以与上述的第一实施例相同的方式，可以将具有嵌入栅极开口21g形状的栅极电极25形成在第二低电阻区域15g上。
随后，可以将源极开口21s和漏极开口21d形成在绝缘膜21中。其后，可以形成通过源极开口21s与上部障壁层15欧姆接合的源极电极 23s，且可以形成通过漏极开口21d与盖层33欧姆接合的漏极电极23d。通过这些工序，可以完成图10所示的半导体器件1C。
[效果]
如上所述的半导体器件1C可以具有这样的构造：其中，具有比第二低电阻区域15g更少的p型电荷量的第一低电阻区域R设置在第二低电阻区域15g的一侧，并且盖层33设置在JPHEMT结构中。因此，本实施例的效果低于上述的第一实施例的效果；然而，能够获得减小截止电容 Coff的效果，因而这也能够减小导通电阻Ron。因此，可以获得与上述的第一实施例大致等同的效果。
此外，第三实施例的构造例如对高电压仅施加于漏极电极23d的应用而言是有利的。在这种情况下，可以通过将第一低电阻区域R设置为仅在漏极电极23d侧延伸来缩短从源极电极23s至栅极电极25的距离。
应注意，本第三实施例不限于应用于第一实施例，也可以与第二实施例组合。除了第三实施例的效果以外，还可以获得组合实施例的效果。
<4.第四实施例>
(进行栅极开口时去除第一低电阻区域R的示例)
图12是第四实施例的半导体器件(半导体器件1D)的关键部分的构造的横截面图。下面参照附图给出根据应用本发明的第四实施例的半导体器件的构造的说明。
[构造]
本实施例的半导体器件1D与上述的第一实施例的半导体器件1A的不同之处在于：在进行栅极开口时(在将栅极开口21g形成在绝缘膜21 中时)去除第一低电阻区域R。其它构造类似于上述的第一实施例的构造。
[制造方法]
具有如上所述的构造的半导体器件1D可以以与上述的第一实施例的半导体器件1A相同的方式来操作。此外，例如，可以如下所述地制造半导体器件1D。
首先，如图13A所示，可以以与上述的第一实施例相同的方式将从缓冲层12至盖层33的层形成在基板11上。
接着，如图13B所示，可以以覆盖盖层33的方式将绝缘膜21形成在上部障壁层15上，且其后，可以形成栅极开口21g。在这种情况下，与上述的第一实施例不一样，增加蚀刻量可以形成栅极开口21g并且能够完全去除栅极开口21g内部的第一低电阻区域R。应注意，在这种情况下可以容忍的是：高电阻区域15b’的表面侧的一部分可以被刮除。
因此，如图13C所示，可以以与上述的第一实施例相同的方式进行从栅极开口21g至上部障壁层15的表面的杂质扩散从而形成第二低电阻区域15g。
接着，如图13D所示，可以将具有嵌入栅极开口21g形状的栅极电极25形成在第二低电阻区域15g上。
随后，以与上述的第一实施例相同的方式，可以将源极开口21s和漏极开口21d形成在绝缘膜21中。其后，可以形成分别通过源极开口21s 和漏极开口21d与盖层33欧姆接合的源极电极23s和漏极电极23d。通过这些工序，可以完成图12所示的半导体器件1D。
[效果]
在上述的第一实施例的半导体器件1A中，从栅极开口21g进行的杂质扩散形成从第一低电阻区域R达到高电阻区域15b’的p型第二低电阻区域15g。因此，第一低电阻区域R和高电阻区域15b’可以优选由相同的材料制成以便控制扩散速率；作为材料，可以优选AlGaAs混晶。与此相反，在半导体器件1D中，在形成第二低电阻区域15g时，在膜厚度方向上仅针对高电阻区域15b’进行杂质扩展。因此，不管第二低电阻区域15g的扩散过程如何(不管用于高电阻区域15b’的材料如何)，都可以自由选择用于第一低电阻区域R的材料。例如，选择第一低电阻区域R 与绝缘膜21之间界面特性极好的材料，可以使第一低电阻区域R较少可能受到界面陷阱的影响，且使得第一低电阻区域R与沟道层14之间的耗尽层在截止操作期间更容易被控制。这可以控制如图6所示的在截止操作期间的n型区域Sn和p型区域Sp的回缩量，从而能够容易地实现期望的操作。
应注意，本第四实施例不限于应用于上述的第一实施例，也可以与上述的第二实施例和第三实施例中的一者或两者组合。除了第四实施例的效果以外，还可以获得各组合实施例的效果。
<5.第五实施例>
(未形成有第二低电阻区域15g的PHEMT的示例)
图14是根据第五实施例的半导体器件(半导体器件1E)的关键部分的构造的横截面图。下面参照附图给出根据应用本发明的第五实施例的半导体器件的构造的说明。
[构造]
本实施例的半导体器件1E与上述的第一实施例的半导体器件1A的不同之处在于：进行栅极开口时去除第一低电阻区域R且不形成p型第二低电阻区域15g。其它构造类似于上述的第一实施例的构造。
更具体地，在半导体器件1E中，栅极电极25可以被形成为接触上部障壁层15的高电阻区域15b’。例如，钛(Ti)、铂(Pt)和金(Au) 用作栅极电极25，可以形成栅极电极25与上部障壁层15之间的肖特基结。在上述的第一实施例的半导体器件1A中，形成在第二低电阻区域 15g与上部障壁层15之间的PN结使得沟道能够转变为导通或截止，而在本实施例的半导体器件1E中，形成在栅极电极25与上部障壁层15之间的肖特基结使得沟道能够转变为导通或截止。
[操作]
接着，参照图15、图16和图17的能带结构图以及图18的半导体器件1E的示意图给出半导体器件1E的操作的说明。这里，在半导体器件 1E是具有约-0.5V的阈值电压的浅耗尽型晶体管的情况下，对操作进行说明。
图15是在没有施加栅极电压Vg的结状态下，如上所述地构造的半导体器件1E的栅极电极25的下侧的能带结构图。图16图示了截止操作期间(Vg＝-2V)的状态，且图17图示了导通操作期间(Vg＝1V)的状态。此外，图15、图16和图17图示了下部障壁层13和上部障壁层15 均由Al0.2Ga0.8As混晶制成且沟道层14由In0.2Ga0.8As混晶制成的情况。
在本示例中，半导体器件1E是浅耗尽型。因此，在没有电压施加于栅极电极25的结状态(Vg＝0)下，与周围区域相比电子被耗尽的载流子耗尽区域可以形成在沟道层14的与栅极电极25下方的区域相对应的区域。此时的能带结构如图15所示，且沟道层14处于高电阻状态。
这里，与截止操作期间的栅极电压(Vg＝-2V)几乎相等的电压可以施加于栅极电极25以使半导体器件1E进入截止操作状态。应注意，电压可以根据低电阻区域的条件而变化，且可以施加至少低于截止电压 (-2V)的电压(Vg<-2V)。在这种情况下，如图18所示，沟道层14 的与栅极电极25下方的区域相对应的载流子耗尽区域A可以随着载流子数量的进一步减少而进入耗尽状态，且可以进一步扩展为接近盖层33的端部的下方的区域。这使漏极电流Id几乎不流动。此时的能带结构如图 16所示；沟道层14中的导带能量Ec可以变得完全高于费米能级Ef。
与此相反，与导通操作期间的栅极电压(Vg＝1V)几乎相等的电压可以施加于栅极电极25以使半导体器件1E进入导通操作状态。在这种情况下，如图18所示的载流子耗尽区域A消失，且沟道层14中的电子数量增加以使漏极电流Id得到调制。此时的能带结构如图17所示，且沟道层14中的导带能量Ec变得低于费米能级Ef。应注意，图15至图 17全都图示了具有相等幅值的Eg(带隙)/2。
[制造方法]
可以在上述的第一实施例的半导体器件1A的制造工序中，通过增加在形成栅极开口21g时的蚀刻量并且通过省略第二低电阻区域15g的形成工序来制造半导体器件1E。
[效果]
在第一实施例的半导体器件1A中，从栅极开口21g进行的杂质扩散形成从第一低电阻区域R到达高电阻区域15b’的p型第二低电阻区域 15g。因此，第一低电阻区域R和高电阻区域15b’可以优选由相同的材料制成以便控制扩散速率；作为材料，可以优选AlGaAs混晶。与此相反，在半导体器件1E中，不形成第二低电阻区域15g(不进行杂质扩散)，从而能够选择用于第一低电阻区域R的材料而不管扩散过程如何。例如，选择第一低电阻区域R与绝缘膜21之间界面特性极好的材料，可以减小界面陷阱对器件特性的影响。此外，也可以将被认为难以引入杂质扩散处理的诸如GaN基材料等材料容易地应用于半导体器件1E。后面将说明使用GaN基材料的情况下的构造例。
应注意，本第五实施例不限于应用于上述的第一实施例，也可以与上述的第二至第四实施例中的一者或多者组合。除了第五实施例的效果以外，还可以获得各组合实施例的效果。
<6.第六实施例>
(多栅极结构的示例)
图19是根据第六实施例的半导体器件(半导体器件2)的关键部分的构造的横截面图。下面参照附图给出根据应用本发明的第六实施例的半导体器件的构造的说明。
[构造]
本实施例的半导体器件2与上述的第一实施例的半导体器件1A的不同之处在于：半导体器件2具有所谓的多栅极结构(双栅极结构)，其中，两个栅极电极25设置在源极电极23s与漏极电极23d之间。其它构造类似于上述的第一实施例的构造。应注意，也可以采用三个以上栅极电极 25以便获得期望的耐电性，然而在下面的附图以及说明中，说明两个栅极电极25设置在源极电极23s与漏极电极23d之间的情况。
图20图示了从顶面(从栅极电极25)观察的半导体器件2的平面构造。源极电极23s和漏极电极23d可以均具有梳齿形状，且也具有彼此啮合且在它们之间夹着间隙的平面形状。两个栅极电极25可以具有在源极电极23s与漏极电极23d之间的间隙上蛇行的平面形状。
两个栅极电极25可以均具有分别沿着源极电极23s和漏极电极23d 的梳齿部的尖端的转弯部25A，以及插入在源极电极23s和漏极电极23d 的梳齿之间的线性部25B。转弯部25A可以优选具有含有曲线的平面形状。这可以减少电场集中。转弯部25A的曲率不受特别限制；例如，可以采用如图20所示的半圆弧形。应注意，转弯部25A可以具有矩形地弯曲的平面形状。
层叠体10可以作为基板11上的器件而被彼此分隔(图19未图示)。更具体地，如图20所示，层叠体10均可以被分隔为岛状活性区域“a”，且第一低电阻区域R可以设置于整个活性区域“a”。此外，盖层33可以被设置为具有围绕源极电极23s和漏极电极23d的形状。
应注意，图20图示了栅极电极25的两端均是线性形状并且与活性区域“a”的长边相交的情况。然而，栅极电极25的两端可以弯曲以与活性区域“a”的短边交叉。在这种情况下，栅极电极25的弯曲的两端可以采用与转弯部25A类似的含有曲线的平面形状，或者可以采用矩形地弯曲的平面形状。
[制造方法]
具有如上所述的构造的半导体器件2可以以与上述的第一实施例的半导体器件1A相同的方式来操作。换言之，当施加至少低于截止电压 (-2V)的电压(Vg<-2V)时，如图21示意性地所示，载流子耗尽区域A可以形成在p型第二低电阻区域15g下方的沟道层14中，且可以随着载流子数量的进一步减少而进入耗尽状态。更具体地，在源极电极23s 侧和漏极电极23d侧的各自区域中，n型区域Sn1可以后退，且载流子耗尽区域A可以扩展为接近盖层33的端部E33下方的区域。从位于两个栅极电极25之间的n型区域Sn2至p型区域Sp的距离d2可以由第二低电阻区域R的杂质浓度与沟道内部的电子浓度之间的关系来确定。这使漏极电流Id几乎不流动。
此外，对于半导体器件2，可以通过在上述的第一实施例的半导体器件1A的制造工序中采用两个栅极电极25布置在源极电极23s与漏极电极23d之间这样的顶面布局来制造。
[效果]
如上所述的半导体器件2可以具有这样的构造：其中，具有比第二低电阻区域15g更少的p型电荷量的第一低电阻区域R被设置为在第二低电阻区域15g的两侧延伸，并且盖层33设置在JPHEMT结构中，从而可以获得与上述的第一实施例类似的效果。此外，与上述的第一实施例的多个半导体器件1A串联连接的情况相比，通过采用在源极电极23s 与漏极电极23d之间具有两个栅极电极25的多栅极结构可以减小芯片尺寸。
应注意，本第六实施例不限于应用于上述的第一实施例，也可以与上述的第二至第五实施例中的一者或多者组合。除了第六实施例的效果以外，还可以获得各组合实施例的效果。
<7.变型例1>
在上述的第一至第六实施例中，假设：将被形成在基板11上部的由化合物半导体制成的层叠体10中的层彼此晶格匹配。然而，本发明不限于这样的构造；将被形成在基板11上部的由化合物半导体制成的层叠体 10也可以由通过赝配(pseudo-morphic)技术生长的化合物半导体层或通过变质技术(metamorphic technique)生长的具有不同晶格常数的化合物半导体层制成。例如，具有与GaAs不同晶格常数的化合物半导体可以经过在由GaAs制成的基板11上的变质生长来用作沟道层14。
<8.变型例2>
此外，在上述的第一至第六实施例中，已经给出均具有所谓的 JPHEMT结构的半导体器件1A至1E和2的说明，在JPHEMT结构中，沟道层14和相反导电类型的第二低电阻区域15g设置在上部障壁层15 内部。然而，也可以采用其它构造，只要可以调制第一低电阻区域R的带即可。例如，本发明不限于JPHEMT结构，也可以应用于具有任何其它构造的半导体器件，诸如使用杂质层作为沟道的JFET(Junction FET：结FET)和形成上部障壁层与栅极电极之间绝缘膜的MISJPHEMT (Metal-Insulator-Semiconductor JPHEMT：金属-绝缘体-半导体JPHEMT) 等。
图22图示了具有JFET结构的半导体器件(半导体器件3)的关键部分的横截面构造。半导体器件3可以包括层叠体10和栅极电极25，层叠体10包括由化合物半导体制成的沟道层14且栅极电极25设置在层叠体10的顶面侧。
更具体地，在半导体器件3中，由各自的化合物半导体材料制成的缓冲层12和沟道层14可以依次堆叠在由化合物半导体制成的基板11上。缓冲层12和沟道层14可以构成层叠体10。以与上述的第一实施例相同的方式，源极电极23s和漏极电极23d这两者以及栅极电极25可以设置在层叠体10上，并且在源极电极23s和漏极电极23d与栅极电极25之间插入有绝缘膜21。
此外，在半导体器件3中，层叠体10可以包括：设置在层叠体10 的顶面侧以与栅极电极25面对的第二低电阻区域15g，和以与第二低电阻区域15g连续的方式设置在第二低电阻区域15g外部的第一低电阻区域R。这可以减小半导体器件3中的截止电容。此外，由于盖层33设置在第一低电阻区域R与源极电极23s之间以及与漏极电极23d之间的构造，能够以与上述的第一实施例相同的方式减小导通电阻。
例如，沟道层14可以是n型杂质区域，且例如，第二低电阻区域15g 和第一低电阻区域R均可以是p型杂质区域。应注意，沟道层14的导电类型可以与第二低电阻区域15g和第一低电阻区域R的导电类型相反。
图23图示了具有MISPHEMT结构的半导体器件(半导体器件4) 的关键部分的横截面构造。半导体器件4可以包括层叠体10和栅极电极 25，层叠体10包括由化合物半导体制成的沟道层14且栅极电极25设置在层叠体10的顶面侧。
更具体地，在半导体器件4中，由各自的化合物半导体材料制成的缓冲层12、下部障壁层13、沟道层14和上部障壁层15可以依次堆叠在由化合物半导体制成的基板11上。缓冲层12、下部障壁层13、沟道层 14和上部障壁层15可以构成层叠体10。以与上述的第一实施例相同的方式，源极电极23s和漏极电极23d这两者以及栅极电极25可以设置在层叠体10上，并且绝缘膜21插入在源极电极23s和漏极电极23d与栅极电极25之间。然而，在本变型例中，栅极绝缘膜26可以设置在上部障壁层15与栅极电极25之间。
此外，在半导体器件4中，层叠体10可以包括设置在层叠体10的顶面侧以与栅极电极25面对的第一低电阻区域R。这可以减小半导体器件4中的截止电容。此外，由于盖层33设置在第一低电阻区域R与源极电极23s之间以及与漏极电极23d之间的构造，能够以与上述的第一实施例相同的方式减小导通电阻。
应注意，图22和图23均图示了单个栅极电极25设置在源极电极23s 与漏极电极23d之间的情况。然而，与第六实施例一样，本变型例也可应用于两个或以上栅极电极25设置在源极电极23s与漏极电极23d之间这样的多栅极结构。
<9.变型例3>
在上述的第六实施例的半导体器件2中，转弯部25A处的器件参数 (Lgs、Lgd和Lgg)与线性部25B处的器件参数可以相同或可以不同。图24图示了器件参数相同的情况下的转弯部25A的放大图，且图25图示了器件参数不同的情况下的转弯部25A的放大图。在图25中，也可以使转弯部25A处的器件参数LgsA、LgdA和LggA宽于线性部25B处的器件参数LgsB、LgdB和LggB。转弯部25A对截止电容Coff具有影响，而对导通电阻Ron影响较小。因此，通过使转弯部25A处的器件参数 LgsA、LgdA和LggA宽于线性部25B处的器件参数LgsB、LgdB和LggB，使得能够减小截止电容Coff，以及减小导通电阻Ron和截止电容Coff。应注意，图24和图25均图示了三个栅极电极25设置在源极电极23s与漏极电极23d之间的情况。
<10.变型例4>
在上述的第一至第六实施例和变型例1至3的各者中，假设：具有 InGaAs作为沟道层14的FET可以被形成在GaAs基板上或InP基板上。然而，本发明不限于该构造，也可以应用于基于不同材料的器件。例如，基板11可以由GaN、硅或蓝宝石制成，且由GaN或AlGaN制成的二维电子气层可以用作基板11上的沟道层14。
<11.应用例>
(天线开关电路和无线通信装置)
如上所述的实施例和变型例中各者所述的半导体器件可以例如用于移动通信系统中的无线通信装置，且可以特别用作这种装置的天线开关。所述半导体器件对于具有UHF(Ultra-High Frequency：超高频)波段或更高波段的通信频率的无线通信装置特别有效。
更具体地，将第一至第五实施例所述的具有小截止电容Coff和极佳的谐波失真特性的半导体器件中任一者用于无线通信装置的天线开关，能够实现具有更小尺寸和更低功耗的无线通信装置。特别地，在移动通信终端中，由于装置的更小尺寸和更低功耗而导致操作时间的延长，这能够实现便携性的提高。
图26图示了天线开关电路(天线开关电路5A)的示例。天线开关电路5A(其用于诸如移动手机等移动通信系统)例如可以具有第一端子 IN、第二端子IO、第三端子OUT、第一开关器件SW1和第二开关器件 SW2。
第一端子IN可以对发送信号进行接收。第二端子IO可以连接至天线。第三端子OUT可以输出天线接收的接收信号。第一开关器件SW1 可以连接在第一端子IN与第二端子IO之间。第二开关器件SW2可以连接在第二端子IO与第三端子OUT之间。第一开关器件SW1和第二开关器件SW2中的一者或两者由分别根据第一至第五实施例的半导体器件 1A至1E中的任一者来构造。
第三开关器件SW3可以连接在第一端子IN与电源(在本示例中，地)之间。第四开关器件SW4可以连接在第三端子OUT与电源(在本示例中，地)之间。第三开关器件SW3和第四开关器件SW4中的一者或两者由分别根据第一至第五实施例的半导体器件1A至1E中的任一者构造。
在天线开关电路5A中，在信号发送期间(即，当发送信号从无线通信装置的发送系统输出至天线时)，第一开关器件SW1和第四开关器件 SW4可以进入导电状态，且第二开关器件SW2和第三开关器件SW3可以进入不导电状态。此时，发送信号可以从第一端子IN输入，且可以经由第一开关器件SW1输出至第二端子IO。
在信号接收期间(即，当天线接收的信号输入至无线通信装置的接收系统时)，第一开关器件SW1和第四开关器件SW4可以进入不导电状态，且第二开关器件SW2和第三开关器件SW3可以进入导电状态。此时，被天线接收的接收信号可以从第二端子IO输入，且可以经由第二开关器件SW2输出至第三端子OUT。
图27图示了天线开关电路(天线开关电路5B)的另一个示例。在线开关电路5B中，第一至第四开关器件SW1至SW4中的一者或多者例如由分别根据第一至第五实施例的半导体器件1A至1E中的任一者进行多级连接(例如，图27中的两级连接)来构造。这可以增强天线开关电路5B中的耐电性。
更具体地，第一开关器件SW1可以具有这样的构造：其中，源极电极23s与漏极电极23d之间具有单个栅极电极25的半导体器件1A至1E 中的任一者的多个器件被串联连接。第一开关器件SW1可以具有这样的堆叠结构：其中，依次布置有源极电极23s、栅极电极25、漏极电极23d、源极电极23s、栅极电极25和漏极电极23d。同样适用于第二至第四开关器件SW2至SW4。
图28图示了天线开关电路(天线开关电路5C)的又一个示例。在天线开关电路5C中，第一至第四开关器件SW1至SW4中的一者或多者由根据第六实施例的半导体器件2来构造。在天线开关电路5C中，这可以增强耐电性。
图29图示了天线开关电路(天线开关电路5D)的又一个示例。在天线开关电路5D中，第一至第四开关器件SW1至SW4中的各者例如由多级连接(例如，图29中的两级连接)的根据第六实施例的半导体器件 2构成。在天线开关电路5D中，这可以进一步增强耐电性。
更具体地，第一开关器件SW1可以具有这样的构造：其中，多个在源极电极23s与漏极电极23d之间具有两个或以上栅极电极25的多栅极结构的半导体器件2被串联连接。第一开关器件SW1例如可以具有这样的堆叠结构：其中，依次布置有源极电极23s、栅极电极25、栅极电极 25、漏极电极23d、源极电极23s、栅极电极25、栅极电极25和漏极电极23d。同样适用于第二至第四开关器件SW2至SW4。
图30图示了无线通信装置(无线通信装置6)的示例。无线通信装置6可以是具有例如包括语音和数据通信、LAN连接在内的多种功能的移动手机系统。无线通信装置6例如可以包括天线ANT、天线开关电路 5、高功率放大器HPA、高频集成电路RFIC(Radio FrequencyIntegrated Circuit：射频集成电路)、基带部BB、语音输出部MIC、数据输出部DT 和接口部I/F(例如，无线LAN(W-LAN：Wireless Local Area Network，无线局域网)、Bluetooth(注册商标)等)。天线开关电路5由图26至图 29分别所示的天线开关电路5A至5D中的任一者来构造。高频集成电路 RFIC和基带部BB可以经由接口部I/F彼此连接。
在无线通信装置6中，在信号发送期间(即，当发送信号从无线通信装置6的发送系统输出至天线ANT时)，从基带部BB输出的发送信号可以经由高频集成电路RFIC、高功率放大器HPA和天线开关电路5 输出至天线ANT。
在信号接收期间(即，当被天线ANT接收的信号输入至无线通信装置的接收系统时)，接收信号可以经由天线开关电路5和高频集成电路 RFIC输入至基带部BB。在基带部BB中被处理的信号可以从诸如语音输出部MIC、数据输出部DT和接口部I/F等输出部输出。
至此，已经参照一些实施例和变型例说明了本发明。然而，本发明不限于前面的实施例、变型例和应用例，且可以做出各种修改。例如，在前面的实施例、变型例和应用例中，已经具体给出了半导体器件1A至 1E和2至4、天线开关电路5A至5D和无线通信装置6的构造的说明。然而，半导体器件1A至1E和2至4、天线开关电路5A至5D和无线通信装置6不限于包括附图所示的所有部件。此外，一些部件可以被替换为任何其它部件。
此外，例如，前面的实施例、变型例和应用例中所述的各层的材料和厚度，或膜形成方法和膜形成条件等不受限制。可以使用其它的材料和厚度，或也可以采用其它的膜形成方法和膜形成条件。应注意，前面的实施例、变型例和应用例所述的效果仅是示例，且本发明的效果可以是其它的不同效果或还可以包括其它的效果。
应注意，本发明也可以具有下面的构造。
(1)
一种半导体器件，其包括：
层叠体，所述层叠体包括由化合物半导体制成的沟道层和设置在所述层叠体的表面侧的一部分中的第一低电阻区域；
栅极电极、源极电极和漏极电极，它们均设置在所述层叠体的上表面侧；和
盖层，所述盖层设置在所述第一低电阻区域与所述源极电极和所述漏极电极之中的至少一者之间。
(2)
根据(1)所述的半导体器件，其中，所述层叠体还包括第二低电阻区域，所述第二低电阻区域被设置为与所述栅极电极面对且与所述第一低电阻区域连续。
(3)
根据(2)所述的半导体器件，其中，
所述源极电极和所述漏极电极被设置为：在所述层叠体的所述上表面侧，在平面图中将所述栅极电极夹在中间，且
所述第一低电阻区域设置为从所述第二低电阻区域的端部延伸至与所述源极电极和所述漏极电极之中的至少一者面对的区域。
(4)
根据(2)或(3)所述的半导体器件，其中，
所述第一低电阻区域和所述第二低电阻区域均含有与在所述沟道层中传输的载流子的第一导电类型相反的第二导电类型的杂质，且
与所述第二低电阻区域相比，所述第一低电阻区域具有更少的所述第二导电类型的电荷量。
(5)
根据(4)所述的半导体器件，其中，与所述第二低电阻区域相比，所述第一低电阻区域具有更低的所述第二导电类型的杂质浓度。
(6)
根据(4)所述的半导体器件，其中，与所述第二低电阻区域的厚度相比，所述第一低电阻区域具有更小的厚度。
(7)
根据(1)至(6)中任一项所述的半导体器件，其中，
所述盖层含有与在所述沟道层中传输的载流子的第一导电类型相同的第一导电类型的杂质，且
所述盖层的第一导电类型的电荷量大于所述第一低电阻区域的第二导电类型的电荷量。
(8)
根据(1)至(7)中任一项所述的半导体器件，其中，
所述层叠体依次包括所述沟道层和位于所述沟道层上部的上部障壁层，且
所述上部障壁层由这样的化合物半导体制成：其中，与所述沟道层接合部处的载流子传输侧的能带比所述沟道层更远离所述沟道层内的本征费米能级。
(9)
根据(8)所述的半导体器件，其中，所述层叠体还包括设置在所述沟道层下方的下部障壁层，所述下部障壁层由这样的化合物半导体制成：其中，与所述沟道层的接合部处的载流子传输侧的能带比所述沟道层更远离所述沟道层内的本征费米能级。
(10)
根据(9)所述的半导体器件，其中，
所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，且
所述障壁层由作为III-V族化合物半导体的In(AlGa)AsP混晶制成。
(11)
根据(1)至(10)中任一项所述的半导体器件，其中，
所述栅极电极包括设置在所述源极电极与所述漏极电极之间的两个或以上栅极电极。
(12)
根据(11)所述的半导体器件，其中，
所述源极电极和所述漏极电极均具有梳齿形状，且具有彼此啮合且夹有间隙的平面形状，且
所述两个或以上栅极电极具有在所述间隙蛇行的平面形状。
(13)
根据(1)至(12)中任一项所述的半导体器件，其中，所述层叠体还包括设置在所述第一低电阻区域上的高电阻区域。
(14)
根据(1)至(13)中任一项所述的半导体器件，其中，在所述栅极电极被施加有电压的截止状态下，所述第一低电阻区域下方的所述沟道层内部的载流子和所述第一低电阻区域内部的与所述载流子的导电类型相反的导电类型的电荷都被耗尽。
(15)
根据(1)至(14)中任一项所述的半导体器件，其中，所述沟道层设置在由GaAs制成的基板上。
(16)
根据(1)至(14)中任一项所述的半导体器件，其中，所述沟道层设置在由GaN制成的基板上。
(17)
一种天线开关电路，其包括：
第一端子，所述第一端子对发送信号进行接收；
第二端子，所述第二端子连接至天线；
第三端子，所述第三端子输出被所述天线接收的接收信号；
第一开关器件，所述第一开关器件连接在所述第一端子与所述第二端子之间；和
第二开关器件，所述第二开关器件连接在所述第二端子与所述第三端子之间，其中，
在信号发送期间，所述第一开关器件进入导电状态且所述第二开关器件进入不导电状态，且在信号接收期间，所述第一开关器件进入不导电状态且所述第二开关器件进入导电状态，且
所述第一开关器件和所述第二开关器件中的一者或两者包括：
层叠体，所述层叠体包括由化合物半导体制成的沟道层和设置在所述层叠体的表面侧的一部分中的第一低电阻区域，
栅极电极、源极电极和漏极电极，它们均设置在所述层叠体的上表面侧，和
盖层，所述盖层设置在所述第一低电阻区域与所述源极电极和所述漏极电极之中的至少一者之间。
(18)
根据(17)所述的天线开关电路，其中，所述第一开关器件和所述第二开关器件中的一者或两者具有多栅极结构。
(19)
根据(17)或(18)所述的天线开关电路，其中，所述第一开关器件和所述第二开关器件中的一者或两者由多级连接的多个开关器件而构成。
(20)
一种无线通信装置，其设置有天线和天线开关电路，所述天线开关电路在将发送信号输入至所述天线和输出被所述天线接收的接收信号之间进行切换，所述天线开关电路包括：
第一端子，所述第一端子对发送信号进行接收；
第二端子，所述第二端子连接至天线；
第三端子，所述第三端子输出所述天线接收的接收信号；
第一开关器件，所述第一开关器件连接在所述第一端子与所述第二端子之间；和
第二开关器件，所述第二开关器件连接在所述第二端子与所述第三端子之间，其中，
在信号发送期间，所述第一开关器件进入导电状态且所述第二开关器件进入不导电状态，且在信号接收期间，所述第一开关器件进入不导电状态且所述第二开关器件进入导电状态，且
所述第一开关器件和所述第二开关器件中的一者或两者包括：
层叠体，所述层叠体包括由化合物半导体制成的沟道层和设置在所述层叠体的表面侧的一部分中的第一低电阻区域，
栅极电极、源极电极和漏极电极，三者均设置在所述层叠体的上表面侧，和
盖层，所述盖层设置在所述第一低电阻区域与所述源极电极和所述漏极电极中的一者或两者之间。
本申请基于且主张享有于2014年11月4日向日本专利局提交的第 2014-224156号日本专利申请的优选权的权益，并且将该日本专利申请的全部内容以引用的方式并入本文。
本领域技术人员应理解，依据设计要求和其它因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (19)

1.一种半导体器件，其包括：
层叠体，所述层叠体包括由化合物半导体制成的沟道层和设置在所述层叠体的上表面侧的一部分中的第一低电阻区域；
栅极电极、源极电极和漏极电极，它们均设置在所述层叠体的上表面侧；和
盖层，所述盖层设置在所述第一低电阻区域与所述源极电极和所述漏极电极之中的至少一者之间，
其中，所述第一低电阻区域含有与在所述沟道层中传输的载流子的第一导电类型相反的第二导电类型的杂质，
其中，所述盖层含有所述第一导电类型的杂质，且
所述盖层的所述第一导电类型的电荷量大于所述第一低电阻区域的所述第二导电类型的电荷量。
2.根据权利要求1所述的半导体器件，其中，所述层叠体还包括第二低电阻区域，所述第二低电阻区域被设置为与所述栅极电极面对且与所述第一低电阻区域连续。
3.根据权利要求2所述的半导体器件，其中，
所述源极电极和所述漏极电极被设置为：在所述层叠体的所述上表面侧，在平面图中将所述栅极电极夹在中间，且
所述第一低电阻区域设置为从所述第二低电阻区域的端部延伸至与所述源极电极和所述漏极电极之中的至少一者面对的区域。
4.根据权利要求2或3所述的半导体器件，其中，
所述第二低电阻区域含有与在所述沟道层中传输的载流子的第一导电类型相反的第二导电类型的杂质，且
与所述第二低电阻区域相比，所述第一低电阻区域具有更少的所述第二导电类型的电荷量。
5.根据权利要求4所述的半导体器件，其中，与所述第二低电阻区域相比，所述第一低电阻区域具有更低的所述第二导电类型的杂质浓度。
6.根据权利要求4所述的半导体器件，其中，与所述第二低电阻区域的厚度相比，所述第一低电阻区域具有更小的厚度。
7.根据权利要求1至3中任一项所述的半导体器件，其中，
所述层叠体依次包括所述沟道层和位于所述沟道层上部的上部障壁层，且
所述上部障壁层由这样的化合物半导体制成：其中，与所述沟道层接合部处的载流子传输侧的能带比所述沟道层更远离所述沟道层内的本征费米能级。
8.根据权利要求7所述的半导体器件，其中，所述层叠体还包括设置在所述沟道层下方的下部障壁层，所述下部障壁层由这样的化合物半导体制成：其中，与所述沟道层的接合部处的载流子传输侧的能带比所述沟道层更远离所述沟道层内的本征费米能级。
9.根据权利要求8所述的半导体器件，其中，
所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，且
所述障壁层由作为III-V族化合物半导体的In（AlGa）AsP混晶制成。
10.根据权利要求1至3中任一项所述的半导体器件，其中，
所述栅极电极包括设置在所述源极电极与所述漏极电极之间的两个或以上栅极电极。
11.根据权利要求10所述的半导体器件，其中，
所述源极电极和所述漏极电极均具有梳齿形状，且具有彼此啮合且夹有间隙的平面形状，且
所述两个或以上栅极电极具有在所述间隙蛇行的平面形状。
12.根据权利要求1至3中任一项所述的半导体器件，其中，所述层叠体还包括设置在所述第一低电阻区域上的高电阻区域。
13.根据权利要求1至3中任一项所述的半导体器件，其中，在所述栅极电极被施加有电压的截止状态下，所述第一低电阻区域下方的所述沟道层内部的载流子和所述第一低电阻区域内部的与所述载流子的导电类型相反的导电类型的电荷都被耗尽。
14.根据权利要求1至3中任一项所述的半导体器件，其中，所述沟道层设置在由GaAs制成的基板上。
15.根据权利要求1至3中任一项所述的半导体器件，其中，所述沟道层设置在由GaN制成的基板上。
16.一种天线开关电路，其包括：
第一端子，所述第一端子对发送信号进行接收；
第二端子，所述第二端子连接至天线；
第三端子，所述第三端子输出被所述天线接收的接收信号；
第一开关器件，所述第一开关器件连接在所述第一端子与所述第二端子之间；和
第二开关器件，所述第二开关器件连接在所述第二端子与所述第三端子之间，其中，
在信号发送期间，所述第一开关器件进入导电状态且所述第二开关器件进入不导电状态，且在信号接收期间，所述第一开关器件进入不导电状态且所述第二开关器件进入导电状态，且
所述第一开关器件和所述第二开关器件中的一者或两者包括如权利要求1至15中任一项所述的半导体器件。
17.根据权利要求16所述的天线开关电路，其中，所述第一开关器件和所述第二开关器件中的一者或两者具有多栅极结构。
18.根据权利要求16或17所述的天线开关电路，其中，所述第一开关器件和所述第二开关器件中的一者或两者由多级连接的多个开关器件而构成。
19.一种无线通信装置，其设置有天线和天线开关电路，所述天线开关电路在将发送信号输入至所述天线和输出被所述天线接收的接收信号之间进行切换，所述天线开关电路是如权利要求16至18中任一项所述的天线开关电路。
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