JP6705383B2 - 半導体装置、アンテナスイッチ回路および無線通信装置 - Google Patents
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Description
1.第1実施形態(第1低抵抗領域とソース電極およびドレイン電極との間にキャップ層を設けた例)
2.第2実施形態(第1低抵抗領域の上に高抵抗領域を設けた例)
3.第3実施形態(第1低抵抗領域とドレイン電極との間にのみキャップ層を設けた例)
4.第4実施形態(ゲート開口時に第1低抵抗領域を除去する場合の例)
5.第5実施形態(ショットキー接合を用いた積層体の例)
6.第6実施形態(マルチゲート構造を有する例)
7.変形例1(基板上部の各層が各層間において格子整合していない例)
8.変形例2(JFET、MISJPHEMT)
9.変形例3(折り返し部分と直線部分とでデバイスパラメータを異ならせた例)
10.変形例4(GaN系材料への適用例)
11.適用例(アンテナスイッチ回路、無線通信装置)
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
(第1低抵抗領域とソース電極およびドレイン電極との間にキャップ層を設けた例)
本第1実施形態においては、各図に基づいて、本技術を適用した第1実施形態の半導体装置の構成、第1実施形態の半導体装置のバンド構造、第1実施形態の半導体装置の動作、第1実施形態の半導体装置の製造方法、および第1実施形態の半導体装置の効果の順に説明を行う。
図1は、本技術を適用した第1実施形態の半導体装置(半導体装置1A)の要部構成を示す断面図である。また図2は、半導体装置1Aの上面図であり、図3は半導体装置1Aの接合状態におけるエネルギーバンド構成図である。以下、これらの図に基づいて第1実施形態の半導体装置の詳細な構成を説明する。尚、以下においては第1導電型をn型、第2導電型をp型として説明を行うが、これは逆であってもよい。
基板11は、半絶縁性の化合物半導体材料で構成されている。このような基板11は、例えばIII−V族化合物半導体材料で構成され、例えば半絶縁性の単結晶GaAs基板またはInP基板が用いられる。
バッファ層12は、例えば基板11上にエピタキシャル成長させた化合物半導体層で構成され、基板11および下部障壁層13に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板11が単結晶GaAs基板からなる場合、このようなバッファ層12の一例として、不純物を添加しないu−GaAs(u−は不純物を添加していないことを表す;以下同様)のエピタキシャル成長層が用いられる。
下部障壁層13は、例えばバッファ層12および上部のチャネル層14に対して良好に格子整合すると共に、チャネル層14を構成する化合物半導体材料よりもバンドギャップが広いIII−V族化合物半導体を用いて構成されている。このような下部障壁層13の一例として、AlGaAs混晶のエピタキシャル成長層が用いられる。ここでは特に、III族元素におけるアルミニウム(Al)の組成比が0.2である、Al0.2Ga0.8As混晶により下部障壁層13が構成されていることとする。
チャネル層14は、ソース電極23sとドレイン電極23dとの間の電流通路であって、下部障壁層13のキャリア供給領域13a、および後述する上部障壁層15のキャリア供給領域15aから供給されたキャリアが蓄積される層である。このようなチャネル層14は、下部障壁層13に対してヘテロ接合する化合物半導体で構成され、下部障壁層13に対して良好に格子整合している。またチャネル層14は、下部障壁層13とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層13の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。このため、下部障壁層13は、チャネル層14との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層14よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されていることになる。
上部障壁層15は、チャネル層14に対して良好に格子整合している。この上部障壁層15は、チャネル層14との接合部において、チャネル層14を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されている。つまり上部障壁層15は、チャネル層14との接合部において、チャネル層14を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、上部障壁層15は、チャネル層14を構成する化合物半導体材料よりも、コンダクションバンドエネルギーEcが高いIII−V族化合物半導体材料を用いて構成される。このような上部障壁層15は、チャネル層14との接合部におけるチャネル層14との間のコンダクションバンドエネルギーEcの差が大きいほど良い。
第2低抵抗領域15gは、上部障壁層15内であって、チャネル層14とは反対側の表面層において、上部障壁層15のキャリア供給領域15aよりも表面側の浅い位置で、キャリア供給領域15aに対して間隔を有して設けられている。この第2低抵抗領域15gは、チャネル層14を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗領域15b’よりも低抵抗に保たれている。したがって、キャリアが電子の場合、第2低抵抗領域15gにはp型不純物が拡散されていることとなる。
第1低抵抗領域Rは、上部障壁層15においてチャネル層14とは反対側の表面層に形成され、第2低抵抗領域15gの端部からソース電極23sおよびドレイン電極23dに対向する領域のそれぞれに向かって延在している。
キャップ層33は、積層体10の上部障壁層15(詳細には、第1低抵抗領域R)とソース電極23sおよびドレイン電極23dとの間に設けられ、第2低抵抗領域15gとは逆導電型(チャネル層を走行するキャリアと同じ導電型)の不純物(ここではn型の不純物)を含有する。このキャップ層33は、n型不純物をある程度の量で含有した低抵抗領域として構成されていることとする。但し、キャップ層33のn型の電荷量は、第1低抵抗領域Rのp型の電荷量よりも多くなるように構成されることが望ましい。
絶縁膜21は、上部障壁層15上の全面を覆う状態で設けられている。この絶縁膜21は、上部障壁層15を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より上部障壁層15の表面を保護する機能を持つ材料が用いられる。このような絶縁膜21は、例えば厚さが200nmの窒化シリコン(Si3N4)により構成されている。
ソース電極23sおよびドレイン電極23dは、平面視的にゲート電極25(第2低抵抗領域15g)を挟むように設けられている。これらのソース電極23sおよびドレイン電極23dは、それぞれがソース開口21sおよびドレイン開口21dを介してキャップ層33にオーミック接合されている。このようなソース電極23sおよびドレイン電極23dは、上部障壁層15の側から順に、金−ゲルマニウム(AuGe)、ニッケル(Ni)、および金(Au)を順次積層し、下地の化合物半導体層を合金化したものにより構成されている。ソース電極23sおよびドレイン電極23dの各膜厚は、例えばそれぞれ1000nmである。
ゲート電極25は、第2低抵抗領域15gの上部に設けられている。ここでは、ゲート電極25は、ゲート開口21gを埋め込む状態で設けられ、ゲート開口21gの底部の全域において第2低抵抗領域15gと接している。このようなゲート電極25は、基板11側からチタン(Ti)、白金(Pt)および金(Au)を順次積層した構成となっている。
図3は、上記構成の半導体装置1Aのゲート電極25下方におけるエネルギーバンド構成図であり、ゲート電圧Vgを印加していない接合状態のものである。尚、このエネルギーバンド構成図は、下部障壁層13をAl0.2Ga0.8As混晶により、チャネル層14をIn0.2Ga0.8As混晶により、上部障壁層15をAl0.2Ga0.8As混晶により構成した場合について表している。
次に、上記構成の半導体装置1Aの動作を、図3と共に、図4および図5のエネルギーバンド構成図、および図6の半導体装置1Aの模式図を用いて説明する。ここでは、半導体装置1Aが、しきい値電圧−0.5V程度の浅いデプレッション型のトランジスタである場合を想定して説明する。
次に、上述した構成の半導体装置1Aの製造方法の一例を、図7A〜図7Dの断面工程図に基づいて説明する。
以上説明した半導体装置1Aは、n型のチャネル層14に隣接する上部障壁層15の表面側にp型の第2低抵抗領域15gを設け、この上部にゲート電極25を設けたJPHEMT構造である。そして特に、第2低抵抗領域15gの両側に、第2低抵抗領域15gよりもp型の電荷量が少ない第1低抵抗領域Rが延設されている。
(第1低抵抗領域Rの上部に高抵抗領域を設けた例)
図9は、第2実施形態の半導体装置(半導体装置1B)の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第2実施形態の半導体装置の構成を説明する。
本実施の形態の半導体装置1Bが、上記第1実施形態の半導体装置1Aと異なるところは、p型の第1低抵抗領域Rの上に、高抵抗領域16が形成されているところにある。他の構成は第1実施形態と同様である。
以上のような構成を有する半導体装置1Bは、上記第1実施形態の半導体装置1Aと同様に動作する。またこの半導体装置1Bの製造は、上記第1実施形態の半導体装置1Aの製造手順において、p型の第1低抵抗領域Rの上に、高抵抗領域16を構成する層をあらかじめ成膜しておけばよい。
以上説明した構成の半導体装置1Bは、JPHEMT構造において、第2低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第1低抵抗領域Rを延設し、かつキャップ層33を設けた構成であるため、上記第1実施形態と同様の効果を得ることができる。これに加えて、第1低抵抗領域Rの上に高抵抗領域16が形成されているため、第1低抵抗領域Rが界面トラップの影響を受け難くなり、オフ動作時において第1低抵抗領域Rとチャネル層14との間の空乏層を制御し易くなる。これにより、図6に示したような、オフ動作時におけるn型領域Snおよびp型領域Spの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
(第2低抵抗領域15gの一方側にのみキャップ層33を設けた例)
図10は、第3実施形態の半導体装置(半導体装置1C)の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第3実施形態の半導体装置の構成を説明する。
本実施の形態の半導体装置1Cが、上記第1実施形態の半導体装置1Aと異なるところは、キャップ層33が第2低抵抗領域15gの一方側にのみ設けられているところにある。他の構成は、上記第1実施形態と同様である。
以上のような構成を有する半導体装置1Cは、上記第1実施形態の半導体装置1Aと同様に動作する。また、この半導体装置1Cは、例えば次のようにして製造することができる。
以上説明した構成の半導体装置1Cは、JPHEMT構造において、第2低抵抗領域15gの一方の側に、これよりもp型の電荷量が少ない第1低抵抗領域Rを延設し、かつキャップ層33を設けた構成である。このため、上記第1実施形態と比較して効果は低いものの、オフ容量Coffを低減させる効果を得ることができ、またこれによるオン抵抗Ronの低減を図ることが可能である。よって、上記第1実施形態と略同等の効果を得ることができる。
(ゲート開口時に第1低抵抗領域Rを除去する例)
図12は、第4実施形態の半導体装置(半導体装置1D)の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第4実施形態の半導体装置の構成を説明する。
本実施形態の半導体装置1Dが、上記第1実施形態の半導体装置1Aと異なるところは、ゲート開口を行う(絶縁膜21にゲート開口21gを形成する)際に、第1低抵抗領域Rが除去されるところにある。他の構成は、上記第1実施形態と同様である。
以上のような構成を有する半導体装置1Dは、上記第1実施形態の半導体装置1Aと同様に動作する。また、この半導体装置1Dは、例えば次のようにして製造することができる。
上記第1実施形態の半導体装置1Aにおいては、ゲート開口21gからの不純物拡散により、第1低抵抗領域Rから高抵抗領域15b’に達するp型の第2低抵抗領域15gを形成していた。そのため、拡散速度を制御するために、第1低抵抗領域Rと高抵抗領域15b’は同一の材料であることが好ましく、また材料としてはAlGaAs混晶が好ましい。一方で、半導体装置1Dでは、第2低抵抗領域15gを形成する際、膜厚方向においては高抵抗領域15b’に対してのみ不純物拡散を行うこととなる。このため、第1低抵抗領域Rの材料を、第2低抵抗領域15gの拡散工程(高抵抗領域15b’の材料)にとらわれずに自由に選択することが可能となる。例えば、第1低抵抗領域Rと絶縁膜21との間の界面特性に優れる材料を選択することにより、第1低抵抗領域Rが界面トラップの影響を受け難くなり、オフ動作時において第1低抵抗領域Rとチャネル層14との間の空乏層を制御し易くなる。これにより、図6に示したような、オフ動作時におけるn型領域Snおよびp型領域Spの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
(第2低抵抗領域15gを形成しないPHEMTの例)
図14は、第5実施形態の半導体装置(半導体装置1E)の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第5実施形態の半導体装置の構成を説明する。
本実施形態の半導体装置1Eが、上記第1実施形態の半導体装置1Aと異なるところは、ゲート開口を行う際に第1低抵抗領域Rが除去されているところと、p型の第2低抵抗領域15gが形成されていないところにある。他の構成は、上記第1実施形態と同様である。
次に、半導体装置1Eの動作を、図15、図16および図17のエネルギーバンド構成図と、図18の半導体装置1Eの模式図とを用いて説明する。ここでは、半導体装置1Eが、しきい値電圧−0.5V程度の浅いデプレッション型のトランジスタである場合についての動作として説明する。
この半導体装置1Eは、上記第1実施形態の半導体装置1Aの製造手順において、ゲート開口21gを形成する際のエッチング量を増やすと共に、第2低抵抗領域15gを形成する工程を省くことにより、製造することができる。
第1実施形態の半導体装置1Aにおいては、ゲート開口21gからの不純物拡散により、第1低抵抗領域Rから高抵抗領域15b’に達するp型の第2低抵抗領域15gを形成していた。そのため、拡散速度を制御するために、第1低抵抗領域Rと高抵抗領域15b’は同一の材料であることが好ましく、また材料としてはAlGaAs混晶が好ましい。一方で、半導体装置1Eでは、第2低抵抗領域15gを形成しない(不純物拡散を行わない)ことから、第1低抵抗領域Rの材料は拡散工程にとらわれずに選択することができる。例えば、第1低抵抗領域Rと絶縁膜21との間の界面特性に優れる材料を選択することにより、界面トラップによるデバイス特性への影響を低減させることが可能となる。また、不純物拡散の工程を導入することが困難とされている、GaN系材料などにも容易に適用することが可能となる。GaN系材料を用いる場合の構成例については、後述する。
(マルチゲート構造の例)
図19は、第6実施形態の半導体装置(半導体装置2)の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第6実施形態の半導体装置の構成を説明する。
本実施形態の半導体装置2が、上記第1実施形態の半導体装置1Aと異なるところは、ソース電極23sおよびドレイン電極23dの間に2つのゲート電極25を設けた、いわゆるマルチゲート構造(デュアルゲート構造)を有しているところにある。他の構成は、上記第1実施形態と同様である。なお、以下の図面および説明では、ソース電極23sおよびドレイン電極23dの間に2つのゲート電極25が設けられている場合について説明するが、所望の耐電力性を得るため、ゲート電極25の数を3つ以上とすることも可能である。
以上のような構成を有する半導体装置2は、上記第1実施形態の半導体装置1Aと同様に動作する。すなわち、ゲート電極25にオフ電圧(−2V)より低い電圧(Vg<−2V)を印加すると、図21に模式的に示したように、チャネル層14において、p型の第2低抵抗領域15gの直下にキャリア欠乏領域Aが形成され、キャリア数がさらに減少して空乏化する。具体的には、ソース電極23s側およびドレイン電極23d側の領域では、n型領域Sn1が後退し、キャリア欠乏領域Aがキャップ層33の端部E33の直下付近まで拡がる。2つのゲート電極25間のn型領域Sn2とp型領域Spとの距離d2は、第2低抵抗領域Rの不純物濃度とチャネル内の電子濃度との関係により決まる。これにより、ドレイン電流Idがほとんど流れなくなる。
以上説明した構成の半導体装置2は、JPHEMT構造において、第2低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第1低抵抗領域Rを延設し、かつキャップ層33を設けた構成であるため、上記第1実施形態と同等の効果を得ることができる。また、ソース電極23sおよびドレイン電極23dの間に2つのゲート電極25を持つマルチゲート構造を採用することで、上記第1実施形態の半導体装置1Aを複数、直列に接続する場合と比べて、チップサイズを縮小することが可能となる。
以上説明した第1実施形態ないし第6実施形態においては、基板11の上部に形成される化合物半導体を用いた積層体10は、各層間において格子整合しているとした。しかしながら、本技術は、このような構成に限定されることはなく、基板11の上部に形成される化合物半導体を用いた積層体10は、シュードモルフィック技術により成長させた化合物半導体層や、メタモルフィック技術により成長させた格子定数の異なる化合物半導体層を用いてもよい。例えば、GaAsで構成された基板11上に、GaAsと格子定数の異なる化合物半導体をメタモルフィック成長させてチャネル層14としてもよい。
また、上記第1実施形態ないし第6実施形態では、上部障壁層15内にチャネル層14と逆導電型の第2低抵抗領域15gを設けた、いわゆるJPHEMT構造の半導体装置1A〜1E,2について説明したが、第1低抵抗領域Rのバンドを変調することができれば、他の構成を取ってもよい。例えば、本技術は、そのようなJPHEMT構造に限らず、チャネルを不純物層としたJFET(Junction FET)や、上部障壁層とゲート電極との間に絶縁膜を形成したMISJPHEMT(Metal-Insulator-Semiconductor JPHEMT)など、他の構造を有する半導体装置への適用も可能である。
上記第6実施形態の半導体装置2では、折り返し部分25Aのデバイスパラメータ(Lgs,Lgd,Lgg)は、直線部分25Bのデバイスパラメータと同じであってもよいし、異なっていてもよい。デバイスパラメータ(Lgs,Lgd,Lgg)が同じ場合の折り返し部分25Aの拡大図を図24に、異なる場合の折り返し部分25Aの拡大図を図25に、それぞれ示す。図25に示すように、折り返し部分25AのデバイスパラメータLgsA,LgdA,LggAは、直線部分25BのデバイスパラメータLgsB,LgdB,LggBよりも広くすることも可能である。折り返し部分25Aはオン抵抗Ronへの影響は小さいもののオフ容量Coffへは影響する。したがって、折り返し部分25AのデバイスパラメータLgsA,LgdA,LggAを、直線部分25BのデバイスパラメータLgsB,LgdB,LggBよりも広くすることにより、オフ容量Coffを低減することが可能となり、オン抵抗Ronおよびオフ容量Coffを低減することが可能となる。なお、図24および図25では、ソース電極23sとドレイン電極23dとの間に3つのゲート電極25が設けられている場合を表している。
以上説明した第1実施形態ないし第6実施形態および変形例1ないし3においては、GaAs基板やInP基板上に、InGaAsをチャネル層14として有するFETを形成するとした。しかしながら、本技術はこのような構成に限定されることはなく、異なる材料系を用いたデバイスにも適用可能である。例えば、基板11をGaN、シリコン、サファイアとして、その上にGaNまたはAlGaNからなる二次元電子ガス層をチャネル層14として用いても良い。
(アンテナスイッチ回路、無線通信装置)
以上のような各実施形態および変形例において説明した半導体装置は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がUHF(ultra high frequency)帯以上のもので効果が特に発揮される。
(1)
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第1低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第1低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を備え、
前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記キャップ層は、前記第1導電型の不純物を含み、
前記キャップ層の前記第1導電型の電荷量は、前記第1低抵抗領域の前記第2導電型の電荷量よりも多い
半導体装置。
(2)
前記積層体は、前記ゲート電極に対向して、かつ前記第1低抵抗領域と連続して設けられた第2低抵抗領域を更に含む
上記(1)に記載の半導体装置。
(3)
前記積層体の上面側において、平面視的に、前記ゲート電極を挟むように前記ソース電極と前記ドレイン電極とが設けられ、
前記第1低抵抗領域は、前記第2低抵抗領域の端部から前記ソース電極および前記ドレイン電極のうちの少なくとも一方に対向する領域まで延設されている
上記(2)に記載の半導体装置。
(4)
前記第2低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記第1低抵抗領域は、前記第2低抵抗領域よりも前記第2導電型の電荷量が少ない
上記(2)または(3)に記載の半導体装置。
(5)
前記第1低抵抗領域は、前記第2低抵抗領域よりも前記第2導電型の不純物濃度が低い
上記(4)に記載の半導体装置。
(6)
前記第1低抵抗領域の厚みは、前記第2低抵抗領域の厚みよりも薄い
上記(4)に記載の半導体装置。
(7)
前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で
構成されている
上記(1)〜(6)のいずれかに記載の半導体装置。
(8)
前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
上記(7)に記載の半導体装置。
(9)
前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記障壁層は、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成された
上記(8)に記載の半導体装置。
(10)
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に2つ以上設けられている
上記(1)〜(9)のいずれかに記載の半導体装置。
(11)
前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせられた平面形状を有し、
前記2つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
上記(10)記載の半導体装置。
(12)
前記積層体において、前記第1低抵抗領域の上に、高抵抗領域が設けられている
上記(1)〜(11)のいずれかに記載の半導体装置。
(13)
前記ゲート電極に電圧を印加したオフ状態において、前記第1低抵抗領域の直下における前記チャネル層内のキャリアと、前記第1低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
上記(1)〜(12)のいずれかに記載の半導体装置。
(14)
前記チャネル層は、GaAsで構成された基板上に設けられた
上記(1)〜(13)のいずれかに記載の半導体装置。
(15)
前記チャネル層は、GaNで構成された基板上に設けられた
上記(1)〜(13)のいずれかに記載の半導体装置。
(16)
送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第1低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第1低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有し、
前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記キャップ層は、前記第1導電型の不純物を含み、
前記キャップ層の前記第1導電型の電荷量は、前記第1低抵抗領域の前記第2導電型の電荷量よりも多い
アンテナスイッチ回路。
(17)
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、マルチゲート構造を有する
上記(16)に記載のアンテナスイッチ回路。
(18)
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
上記(16)または(17)に記載のアンテナスイッチ回路。
(19)
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第1低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第1低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有し、
前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記キャップ層は、前記第1導電型の不純物を含み、
前記キャップ層の前記第1導電型の電荷量は、前記第1低抵抗領域の前記第2導電型の電荷量よりも多い
無線通信装置。
Claims (19)
- 化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第1低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第1低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を備え、
前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記キャップ層は、前記第1導電型の不純物を含み、
前記キャップ層の前記第1導電型の電荷量は、前記第1低抵抗領域の前記第2導電型の電荷量よりも多い
半導体装置。 - 前記積層体は、前記ゲート電極に対向して、かつ前記第1低抵抗領域と連続して設けられた第2低抵抗領域を更に含む
請求項1に記載の半導体装置。 - 前記積層体の上面側において、平面視的に、前記ゲート電極を挟むように前記ソース電極と前記ドレイン電極とが設けられ、
前記第1低抵抗領域は、前記第2低抵抗領域の端部から前記ソース電極および前記ドレイン電極のうちの少なくとも一方に対向する領域まで延設されている
請求項2に記載の半導体装置。 - 前記第2低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記第1低抵抗領域は、前記第2低抵抗領域よりも前記第2導電型の電荷量が少ない
請求項2に記載の半導体装置。 - 前記第1低抵抗領域は、前記第2低抵抗領域よりも前記第2導電型の不純物濃度が低い
請求項4に記載の半導体装置。 - 前記第1低抵抗領域の厚みは、前記第2低抵抗領域の厚みよりも薄い
請求項4に記載の半導体装置。 - 前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項1に記載の半導体装置。 - 前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項7に記載の半導体装置。 - 前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記上部の障壁層は、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成された
請求項8に記載の半導体装置。 - 前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に2つ以上設けられている
請求項1に記載の半導体装置。 - 前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせられた平面形状を有し、
前記2つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
請求項10記載の半導体装置。 - 前記積層体において、前記第1低抵抗領域の上に、高抵抗領域が設けられている
請求項1に記載の半導体装置。 - 前記ゲート電極に電圧を印加したオフ状態において、前記第1低抵抗領域の直下における前記チャネル層内のキャリアと、前記第1低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
請求項1に記載の半導体装置。 - 前記チャネル層は、GaAsで構成された基板上に設けられた
請求項1に記載の半導体装置。 - 前記チャネル層は、GaNで構成された基板上に設けられた
請求項1に記載の半導体装置。 - 送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第1低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第1低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有し、
前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記キャップ層は、前記第1導電型の不純物を含み、
前記キャップ層の前記第1導電型の電荷量は、前記第1低抵抗領域の前記第2導電型の電荷量よりも多い
アンテナスイッチ回路。 - 前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、マルチゲート構造を有する
請求項16に記載のアンテナスイッチ回路。 - 前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
請求項16に記載のアンテナスイッチ回路。 - アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第1低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第1低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有し、
前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含み、
前記キャップ層は、前記第1導電型の不純物を含み、
前記キャップ層の前記第1導電型の電荷量は、前記第1低抵抗領域の前記第2導電型の電荷量よりも多い
無線通信装置。
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