JP2014239201A5 - - Google Patents
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Description
以下、本技術の実施の形態を、図面に基づいて次に示す順に説明する。
1.第1実施形態(第1低抵抗領域の両側に第2低抵抗領域を設けた例)
2.第2実施形態(第2低抵抗領域が全面に設けられた例)
3.第3実施形態(ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
4.第4実施形態(第2低抵抗領域の上部に高抵抗領域を設けた例)
5.第5実施形態(不純物拡散による第2低抵抗領域を設けた例)
6.第6実施形態(上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
7.第7実施形態(第1低抵抗領域の一方側のみに第2低抵抗領域を設けた例)
8.第8実施形態(ソース領域およびドレイン領域を設けた例)
9.第9実施形態(第1実施形態においてマルチゲート構造を用いた例;第1低抵抗領域の両側に第2低抵抗領域を設けた例)
10.第10実施形態(第2実施形態においてマルチゲート構造を用いた例;第2低抵抗領域が全面に設けられた例)
11.第11実施形態(第3実施形態においてマルチゲート構造を用いた例;ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
12.第12実施形態(第4実施形態においてマルチゲート構造を用いた例;第2低抵抗領域の上部に高抵抗領域を設けた例)
13.第13実施形態(第5実施形態においてマルチゲート構造を用いた例;不純物拡散による第2低抵抗領域を設けた例)
14.第14実施形態(第6実施形態においてマルチゲート構造を用いた例;上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
15.第15実施形態(マルチゲート構造を用いた例;ソース電極およびドレイン電極を第2低抵抗領域上に設けた例)
16.第16実施形態(第8実施形態においてマルチゲート構造を用いた例;ソース領域およびドレイン領域を設けた例)
17.変形例1(基板上部の各層が各層間において格子整合していない例)
18.変形例2(JFET、MISJPHEMT)
19.変形例3(折り返し部分と直線部分とでデバイスパラメータを異ならせた例)
20.適用例(アンテナスイッチ回路、無線通信装置)
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
1.第1実施形態(第1低抵抗領域の両側に第2低抵抗領域を設けた例)
2.第2実施形態(第2低抵抗領域が全面に設けられた例)
3.第3実施形態(ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
4.第4実施形態(第2低抵抗領域の上部に高抵抗領域を設けた例)
5.第5実施形態(不純物拡散による第2低抵抗領域を設けた例)
6.第6実施形態(上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
7.第7実施形態(第1低抵抗領域の一方側のみに第2低抵抗領域を設けた例)
8.第8実施形態(ソース領域およびドレイン領域を設けた例)
9.第9実施形態(第1実施形態においてマルチゲート構造を用いた例;第1低抵抗領域の両側に第2低抵抗領域を設けた例)
10.第10実施形態(第2実施形態においてマルチゲート構造を用いた例;第2低抵抗領域が全面に設けられた例)
11.第11実施形態(第3実施形態においてマルチゲート構造を用いた例;ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
12.第12実施形態(第4実施形態においてマルチゲート構造を用いた例;第2低抵抗領域の上部に高抵抗領域を設けた例)
13.第13実施形態(第5実施形態においてマルチゲート構造を用いた例;不純物拡散による第2低抵抗領域を設けた例)
14.第14実施形態(第6実施形態においてマルチゲート構造を用いた例;上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
15.第15実施形態(マルチゲート構造を用いた例;ソース電極およびドレイン電極を第2低抵抗領域上に設けた例)
16.第16実施形態(第8実施形態においてマルチゲート構造を用いた例;ソース領域およびドレイン領域を設けた例)
17.変形例1(基板上部の各層が各層間において格子整合していない例)
18.変形例2(JFET、MISJPHEMT)
19.変形例3(折り返し部分と直線部分とでデバイスパラメータを異ならせた例)
20.適用例(アンテナスイッチ回路、無線通信装置)
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
以上のような化合物半導体材料からなる各層の積層体上には、絶縁膜21が設けられている。この絶縁膜21には、ソース開口21s/ドレイン開口21d、およびこれらの間のゲート開口21gが設けられている。このような絶縁膜21上には、ソース開口21sおよびドレイン開口21dを介して上部障壁層15に接続されたソース電極23s/ドレイン電極23dが設けられている。また絶縁膜21上には、ゲート開口21gを介して上部障壁層15の第1低抵抗領域15gに接続されたゲート電極25が設けられている。
尚、チャネル層14がInGaAs混晶で構成されている場合、上部障壁層15はAlGaAs混晶に限定されず、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成されていてもよい。これにより、InGaAs混晶で構成されたチャネル層14におけるInの組成比を大きくでき、チャネル層14においてのキャリアの移動度を高めることができる。
ここで、基板11上に形成された上部障壁層15までの積層体10は、断面図での図示を省略した素子分離で分離されている。図2の上面図に示すように、この素子分離によって、基板11の上部は島状のアクティブ領域aに分離されており、このアクティブ領域aの中央を横断するように、上部障壁層15の表面層をパターニングした部分R1が設けられている。そして、第2低抵抗領域Rは、このパターニングした部分R1におけるアクティブ領域aに設けられている。
図3に示すように、本第1実施形態の半導体装置1-1は、バンドギャップの狭いチャネル層14を、これよりもバンドギャップが広くコンダクションバンドエネルギーEcが高い下部障壁層13と上部障壁層15とで挟んだ構成である。このため、チャネル層14は、下部障壁層13および上部障壁層15のキャリア供給領域13a,15aからキャリアとして電子が供給された場合に、この電子が蓄積される二次元電子ガス層となる。
ここで、ゲート電極25にオフ動作時のゲート電圧(Vg=−2V)程度を印加し、オフ動作の状態とする。なお、低抵抗領域の条件によって電圧は変わり、少なくともオフ電圧(−2V)より低い電圧(Vg<−2V)を印加するようにしてもよい。この場合、図6の断面図に示すように、p型の第1低抵抗領域15gの直下に該当するチャネル層14のキャリア欠乏領域Aは、キャリア数がさらに減少して空乏化し、さらに第2低抵抗領域Rの直下に該当するチャネル層14まで広がる。これにより、ドレイン電流Idがほとんど流れなくなる。このときのエネルギーバンド構成は図4のようであり、チャネル層14内におけるコンダクションバンドエネルギーEcは、フェルミ準位Efよりも完全に高くなる。
すなわち、図3に示したように、この半導体装置2-1は、バンドギャップの狭いチャネル層14を、これよりもバンドギャップが広くコンダクションバンドエネルギーEcが高い下部障壁層13と上部障壁層15とで挟んだ構成である。このため、チャネル層14は、下部障壁層13および上部障壁層15のキャリア供給領域13a,15aからキャリアとして電子が供給された場合に、この電子が蓄積される二次元電子ガス層となる。
ここで、ゲート電極25にオフ動作時のゲート電圧(Vg=−2V)程度を印加し、オフ動作の状態とする。なお、低抵抗領域の条件によって電圧は変わり、少なくともオフ電圧(−2V)より低い電圧(Vg<−2V)を印加するようにしてもよい。この場合、図25の断面図に示すように、p型の第1低抵抗領域15gの直下に該当するチャネル層14のキャリア欠乏領域Aは、キャリア数がさらに減少して空乏化し、さらに第2低抵抗領域Rの直下に該当するチャネル層14まで広がる。これにより、ドレイン電流Idがほとんど流れなくなる。このときのエネルギーバンド構成は図4のようであり、チャネル層14内におけるコンダクションバンドエネルギーEcは、フェルミ準位Efよりも完全に高くなる。
<第9実施形態の半導体装置の製造方法>
次に、上述した構成の半導体装置2-1の製造方法の一例を、図26ないし図29の断面工程図に基づいて説明する。
次に、上述した構成の半導体装置2-1の製造方法の一例を、図26ないし図29の断面工程図に基づいて説明する。
図34は、参照例1の半導体装置2-1Rに関して、デバイスパラメータを変えたときのオン抵抗Ronの計算結果を示したものである。第9実施形態の半導体装置2-1と参照例1の半導体装置2-1Rとでオン抵抗Ronは同程度であると仮定する。図35には、第1実施形態の半導体装置2-1に関して、図36には、第2低抵抗領域Rを設けていない参照例1の半導体装置2-1Rに関して、デバイスパラメータを変えたときのRon*Coffの計算結果を示す。参照例1の半導体装置2-1Rは、デバイスパラメータに対してRon*Coffが大きく変動しているものの、本実施形態の半導体装置2-1は変動が小さい。すなわち、デバイス形成の際のデバイスパラメータばらつきに対して、本実施形態の半導体装置2-1は影響が小さいと言える。
受信時、すなわち、アンテナANTで受信した信号を無線通信装置4-1の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路3および高周波集積回路RFICを介してベースバンド部BBに入力される。ベースバンド部BBで処理された信号は、音声出力部MICと、データ出力部DTと、インタフェース部I/Fなどの出力部から出力される。
Claims (20)
- 化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられた第2低抵抗領域と
を有する半導体装置。 - 前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含有し、
前記第2低抵抗領域は、前記第1低抵抗領域よりも前記第2導電型の単位長さあたりの電荷量が少ない
請求項1記載の半導体装置。 - 前記第2低抵抗領域は、前記第1低抵抗領域よりも前記第2導電型の不純物濃度が低い
請求項2記載の半導体装置。 - 前記第2低抵抗領域の厚みは、前記第1低抵抗領域の厚みよりも薄い
請求項2または3記載の半導体装置。 - 更に、前記積層体の上面側に、ソース電極およびドレイン電極を備え、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に二つ以上設けられている
請求項1ないし4のいずれか1項に記載の半導体装置。 - 前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせた平面形状を有し、
前記二つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
請求項5記載の半導体装置。 - 前記二つ以上のゲート電極は、前記ソース電極および前記ドレイン電極の複数の櫛歯部分の先端に沿った折り返し部分を有し、
前記折り返し部分は、曲線を含む平面形状を有する
請求項6記載の半導体装置。 - 前記第2低抵抗領域は、前記二つ以上のゲート電極の間において連続して設けられている
請求項5ないし7のいずれか1項に記載の半導体装置。 - 前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項1ないし8のいずれか1項に記載の半導体装置。 - 前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項9記載の半導体装置。 - 前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記障壁層は、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成された
請求項9または10記載の半導体装置。 - 前記第2低抵抗領域は、前記積層体の上面のうち前記第1低抵抗領域を除く領域の全体に設けられている
請求項1ないし11のいずれか1項に記載の半導体装置。 - 前記第2低抵抗領域の上に、高抵抗層を更に備えた
請求項1ないし12のいずれか1項に記載の半導体装置。 - 前記ゲート電極に電圧を印加したオフ状態において、前記第2低抵抗領域の直下における前記チャネル層内のキャリアと、前記第2低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
請求項1ないし13のいずれか1項に記載の半導体装置。 - 前記チャネル層は、GaAsで構成された基板上に設けられた
請求項1ないし14のいずれか1項に記載の半導体装置。 - 前記チャネル層は、前記基板上にGaAsと格子定数の異なる化合物半導体をメタモルフィック成長させてなる
請求項15記載の半導体装置。 - 送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられた第2低抵抗領域と
を有するアンテナスイッチ回路。 - 前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、マルチゲート構造を有する
請求項17記載のアンテナスイッチ回路。 - 前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
請求項17または18記載のアンテナスイッチ回路。 - アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられた第2低抵抗領域と
を有する無線通信装置。
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