JP2006054401A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】 HEMT構造を有する半導体装置において、ゲート電極のTurn-On電圧VFの低下を回避ないし抑制と、ゲート電極の閾値電圧Vthの面内均一性の向上が図られた半導体装置を提供する。
【解決手段】 積層半導体層からなる高電子移動度トランジスタ(HEMT)構造を有する半導体装置1において、積層半導体層の例えば最上層に少なくともバリア層9に比してバンドギャップが小とされたスモールバンドギャップ層10を形成し、このスモールバンドギャップ層10がゲート電極11とソース電極12及びドレイン電極13とのいずれか一方のみに電気的に連結された構成とする。また、スモールバンドギャップ層10を、耐酸化性を有する材料例えばGaAsまたはInGaAsによって構成する。
【選択図】 図1

Description

本発明は、積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ(HEMT)構造を有する半導体装置、及び半導体装置の製造方法に関する。
高電子移動度トランジスタ(HEMT;High Electron Mobility Transistor)構造を有する半導体装置は、例えば携帯電話のパワーアンプなどの電子装置に用いられる半導体装置として広く用いられている。
図20は、高電子移動度トランジスタ構造を有する従来の半導体装置の構成を示す概略断面図である。
従来の半導体装置101は、例えばSiもしくはGaAsよりなる基板2上に、例えばAlGaAs(0≦X≦1)よりなるバッファ層103と、AlGaAsよりなる第1のスペーサー層105と、例えばInGaAsよりなるチャネル層106と、例えばAlGaAsよりなる第2のスペーサー層107と、第1導電型例えばn型のAlGaAsによるキャリア供給層108と、例えば第1導電型のAlGaAsよりなるバリア層109とからなる積層半導体層を有する。
バリア層109内には、例えば不純物拡散によって第2導電型例えばp型とされた拡散領域115が形成され、この拡散領域115に接して積層半導体層上にゲート電極111が形成され、ゲート電極111の周囲に形成された絶縁層114を介して、ソース電極112とドレイン電極113とが、拡散領域115を挟んで対向形成されて半導体装置101が構成される。
ここで、チャネル層106を構成するInGaAsの格子定数は他の層を構成する例えばGaAsやAlGaAsの格子定数とは異なることから、極端に厚くなると転移線すなわち亀裂が生じて導電性に支障を来たすことから、転移線が発生しない限界厚さまでInGaAs層を厚く形成することが求められる。この格子定数の異なる層を限界厚さ以内で形成したひずみ系のHEMT構造は(P)HEMT(pseudomorphic HEMT)といわれる。
また、上述の従来の半導体装置101ではバリア層109内に第2導電型の拡散領域が形成されていることから、p−n接合(junction)によってソース電極112からゲート電極111への電流流入が抑制される。(P)HEMTの中でも、このようにゲート電極からの電流流入を抑制が図られた接合構造を有するHEMT構造はJ(P)HEMTといわれる。
これらの半導体装置においては、ゲート電極111にRF(Radio Frequency)信号が入力されることから、[数1]に示すように、半導体装置が導電状態とされるターンオン(Turn-On)電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineが、半導体装置の性能を示す重要な指標となる。
特に、ゲート電極とソース電極間に電圧を加えることによってドレイン電極に電流が流れる構成によるHEMT構造、所謂Enhancement-mode HEMT構造は、ゲート電極とソース電極に印加される電圧の極性が同一であるために単一電源による制御が可能で消費電力も小さいことから集積回路型の電子装置に用いられるが、このEnhancement-mode HEMT構造では、上述のTurn-On電圧VF及び閾値電圧Vthは特に重要とされている。
(数1) Vmargine=VF−Vth
図21A及び図21Bは、 この従来の半導体装置における、ゲート電極111を有するゲート部とソース電極112を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。
この従来の構造におけるように、チャネル層106の上に形成される層のバンドギャップが大きい場合、図21Aに示すように、バリア層109から第2のスペーサー層107までは矢印aで図示されるビルトインポテンシャルが存在することから、矢印bで図示されるバンドギャップの小さいチャネル層106においてのみ電流が発生し、なおかつビルトインポテンシャルによってゲート電極111への垂直方向の電流の流入は抑制される。
また、この場合、図21Bに示すように、不純物の拡散領域115とバリア層109との間には大きな障壁が形成されていることから、拡散領域115の水平方向について電流は発生しないと考えられる。
図22は、チャネル層106の上に形成される半導体層のうち、不純物の拡散領域115が形成される層をスモールバンドギャップ層によって構成したHEMT構造を有する半導体装置の構成を示す概略断面図を示す。また、図23A及び図23Bは、図20に示した半導体装置における、ゲート電極111を有するゲート部とソース電極112を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。
図23Aに示すように、バリア層109から第2のスペーサー層107までは矢印aで図示されるビルトインポテンシャルが存在することから、スモールバンドギャップ層110におけるバンドギャップが小さくとも、チャネル層106において発生した電流の、ゲート電極111への垂直方向の流入は抑制されると考えられる。
しかし、チャネル層106の上に形成される層、特にゲート電極111に隣接する不純物の拡散領域115が形成される層のバンドギャップが小さい場合、図23Bに示すように、不純物の拡散領域115とバリア層109との間の障壁が小さく、不純物の拡散領域115の水平方向について電流すなわちフォワード電流が発生しやすくなる。このため、ゲート電極111に隣接する層を例えばGaAsによるスモールバンドギャップ層によって構成した場合には、上述のTurn-On電圧VFが低下してしまうと考えられる。
一般に、Turn-On電圧VFは、ゲート電圧の振幅マージンに影響することからより高いことが望ましいとされている。
したがって、(P)HEMTにおいては、チャネル層106の上に形成される層には、上述した構成におけるように、バンドギャップが大きくGaAsに格子整合するAlGaAsもしくはInGaPを用いることによって、VFの向上が図られてきた。
しかし、AlGaAsはAlが酸化されやすく、酸化膜形成の程度によってVthに個体差が生じるとか、不均一な酸化膜の形成によって例えば不純物の拡散領域115の形成における拡散深さが不均一となってVthの面内均一性が悪化するなどの問題が生じる。また、InGaPはPが外れやすいため、例えば不純物の拡散領域115の形成を高温で行うことができないという問題がある。
特に、閾値電圧Vthは、インピーダンス整合の上でRF特性に影響することから、製造上のVth変動要因は可能な限り低減されることが望ましい。
これに対し、不純物の拡散における加熱によって生じる内部応力を、他の半導体層とは熱膨張係数の異なる絶縁層の部分的除去することによって緩和し、Vthの面内均一性を向上させた半導体装置とその製造方法が提案されている(例えば特許文献1参照)。
特開2003-224139号公報
しかし、内部応力の緩和による閾値電圧Vthの面内均一性の向上には未だ改善の余地があり、例えば不純物の拡散領域の形成における高温処理においても酸化されない、例えばバンドギャップの小さな材料によって積層半導体層の最上層を構成することが望ましく、一方ではVFの低下は可能な限り回避することが望ましい。
また、VFの低下は上述した不純物の拡散による所謂拡散ゲート型のHEMT構造を有する半導体装置に限って問題視されるものではなく、例えばゲート電極と積層半導体層がショットキー接合される構成も含め、種々のHEMT構造を有する半導体装置においてその回避ないし抑制が求められている。
本発明は、これらのHEMT構造を有する半導体装置とその製造方法における上述の諸問題の解決を図るものである。
本発明による半導体装置は、積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ(HEMT)構造を有する半導体装置であって、上記積層半導体層が、少なくとも、第1導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有し、上記スモールバンドギャップ層が、上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方のみに電気的に連結されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記積層半導体層の、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層が、耐酸化性を有する材料よりなることを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層が、GaAsまたはInGaAsよりなることを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層内に第2導電型不純物による拡散領域が形成され、上記ゲート電極が、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層上に第2導電型の再成長半導体層が形成され、該再成長半導体層上に上記ゲート電極が形成され、上記ゲート電極が、上記再成長半導体層を介して上記スモールバンドギャップ層にオーミックに連結されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層が、上記ゲート電極と上記ソース電極及びドレイン電極とのいずれか一方にのみ、ショットキー連結されたことを特徴とする。
本発明による半導体装置の製造方法は、積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ(HEMT)構造を有する半導体装置の製造方法であって、基板上へのエピタキシャル成長によって、少なくとも、第1導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有する積層半導体層を形成する積層半導体層の形成工程と、上記ゲート電極と上記ソース電極及びドレイン電極とを形成する電極形成工程と、上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方と、上記スモールバンドギャップ層とを、電気的に遮断する遮断構造形成工程とを有することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記積層半導体層の形成工程において、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記スモールバンドギャップ層を、耐酸化性を有する材料によって形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記スモールバンドギャップ層を、GaAsまたはInGaAsによって形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記電極形成工程に先立って、上記スモールバンドギャップ層内に第2導電型不純物による拡散領域を形成し、上記電極形成工程において、上記ゲート電極を、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結して形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記電極形成工程に先立って、上記スモールバンドギャップ層上に第2導電型の再成長半導体層を形成し、上記電極形成工程において、上記ゲート電極を、上記ソース電極及び上記ドレイン電極に比して、上記再成長半導体層を介してオーミックに連結して形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記電極形成工程において、上記ゲート電極と上記ソース電極及び上記ドレイン電極のいずれか一方のみを、上記スモールバンドギャップ層に対してショットキー連結して形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記遮断構造形成工程において、上記スモールバンドギャップ層の一部に対する選択的エッチングを行うことを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記積層半導体層の形成工程において、上記スモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することを特徴とする。
本発明による半導体装置によれば、積層半導体層からなる高電子移動度トランジスタ(HEMT)構造を有する半導体装置において、積層半導体層の例えば最上層に形成されたスモールバンドギャップ層がゲート電極と、上記ソース電極及び上記ドレイン電極との、いずれか一方のみに電気的に連結されたことから、他方との電気的連結が遮断され、例えば不純物の拡散領域によってソース部からゲート部への電流流入が抑制された拡散ゲート型のHEMT構造を、ゲート部からソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極のTurn-On電圧VFの低下を回避ないし抑制することができる。
本発明によれば、このゲート電極のTurn−On電圧VFの低下を、拡散ゲート型のHEMT構造に限られず、例えば後述するような、ゲート電極とソース電極及びドレイン電極との一方に対してスモールバンドギャップ層が再成長半導体層を介してオーミックに連結された構成によるHEMT構造や、ゲート電極とソース電極及びドレイン電極との一方に対してスモールバンドギャップ層がショットキー連結された構成によるHEMT構造を有するなど、種々のHEMT構造を有する半導体装置において回避ないし抑制することが可能とされる。
また、本発明による半導体装置によれば、例えばスモールバンドギャップ層を耐酸化性を有する材料例えばGaAsまたはInGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。
したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化も可能とされるものである。
本発明による半導体装置の製造方法によれば、上述したVFの低下の回避ないし抑制とVthの面内均一性の向上が図られたHEMT構造を、例えば積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とにより、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成するなどの簡便かつ確実な方法によって形成することができる。
そしてこのように、例えば上述の遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、例えば上述の積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することにより、後述するようにソース電極及びドレイン電極をチャネル層により近い位置に形成することができるため、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、
更に、例えば上述の遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、例えば上述の積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することにより、ゲート電極とドレイン電極との間に高い抵抗が形成されてドレイン耐圧が向上することから、例えば本発明による半導体装置を用いて電子装置例えばパワーアンプを構成した場合にも、後述するように、歪み特性の劣化の抑制と負荷変動特性の劣化の抑制が図られるなど、本発明によれば、重要かつ多くの効果をもたらすことができるものである。
以下、図面を参照して本発明の実施の形態を説明するが、本発明は、この実施の形態に限られるものでない。
半導体装置の実施の形態例
図1は、本発明による半導体装置の、第1の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置1は、例えばSiもしくはGaAsよりなる基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsよりなるスモールバンドギャップ層10からなる積層半導体層を有する。
スモールバンドギャップ層10は、少なくともバリア層9に比してバンドギャップが小とされた材料によって構成することができる。
スモールバンドギャップ層10内には、不純物例えばZnの拡散によって第2導電型例えばp型とされた拡散領域15が形成され、この拡散領域15に接して積層半導体層上に例えばTi/Pt/AuまたはWSi/Auによるゲート電極11が形成され、ゲート電極11の周囲に形成された絶縁層14を介して、ソース電極12とドレイン電極13とが、拡散領域15を挟みかつバリア層9に接して、つまりゲート電極11に比して低い位置に対向形成されることにより半導体装置1が構成される。
スモールバンドギャップ層10は、拡散領域15を介してゲート電極11に電気的この例ではオーミックに連結されているが、ソース電極12及びドレイン電極13にはバリア層9を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、拡散ゲート型のHEMT構造を、ゲート電極11を有するゲート部からソース電極12を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極11のTurn-On電圧VFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化が図られる。
更に、ソース電極12及びドレイン電極13がゲート電極11に比してチャネル層6に近い位置に形成されることから、ソース電極12及びドレイン電極13と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極11とドレイン電極13との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図2は、本発明による半導体装置の、第2の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置1は、例えばSiもしくはGaAsよりなる基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsよりなるスモールバンドギャップ層10からなる積層半導体層を有する。
スモールバンドギャップ層10は、少なくともバリア層9に比してバンドギャップが小とされた材料によって構成することができる。
スモールバンドギャップ層10内には、不純物例えばZnの拡散によって第2導電型例えばp型とされた拡散領域15が形成され、この拡散領域15に接して積層半導体層上に例えばTi/Pt/AuまたはWSi/Auによるゲート電極11が形成され、ゲート電極11の周囲に形成された絶縁層14を介して、ソース電極12とドレイン電極13とが、拡散領域15を挟みかつバリア層9に接して、つまりゲート電極11に比して低い位置に対向形成されることにより半導体装置1が構成される。
この実施の形態例において、半導体装置1は、ソース電極12及びドレイン電極13が、バリア層9の直上すなわちゲート電極11に比して低い位置に形成され、同時にスモールバンドギャップ層10がチャネル層6に比して小とされて区画形成された構成を有する。
したがって、この実施の形態例においては、区画形成された領域とそれ以外の領域との間に生じる高低差によって、すなわち物理的段差によってフォワード電流の低減を図ることが可能とされる。
スモールバンドギャップ層10は、拡散領域15を介してゲート電極11に電気的この例ではオーミックに連結されているが、ソース電極12及びドレイン電極13にはバリア層9を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、拡散ゲート型のHEMT構造を、ゲート電極11を有するゲート部からソース電極12を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極11のTurn-On電圧VFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化が図られる。
更に、ソース電極12及びドレイン電極13がゲート電極11に比してチャネル層6に近い位置に形成されることから、ソース電極12及びドレイン電極13と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極11とドレイン電極13との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図3は、本発明による半導体装置の、第3の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置1は、例えばSiもしくはGaAsよりなる基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsよりなるスモールバンドギャップ層10からなる積層半導体層を有する。
スモールバンドギャップ層10は、少なくともバリア層9に比してバンドギャップが小とされた材料によって構成することができる。
そして、スモールバンドギャップ層10上に、第2導電型例えばp型のGaAsによる再成長半導体層16が形成され、この再成長半導体層16に接して積層半導体層上に例えばTi/Pt/AuまたはWSi/Auによるゲート電極11が形成され、ゲート電極11の周囲に形成された絶縁層14を介して、ソース電極12とドレイン電極13とが、拡散領域15を挟みかつバリア層9に接して、つまりゲート電極11に比して低い位置に対向形成されることにより半導体装置1が構成される。
スモールバンドギャップ層10は、再成長半導体層16を介してゲート電極11に電気的この例ではオーミックに連結されているが、ソース電極12及びドレイン電極13にはバリア層9を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、再成長型のHEMT構造を、ゲート電極11を有するゲート部からソース電極12を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極11のTurn-On電圧VFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化が図られる。
更に、ソース電極12及びドレイン電極13がゲート電極11に比してチャネル層6に近い位置に形成されることから、ソース電極12及びドレイン電極13と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極11とドレイン電極13との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図4は、本発明による半導体装置の、第4の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置1は、例えばSiもしくはGaAsよりなる基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsよりなるスモールバンドギャップ層10からなる積層半導体層を有する。
スモールバンドギャップ層10は、少なくともバリア層9に比してバンドギャップが小とされた材料によって構成することができる。
そして、スモールバンドギャップ層10上に、第2導電型例えばp型のGaAsによる再成長半導体層16が形成され、この再成長半導体層16に接して積層半導体層上に例えばTi/Pt/AuまたはWSi/Auによるゲート電極11が形成され、ゲート電極11の周囲に形成された絶縁層14を介して、ソース電極12とドレイン電極13とが、拡散領域15を挟みかつバリア層9に接して、つまりゲート電極11に比して低い位置に対向形成されることにより半導体装置1が構成される。
この実施の形態例において、半導体装置1は、ソース電極12及びドレイン電極13が、バリア層9の直上すなわちゲート電極11に比して低い位置に形成され、同時にスモールバンドギャップ層10がチャネル層6に比して小とされて区画形成された構成を有する。
したがって、この実施の形態例においては、区画形成された領域とそれ以外の領域との間に生じる高低差によって、すなわち物理的段差によってフォワード電流の低減を図ることが可能とされる。
スモールバンドギャップ層10は、再成長半導体層16を介してゲート電極11に電気的この例ではオーミックに連結されているが、ソース電極12及びドレイン電極13にはバリア層9を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、再成長型のHEMT構造を、ゲート電極11を有するゲート部からソース電極12を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極11のTurn-On電圧VFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化が図られる。
更に、ソース電極12及びドレイン電極13がゲート電極11に比してチャネル層6に近い位置に形成されることから、ソース電極12及びドレイン電極13と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極11とドレイン電極13との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図5は、本発明による半導体装置の、第5の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置1は、例えばSiもしくはGaAsよりなる基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsよりなるスモールバンドギャップ層10からなる積層半導体層を有する。
スモールバンドギャップ層10は、少なくともバリア層9に比してバンドギャップが小とされた材料によって構成することができる。
そして、スモールバンドギャップ層10上に、つまり積層半導体層上に例えばTi/Pt/AuまたはWSi/Auによるゲート電極11が形成され、ゲート電極11の周囲に形成された絶縁層14を介して、ソース電極12とドレイン電極13とが、拡散領域15を挟みかつバリア層9に接して、つまりゲート電極11に比して低い位置に対向形成されることにより、半導体装置1が構成される。
スモールバンドギャップ層10は、ゲート電極11にショットキー連結されているが、ソース電極12及びドレイン電極13にはバリア層9を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、ショットキー型のHEMT構造を、ゲート電極11を有するゲート部からソース電極12を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極11のTurn-On電圧VFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化が図られる。
更に、ソース電極12及びドレイン電極13がゲート電極11に比してチャネル層6に近い位置に形成されることから、ソース電極12及びドレイン電極13と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極11とドレイン電極13との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図6は、本発明による半導体装置の、第6の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置1は、例えばSiもしくはGaAsよりなる基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsよりなるスモールバンドギャップ層10からなる積層半導体層を有する。
スモールバンドギャップ層10は、少なくともバリア層9に比してバンドギャップが小とされた材料によって構成することができる。
そして、例えばTi/Pt/AuまたはWSi/Auによるゲート電極11の周囲に形成された絶縁層14を介して、ソース電極12とドレイン電極13とが、拡散領域15を挟みかつバリア層9に接して対向形成されることにより、半導体装置1が構成される。
この実施の形態例において、半導体装置1は、ソース電極12及びドレイン電極13が、バリア層9の直上すなわちゲート電極11に比して高い位置に形成され、同時にスモールバンドギャップ層10がチャネル層6に比して小とされて区画形成された構成を有する。
したがって、この実施の形態例においては、区画形成された領域とそれ以外の領域との間に生じる高低差によって、すなわち物理的段差によってフォワード電流の低減を図ることが可能とされる。
スモールバンドギャップ層10は、ソース電極12及びドレイン電極13にショットキー連結されているが、ゲート電極11にはバリア層9を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、ショットキー型のHEMT構造を、ゲート電極11を有するゲート部からソース電極12を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極11のTurn-On電圧VFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化が図られる。
また、この実施の形態例においては、ソース電極12及びドレイン電極13がゲート電極11に比してチャネル層6から離れた位置に形成されているが、本発明による半導体装置においては、必ずしもソース電極12及びドレイン電極13がゲート電極11に比して低い位置に形成されなくともよい。
半導体装置の製造方法の実施の形態例
図7及び図8は、本発明による半導体装置の製造方法の第1の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、図7Aに示すように、例えばSiもしくはGaAsよりなる基板2を用意し、この基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsなどのバンドギャップが小さい材料によるスモールバンドギャップ層10とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、この上に例えばSiNによる絶縁層14を例えばデポジットによって形成する。
次に、図7Bに示すように、最終的にゲート電極11が形成されるゲート部の絶縁層14を例えばRIE(Reactive Ion Etching)によって除去して開口を形成し、この開口を通じて、スモールバンドギャップ層10内に、不純物例えばZnの拡散によって第2導電型例えばp型とされた拡散領域15を、例えばバリア層9に至る深さにまで形成し、この拡散領域15上に、例えばTi/Pt/AuまたはWSi/Auによるゲート電極11を、例えばデポジットにより形成する。
その後、図8Aに示すように、最終的にソース電極12及びドレイン電極13(図示せず)が形成されるソース部及びドレイン部の絶縁層14を例えばRIEによって除去して開口を形成し、この開口を通じて、ウェットエッチングまたはドライエッチングによる等方性エッチングによって上述の絶縁層14の開口よりも幅広にスモールバンドギャップ層10をエッチング除去して遮断構造形成工程を行う。
なお、スモールバンドギャップ層10の除去は、最終的に絶縁層14の開口を通じて形成されるソース電極及びドレイン電極(図示せず)とエッチング後に残存して例えばゲート部を構成するスモールバンドギャップ層10とが物理的に接触せず、かつ電気的例えばオーミックに連結されない構成とされればよく、これに限られない。
スモールバンドギャップ層10の一部を等方性エッチングによって選択的に除去した後、図8Bに示すように、例えばレジスト(図示せず)の塗布と露光及び現像によって絶縁層14の開口以外を保護した状態で、絶縁層14の開口を通じて例えばリフトオフによってAuGe/Ni/Auによるソース電極12及びドレイン電極13の形成すなわち電極形成工程を行い、その後レジストを除去することにより、半導体装置1を製造する。
この実施の形態例では、スモールバンドギャップ層10を、拡散領域15を介してゲート電極11に電気的この例ではオーミックに連結するように形成したが、ソース電極12及びドレイン電極13とはバリア層9を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成したことにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Vthの面内均一性の向上が可能となる。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、VFの低下の回避ないし抑制とVthの面内均一性の向上が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うことによって形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図9及び図10は、本発明による半導体装置の製造方法の第2の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、例えばSiもしくはGaAsよりなる基板2を用意し、この基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsなどのバンドギャップが小さい材料によるスモールバンドギャップ層10とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行う。
続いて、図9Aに示すように、例えばレジスト(図示せず)の塗布と露光及び現像によってゲート電極11(図示せず)の形成部となるゲート部以外を保護した状態で、ウェットエッチングまたはドライエッチングによる等方性エッチングを行い、最終的にゲート電極11(図示せず)が形成されるゲート部にのみスモールバンドギャップ層10を残存させて形状を規定する遮断構造形成工程を行う。その後、図9Bに示すように、積層半導体層の上面すなわちスモールバンドギャップ層10とバリア層9とに渡って例えばSiNによる絶縁層14を例えばデポジットによって全面的に形成する。
次に、図10Aに示すように、最終的にゲート電極11が形成されるゲート部の絶縁層14を例えばRIE(Reactive Ion Etching)によって除去して開口を形成し、この開口を通じて、スモールバンドギャップ層10内に、不純物例えばZnの拡散によって第2導電型例えばp型とされた拡散領域15を、例えばバリア層9に至る深さにまで形成し、この拡散領域15上に、例えばTi/Pt/AuまたはWSi/Auによるゲート電極11を、例えばデポジットにより形成する。
その後、図10Bに示すように、最終的にソース電極12及びドレイン電極13(図示せず)が形成されるソース部及びドレイン部の絶縁層14を例えばRIEによって除去して開口を形成し、例えばこの開口この開口を通じて、例えばレジスト(図示せず)の塗布と露光及び現像によって絶縁層14の開口以外を保護した状態で、絶縁層14の開口を通じて例えばリフトオフによってAuGe/Ni/Auによるソース電極12及びドレイン電極13の形成すなわち電極形成工程を行い、その後レジストを除去することにより、本発明による半導体装置1を製造する。
この実施の形態例では、スモールバンドギャップ層10を、拡散領域15を介してゲート電極11に電気的この例ではオーミックに連結するように形成したが、ソース電極12及びドレイン電極13とはバリア層9を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、この実施の形態例では、スモールバンドギャップ層10を耐酸化性を有する材料例えばGaAsによって構成したことにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Vthの面内均一性の向上が可能となる。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、VFの低下の回避ないし抑制とVthの面内均一性の向上が図られたHEMT構造を、例えば遮断構造形成工程において、スモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図11〜図13は、本発明による半導体装置の製造方法の第3の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、図11Aに示すように、例えばSiもしくはGaAsよりなる基板2を用意し、この基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsなどのバンドギャップが小さい材料によるスモールバンドギャップ層10とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、この上に例えばSiNによる絶縁層14を例えばデポジットによって形成する。
次に、図11Bに示すように、最終的にゲート電極11が形成されるゲート部の絶縁層14を例えばRIE(Reactive Ion Etching)によって除去して開口を形成し、この開口を通じて、図12Aに示すように、スモールバンドギャップ10上に例えば第2導電型のGaAsによる再成長半導体層16を例えばエピタキシャル成長によって形成する。
そして、図12Bに示すように、再成長半導体層16上に、例えばTi/Pt/AuまたはWSi/Auによるゲート電極11を、例えばデポジットにより形成する。
その後、図13Aに示すように、最終的にソース電極12及びドレイン電極13(図示せず)が形成されるソース部及びドレイン部の絶縁層14を例えばRIEによって除去して開口を形成し、この開口を通じて、スモールバンドギャップ層10に対するウェットエッチングまたはドライエッチングによる等方性エッチングを施し、上述の絶縁層14の開口よりも幅広にスモールバンドギャップ層10をエッチング除去して遮断構造形成工程を行う。
なお、スモールバンドギャップ層10の除去は、最終的に絶縁層14の開口を通じて形成されるソース電極及びドレイン電極(図示せず)とエッチング後に残存して例えばゲート部を構成するスモールバンドギャップ層10とが物理的に接触せず、かつ電気的例えばオーミックに連結されない構成とされればよく、これに限られない。
スモールバンドギャップ層10の一部を等方性エッチングによって選択的に除去した後、図13Bに示すように、例えばレジスト(図示せず)の塗布と露光及び現像によって絶縁層14の開口以外を保護した状態で、絶縁層14の開口を通じて例えばリフトオフによってAuGe/Ni/Auによるソース電極12及びドレイン電極13を形成して電極形成工程を行い、その後レジストを除去することにより、半導体装置1を製造する。
この実施の形態例では、スモールバンドギャップ層10を、再成長半導体層16を介してゲート電極11に電気的この例ではオーミックに連結するように形成したが、ソース電極12及びドレイン電極13とはバリア層9を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、VFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うことによって形成することができる。
更に、ソース電極及びドレイン電極を従来に比してチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図14及び図15は、本発明による半導体装置の製造方法の第4の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、例えばSiもしくはGaAsよりなる基板2を用意し、この基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsなどのバンドギャップが小さい材料によるスモールバンドギャップ層10とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行う。
続いて、図14Aに示すように、例えばレジスト(図示せず)の塗布と露光及び現像によってゲート電極11(図示せず)の形成部となるゲート部以外を保護した状態で、ウェットエッチングまたはドライエッチングによる等方性エッチングを行い、最終的にゲート電極11(図示せず)が形成されるゲート部にのみスモールバンドギャップ層10を形状を規定して残存させる遮断構造形成工程を行う。その後、図14Bに示すように、積層半導体層の上面すなわちスモールバンドギャップ層10とバリア層9とに渡って例えばSiNによる絶縁層14を例えばデポジットによって全面的に形成する。
次に、図15Aに示すように、最終的にゲート電極11が形成されるゲート部の絶縁層14を例えばRIE(Reactive Ion Etching)によって除去して開口を形成し、この開口を通じて、スモールバンドギャップ10上に例えば第2導電型のGaAsによる再成長半導体層16を例えばエピタキシャル成長によって形成する。
そして、図15Bに示すように、再成長半導体層16上に、例えばTi/Pt/AuまたはWSi/Auによるゲート電極11を例えばデポジットにより形成し、最終的にソース電極12及びドレイン電極13(図示せず)が形成されるソース部及びドレイン部の絶縁層14を例えばRIEによって除去して開口を形成し、例えばこの開口を通じて、例えばレジスト(図示せず)の塗布と露光及び現像によって絶縁層14の開口以外を保護した状態で、絶縁層14の開口を通じて例えばリフトオフによってAuGe/Ni/Auによるソース電極12及びドレイン電極13の形成すなわち電極形成工程を行い、その後レジストを除去することにより、本発明による半導体装置1を製造する。
この実施の形態例では、スモールバンドギャップ層10を、再成長半導体層16を介してゲート電極11に電気的この例ではオーミックに連結するように形成したが、ソース電極12及びドレイン電極13とはバリア層9を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、VFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図16及び図17は、本発明による半導体装置の製造方法の第5の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、図16Aに示すように、例えばSiもしくはGaAsよりなる基板2を用意し、この基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsなどのバンドギャップが小さい材料によるスモールバンドギャップ層10とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、この上に直接、ショットキー連結された例えばTi/Pt/AuまたはWSi/Auによるゲート電極11を、例えばデポジットにより形成する。
その後、図16Bに示すように、ゲート電極11が形成されたゲート部を除くスモールバンドギャップ層10を、例えばウェットエッチングまたはドライエッチングによって遮断構造形成工程を行う。
この実施の形態例における遮断構造形成工程は、スモールバンドギャップ層10に対するエッチングにおいてゲート電極11がエッチングマスクの役割を果たすことから、ゲート部のみスモールバンドギャップ層10を残して行うことができる。
なお、スモールバンドギャップ層10の除去は、最終的に絶縁層14の開口を通じて形成されるソース電極及びドレイン電極(図示せず)とエッチング後に残存して例えばゲート部を構成するスモールバンドギャップ層10とが物理的に接触せず、かつ電気的例えばオーミックに連結されない構成とされればよく、これに限られない。
スモールバンドギャップ層10をゲート部を残して選択的に除去した後、図17Aに示すように、ゲート電極11とバリア層9とに渡って例えばSiNによる絶縁層14を例えばデポジットによって全面的に形成する。
その後、図17Bに示すように、ゲート電極11上の絶縁層14と、最終的にソース電極12及びドレイン電極13が形成されるソース部及びドレイン部の絶縁層14とを、例えばRIEによって除去し、例えばレジスト(図示せず)の塗布と露光及び現像によって、絶縁層14の開口以外を保護した状態で、絶縁層14の開口を通じて例えばリフトオフによって例えばAuGe/Ni/Auによるソース電極12及びドレイン電極13を形成して電極形成工程を行い、その後レジストを除去することにより、半導体装置1を製造する。
この実施の形態例では、スモールバンドギャップ層10を、ゲート電極11に電気的この例ではショットキー的に連結するように形成したが、ソース電極12及びドレイン電極13とはバリア層9を介して物理的に連結しているに過ぎず、したがって電気的例えばショットキー的には連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、VFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うことによって形成することができる。
更に、ソース電極及びドレイン電極を従来に比してチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図18及び図19は、本発明による半導体装置の製造方法の第6の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、例えばSiもしくはGaAsよりなる基板2を用意し、この基板2上に、例えばAlGa1−XAs(0≦X≦1)よりなるバッファ層3と、第1導電型例えばn型のAlGaAsによる第1のキャリア供給層4と、AlGaAsよりなる第1のスペーサー層5と、例えばInGaAsよりなるチャネル層6と、例えばAlGaAsよりなる第2のスペーサー層7と、第1導電型例えばn型のAlGaAsによる第2のキャリア供給層8と、例えば第1導電型のAlGaAsよりなるバリア層9と、例えばGaAsなどのバンドギャップが小さい材料によるスモールバンドギャップ層10とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、その後図18Aに示すように、例えばSiNによる絶縁層14を例えばデポジットによって全面的に形成する。
続いて、図18Bに示すように、例えばレジスト(図示せず)の塗布と露光及び現像によってゲート電極11(図示せず)の形成部となるゲート部以外を保護した状態で、ウェットエッチングまたはドライエッチングによる等方性エッチングを行い、最終的にゲート電極11(図示せず)が形成されるゲート部にのみスモールバンドギャップ層10を形状を規定して残存させる遮断構造形成工程を行う。
次に、最終的にゲート電極11が形成されるゲート部の絶縁層14を例えばRIE(Reactive Ion Etching)によって除去して開口を形成し、例えばこの開口を通じて、例えばレジスト(図示せず)の塗布と露光及び現像によって絶縁層14の開口以外を保護した状態で、絶縁層14の開口を通じて例えばリフトオフによって例えばTi/Pt/AuまたはWSi/Auによるゲート電極11を形成し、続いて絶縁層14に開口を形成して例えばリフトオフによってAuGe/Ni/Auによるソース電極12及びドレイン電極13の形成することにより電極形成工程を行い、その後レジストを除去することにより、図19に示すように本発明による半導体装置1を製造する。
この実施の形態例では、スモールバンドギャップ層10を、ゲート電極11に電気的この例ではショットキー的に連結するように形成したが、ソース電極12及びドレイン電極13とはバリア層9を介して物理的に連結しているに過ぎず、したがって電気的例えばショットキー的には連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、VFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
以上の実施の形態例で説明したように、本発明による半導体装置によれば、積層半導体層からなる高電子移動度トランジスタ(HEMT)構造を有する半導体装置において、積層半導体層の例えば最上層に形成されたスモールバンドギャップ層がゲート電極と、上記ソース電極及び上記ドレイン電極との、いずれか一方のみに電気的に連結されたことから、例えば不純物の拡散領域によってソース部からゲート部への電流流入が抑制された拡散ゲート型のHEMT構造を、ゲート部からソース部への流出電流所謂フォワード電流をも抑制して形成でき、ゲート電極のTurn-On電圧VFの低下を回避ないし抑制することができる。
上述したように、このゲート電極のTurn−On電圧VFの低下を、拡散ゲート型のHEMT構造に限られず、例えば後述するような、ゲート電極と、ソース電極及びドレイン電極との、いずれか一方に対してスモールバンドギャップ層が再成長半導体層を介してオーミックに連結された構成によるHEMT構造や、ゲート電極とソース電極及びドレイン電極との一方に対してスモールバンドギャップ層がショットキー連結された構成によるHEMT構造など、種々のHEMT構造を有する半導体装置において回避ないし抑制することが可能とされる。
また、本発明による半導体装置によれば、例えばスモールバンドギャップ層を耐酸化性を有する材料例えばGaAsまたはInGaAsによって構成することにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Vthの面内均一性の向上が図られる。
したがって、Turn-On電圧VFと閾値電圧Vthとの差によって定義されるゲート電圧の振幅マージンVmargineの確保と安定化も可能とされるものである。
本発明による半導体装置の製造方法によれば、上述したVFの低下の回避ないし抑制とVthの面内均一性の向上が図られたHEMT構造を、例えば積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とにより、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成するなどの簡便かつ確実な方法によって形成することができる。
そしてこのように、例えば上述の遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、例えば上述の積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することにより、後述するようにソース電極及びドレイン電極をチャネル層により近い位置に形成することができるため、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができるものである。
なお、本発明による半導体装置及び半導体装置の製造方法は、上述の実施の形態例に限られるものでないことはいうまでもない。
例えば、本発明による半導体装置及び半導体装置の製造方法の実施の形態例では、スモールバンドギャップ層上に直接ゲート電極11とソース電極12及びドレイン電極13とを形成する構成を説明したが、例えばn±のGaAsによるキャップ層を間に介在させる構成とすることもできる。
また、本発明による半導体装置及び半導体装置の製造方法の第1及び第2の実施の形態例では、拡散領域15がバリア層9に至る構成を例として説明したが、バリア層9の上に例えば熱酸化されにくい耐酸化性のスモールバンドギャップ層10が形成されることによって拡散領域15における不純物拡散の面内均一性が確保されることから、拡散領域は必ずしもバリア層に至らなくともよい。
また、上述の実施の形態例では、チャネル層6が第1のキャリア供給層4と第2のキャリア供給層8とによって挟み込まれたダブルドープ構造による例を説明したが、本発明による半導体装置は、キャリア供給層を1つのみ、例えばチャネル層6の上側のみに有するシングルドープ構造による構成とすることも可能である。
また、上述のバリア層9を構成する材料は、スモールバンドギャップ層10に対するエッチングの深さを規定するエッチングストップ層としての役割を果たすことも可能であることから、求められるエッチング耐性に応じて例えばAlGaAsによる場合にはAlの比率を選定してバリア層9を形成することも可能であるし、スモールバンドギャップ層10も、GaAsやInGaAsに限られず、バリア層9を構成するAlGaAsに比してバンドギャップが小さいか、或いは耐酸化性の高い材料によって構成することができる。
また、本発明による半導体装置の製造方法によれば、上述した実施例以外にも、例えばバリア層9の上面に形成したスモールバンドギャップ層10の一部を選択的にエッチング除去し、このエッチングによって形成された開口内に例えばAlGaAsによる高抵抗層を再度形成することによって遮断構造を形成するなど、種々の製造方法を挙げることが可能であるし、ゲート電極11とソース電極12及びドレイン電極13との形成順序を逆として半導体装置の製造を行うこともできる。
更に、本発明による半導体装置及び半導体装置の製造方法によれば、特にVth>0VのEnhancement-mode HEMTによる構成における場合、例えばVthの上昇によるVmargineの低下に起因するゲートリークの増加による歪み特性や負荷変動特性の劣化の抑制が図られ、本発明による半導体装置によってパワーアンプなどの電子装置を構成することも可能とされるなど、本発明は種々の変更及び変形が可能とされる。
本発明による半導体装置の構成の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 図7A及び図7Bは、それぞれ、本発明による半導体装置の製造方法の一例の工程を示す概略断面図である。 図8A及び図8Bは、それぞれ、本発明による半導体装置の製造方法の一例の工程を示す概略断面図である。 図9A及び図9Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図10A及び図10Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図11A及び図11Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図12A及び図12Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図13A及び図13Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図14A及び図14Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図15A及び図15Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図16A及び図16Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図17A及び図17Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図18A及び図18Bは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 従来の半導体装置の一例の構成を示す概略断面図である。 図21A及び図21Bは、それぞれ、従来の半導体装置の一例における、ゲート電極を有するゲート部とソース電極を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。 従来の半導体装置の他の一例の構成を示す概略断面図である。 図23A及び図23Bは、それぞれ、従来の半導体装置の他の一例における、ゲート電極を有するゲート部とソース電極を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。
符号の説明
1・・・半導体装置、2・・・基板、3・・・バッファ層、4・・・第1のキャリア供給層、5・・・第1のスペーサー層、6・・・チャネル層、7・・・第2のスペーサー層、8・・・第2のキャリア供給層、9・・・バリア層、10・・・スモールバンドギャップ層、11・・・ゲート電極、12・・・ソース電極、13・・・ドレイン電極、14・・・絶縁層、15・・・拡散領域、16・・・再成長半導体層、101・・・従来の半導体装置、102・・・基板、103・・・バッファ層、105・・・バリア層、106・・・チャネル層、107・・・スペーサー層、108・・・キャリア供給層、109・・・バリア層、111・・・ゲート電極、112・・・ソース電極、113・・・ドレイン電極、114・・・絶縁層、115・・・拡散領域

Claims (16)

  1. 積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ(HEMT)構造を有する半導体装置であって、
    上記積層半導体層が、少なくとも、第1導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有し、
    上記スモールバンドギャップ層が、上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方のみに電気的に連結されたことを特徴とする半導体装置。
  2. 上記積層半導体層の、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする請求項1に記載の半導体装置。
  3. 上記スモールバンドギャップ層が、耐酸化性を有する材料よりなることを特徴とする請求項1に記載の半導体装置。
  4. 上記スモールバンドギャップ層が、GaAsまたはInGaAsよりなることを特徴とする請求項1に記載の半導体装置。
  5. 上記スモールバンドギャップ層内に第2導電型不純物による拡散領域が形成され、上記ゲート電極が、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結されたことを特徴とする請求項1に記載の半導体装置。
  6. 上記スモールバンドギャップ層上に第2導電型の再成長半導体層が形成され、該再成長半導体層上に上記ゲート電極が形成され、上記ゲート電極が、上記再成長半導体層を介して上記スモールバンドギャップ層にオーミックに連結されたことを特徴とする請求項1に記載の半導体装置。
  7. 上記スモールバンドギャップ層が、上記ゲート電極と上記ソース電極及びドレイン電極とのいずれか一方にのみ、ショットキー連結されたことを特徴とする請求項1に記載の半導体装置。
  8. 積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ(HEMT)構造を有する半導体装置の製造方法であって、
    基板上へのエピタキシャル成長によって、少なくとも、第1導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有する積層半導体層を形成する積層半導体層の形成工程と、
    上記ゲート電極と上記ソース電極及びドレイン電極とを形成する電極形成工程と、
    上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方と、上記スモールバンドギャップ層とを、電気的に遮断する遮断構造形成工程とを有することを特徴とする半導体装置の製造方法。
  9. 上記積層半導体層の形成工程において、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする請求項8に記載の半導体装置の製造方法。
  10. 上記スモールバンドギャップ層を、耐酸化性を有する材料によって形成することを特徴とする請求項8に記載の半導体装置の製造方法。
  11. 上記スモールバンドギャップ層を、GaAsまたはInGaAsによって形成することを特徴とする請求項8に記載の半導体装置の製造方法。
  12. 上記電極形成工程に先立って、上記スモールバンドギャップ層内に第2導電型不純物による拡散領域を形成し、
    上記電極形成工程において、上記ゲート電極を、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結して形成することを特徴とする請求項8に記載の半導体装置の製造方法。
  13. 上記電極形成工程に先立って、上記スモールバンドギャップ層上に第2導電型の再成長半導体層を形成し、
    上記電極形成工程において、上記ゲート電極を、上記ソース電極及び上記ドレイン電極に比して、上記再成長半導体層を介してオーミックに連結して形成することを特徴とする請求項8に記載の半導体装置の製造方法。
  14. 上記電極形成工程において、上記ゲート電極と上記ソース電極及び上記ドレイン電極のいずれか一方のみを、上記スモールバンドギャップ層に対してショットキー連結して形成することを特徴とする請求項8に記載の半導体装置の製造方法。
  15. 上記遮断構造形成工程において、上記スモールバンドギャップ層の一部に対する選択的エッチングを行うことを特徴とする請求項8に記載の半導体装置の製造方法。
  16. 上記積層半導体層の形成工程において、上記スモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することを特徴とする請求項8に記載の半導体装置の製造方法。
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