JP2006054401A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】 ＨＥＭＴ構造を有する半導体装置において、ゲート電極のTurn-On電圧ＶFの低下を回避ないし抑制と、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られた半導体装置を提供する。
【解決手段】 積層半導体層からなる高電子移動度トランジスタ（HEMT）構造を有する半導体装置１において、積層半導体層の例えば最上層に少なくともバリア層９に比してバンドギャップが小とされたスモールバンドギャップ層１０を形成し、このスモールバンドギャップ層１０がゲート電極１１とソース電極１２及びドレイン電極１３とのいずれか一方のみに電気的に連結された構成とする。また、スモールバンドギャップ層１０を、耐酸化性を有する材料例えばＧａＡｓまたはＩｎＧａＡｓによって構成する。
【選択図】 図１

Description

本発明は、積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ（HEMT）構造を有する半導体装置、及び半導体装置の製造方法に関する。
高電子移動度トランジスタ（HEMT；High Electron Mobility Transistor）構造を有する半導体装置は、例えば携帯電話のパワーアンプなどの電子装置に用いられる半導体装置として広く用いられている。
図２０は、高電子移動度トランジスタ構造を有する従来の半導体装置の構成を示す概略断面図である。
従来の半導体装置１０１は、例えばＳｉもしくはＧａＡｓよりなる基板２上に、例えばＡｌＸＧａＡｓ（０≦Ｘ≦１）よりなるバッファ層１０３と、ＡｌＧａＡｓよりなる第１のスペーサー層１０５と、例えばＩｎＧａＡｓよりなるチャネル層１０６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層１０７と、第１導電型例えばｎ型のＡｌＧａＡｓによるキャリア供給層１０８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層１０９とからなる積層半導体層を有する。
バリア層１０９内には、例えば不純物拡散によって第２導電型例えばｐ型とされた拡散領域１１５が形成され、この拡散領域１１５に接して積層半導体層上にゲート電極１１１が形成され、ゲート電極１１１の周囲に形成された絶縁層１１４を介して、ソース電極１１２とドレイン電極１１３とが、拡散領域１１５を挟んで対向形成されて半導体装置１０１が構成される。
ここで、チャネル層１０６を構成するＩｎＧａＡｓの格子定数は他の層を構成する例えばＧａＡｓやＡｌＧａＡｓの格子定数とは異なることから、極端に厚くなると転移線すなわち亀裂が生じて導電性に支障を来たすことから、転移線が発生しない限界厚さまでＩｎＧａＡｓ層を厚く形成することが求められる。この格子定数の異なる層を限界厚さ以内で形成したひずみ系のHEMT構造は（P）HEMT（pseudomorphic HEMT）といわれる。
また、上述の従来の半導体装置１０１ではバリア層１０９内に第２導電型の拡散領域が形成されていることから、ｐ−ｎ接合（junction）によってソース電極１１２からゲート電極１１１への電流流入が抑制される。（Ｐ）ＨＥＭＴの中でも、このようにゲート電極からの電流流入を抑制が図られた接合構造を有するHEMT構造はＪ（Ｐ）HEMTといわれる。
これらの半導体装置においては、ゲート電極１１１にＲＦ（Radio Frequency）信号が入力されることから、［数１］に示すように、半導体装置が導電状態とされるターンオン（Turn-On）電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineが、半導体装置の性能を示す重要な指標となる。
特に、ゲート電極とソース電極間に電圧を加えることによってドレイン電極に電流が流れる構成によるHEMT構造、所謂Enhancement-mode HEMT構造は、ゲート電極とソース電極に印加される電圧の極性が同一であるために単一電源による制御が可能で消費電力も小さいことから集積回路型の電子装置に用いられるが、このEnhancement-mode HEMT構造では、上述のTurn-On電圧ＶF及び閾値電圧Ｖthは特に重要とされている。
（数１） Ｖmargine＝ＶF−Ｖth
図２１Ａ及び図２１Ｂは、 この従来の半導体装置における、ゲート電極１１１を有するゲート部とソース電極１１２を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。
この従来の構造におけるように、チャネル層１０６の上に形成される層のバンドギャップが大きい場合、図２１Ａに示すように、バリア層１０９から第２のスペーサー層１０７までは矢印ａで図示されるビルトインポテンシャルが存在することから、矢印ｂで図示されるバンドギャップの小さいチャネル層１０６においてのみ電流が発生し、なおかつビルトインポテンシャルによってゲート電極１１１への垂直方向の電流の流入は抑制される。
また、この場合、図２１Ｂに示すように、不純物の拡散領域１１５とバリア層１０９との間には大きな障壁が形成されていることから、拡散領域１１５の水平方向について電流は発生しないと考えられる。
図２２は、チャネル層１０６の上に形成される半導体層のうち、不純物の拡散領域１１５が形成される層をスモールバンドギャップ層によって構成したHEMT構造を有する半導体装置の構成を示す概略断面図を示す。また、図２３Ａ及び図２３Ｂは、図２０に示した半導体装置における、ゲート電極１１１を有するゲート部とソース電極１１２を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。
図２３Ａに示すように、バリア層１０９から第２のスペーサー層１０７までは矢印ａで図示されるビルトインポテンシャルが存在することから、スモールバンドギャップ層１１０におけるバンドギャップが小さくとも、チャネル層１０６において発生した電流の、ゲート電極１１１への垂直方向の流入は抑制されると考えられる。
しかし、チャネル層１０６の上に形成される層、特にゲート電極１１１に隣接する不純物の拡散領域１１５が形成される層のバンドギャップが小さい場合、図２３Bに示すように、不純物の拡散領域１１５とバリア層１０９との間の障壁が小さく、不純物の拡散領域１１５の水平方向について電流すなわちフォワード電流が発生しやすくなる。このため、ゲート電極１１１に隣接する層を例えばＧａＡｓによるスモールバンドギャップ層によって構成した場合には、上述のTurn-On電圧VFが低下してしまうと考えられる。
一般に、Turn-On電圧ＶFは、ゲート電圧の振幅マージンに影響することからより高いことが望ましいとされている。
したがって、（P）HEMTにおいては、チャネル層１０６の上に形成される層には、上述した構成におけるように、バンドギャップが大きくＧａＡｓに格子整合するＡｌＧａＡｓもしくはＩｎＧａＰを用いることによって、VFの向上が図られてきた。
しかし、ＡｌＧａＡｓはＡｌが酸化されやすく、酸化膜形成の程度によってＶthに個体差が生じるとか、不均一な酸化膜の形成によって例えば不純物の拡散領域１１５の形成における拡散深さが不均一となってＶthの面内均一性が悪化するなどの問題が生じる。また、ＩｎＧａＰはＰが外れやすいため、例えば不純物の拡散領域１１５の形成を高温で行うことができないという問題がある。
特に、閾値電圧Ｖthは、インピーダンス整合の上でRF特性に影響することから、製造上のＶth変動要因は可能な限り低減されることが望ましい。
これに対し、不純物の拡散における加熱によって生じる内部応力を、他の半導体層とは熱膨張係数の異なる絶縁層の部分的除去することによって緩和し、Ｖthの面内均一性を向上させた半導体装置とその製造方法が提案されている（例えば特許文献１参照）。
特開2003-224139号公報
しかし、内部応力の緩和による閾値電圧Ｖthの面内均一性の向上には未だ改善の余地があり、例えば不純物の拡散領域の形成における高温処理においても酸化されない、例えばバンドギャップの小さな材料によって積層半導体層の最上層を構成することが望ましく、一方ではVFの低下は可能な限り回避することが望ましい。
また、VFの低下は上述した不純物の拡散による所謂拡散ゲート型のHEMT構造を有する半導体装置に限って問題視されるものではなく、例えばゲート電極と積層半導体層がショットキー接合される構成も含め、種々のHEMT構造を有する半導体装置においてその回避ないし抑制が求められている。
本発明は、これらのHEMT構造を有する半導体装置とその製造方法における上述の諸問題の解決を図るものである。
本発明による半導体装置は、積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ（ＨＥＭＴ）構造を有する半導体装置であって、上記積層半導体層が、少なくとも、第１導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有し、上記スモールバンドギャップ層が、上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方のみに電気的に連結されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記積層半導体層の、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層が、耐酸化性を有する材料よりなることを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層が、ＧａＡｓまたはＩｎＧａＡｓよりなることを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層内に第２導電型不純物による拡散領域が形成され、上記ゲート電極が、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層上に第２導電型の再成長半導体層が形成され、該再成長半導体層上に上記ゲート電極が形成され、上記ゲート電極が、上記再成長半導体層を介して上記スモールバンドギャップ層にオーミックに連結されたことを特徴とする。
また、本発明は、上述の半導体装置において、上記スモールバンドギャップ層が、上記ゲート電極と上記ソース電極及びドレイン電極とのいずれか一方にのみ、ショットキー連結されたことを特徴とする。
本発明による半導体装置の製造方法は、積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ（ＨＥＭＴ）構造を有する半導体装置の製造方法であって、基板上へのエピタキシャル成長によって、少なくとも、第１導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有する積層半導体層を形成する積層半導体層の形成工程と、上記ゲート電極と上記ソース電極及びドレイン電極とを形成する電極形成工程と、上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方と、上記スモールバンドギャップ層とを、電気的に遮断する遮断構造形成工程とを有することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記積層半導体層の形成工程において、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記スモールバンドギャップ層を、耐酸化性を有する材料によって形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記スモールバンドギャップ層を、ＧａＡｓまたはＩｎＧａＡｓによって形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記電極形成工程に先立って、上記スモールバンドギャップ層内に第２導電型不純物による拡散領域を形成し、上記電極形成工程において、上記ゲート電極を、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結して形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記電極形成工程に先立って、上記スモールバンドギャップ層上に第２導電型の再成長半導体層を形成し、上記電極形成工程において、上記ゲート電極を、上記ソース電極及び上記ドレイン電極に比して、上記再成長半導体層を介してオーミックに連結して形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記電極形成工程において、上記ゲート電極と上記ソース電極及び上記ドレイン電極のいずれか一方のみを、上記スモールバンドギャップ層に対してショットキー連結して形成することを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記遮断構造形成工程において、上記スモールバンドギャップ層の一部に対する選択的エッチングを行うことを特徴とする。
また、本発明は、上述の半導体装置の製造方法において、上記積層半導体層の形成工程において、上記スモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することを特徴とする。
本発明による半導体装置によれば、積層半導体層からなる高電子移動度トランジスタ（HEMT）構造を有する半導体装置において、積層半導体層の例えば最上層に形成されたスモールバンドギャップ層がゲート電極と、上記ソース電極及び上記ドレイン電極との、いずれか一方のみに電気的に連結されたことから、他方との電気的連結が遮断され、例えば不純物の拡散領域によってソース部からゲート部への電流流入が抑制された拡散ゲート型のHEMT構造を、ゲート部からソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
本発明によれば、このゲート電極のTurn−On電圧ＶFの低下を、拡散ゲート型のHEMT構造に限られず、例えば後述するような、ゲート電極とソース電極及びドレイン電極との一方に対してスモールバンドギャップ層が再成長半導体層を介してオーミックに連結された構成によるHEMT構造や、ゲート電極とソース電極及びドレイン電極との一方に対してスモールバンドギャップ層がショットキー連結された構成によるHEMT構造を有するなど、種々のHEMT構造を有する半導体装置において回避ないし抑制することが可能とされる。
また、本発明による半導体装置によれば、例えばスモールバンドギャップ層を耐酸化性を有する材料例えばＧａＡｓまたはＩｎＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。
したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化も可能とされるものである。
本発明による半導体装置の製造方法によれば、上述したＶFの低下の回避ないし抑制とＶthの面内均一性の向上が図られたHEMT構造を、例えば積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とにより、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成するなどの簡便かつ確実な方法によって形成することができる。
そしてこのように、例えば上述の遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、例えば上述の積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することにより、後述するようにソース電極及びドレイン電極をチャネル層により近い位置に形成することができるため、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、
更に、例えば上述の遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、例えば上述の積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することにより、ゲート電極とドレイン電極との間に高い抵抗が形成されてドレイン耐圧が向上することから、例えば本発明による半導体装置を用いて電子装置例えばパワーアンプを構成した場合にも、後述するように、歪み特性の劣化の抑制と負荷変動特性の劣化の抑制が図られるなど、本発明によれば、重要かつ多くの効果をもたらすことができるものである。
以下、図面を参照して本発明の実施の形態を説明するが、本発明は、この実施の形態に限られるものでない。
半導体装置の実施の形態例
図１は、本発明による半導体装置の、第１の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置１は、例えばＳｉもしくはＧａＡｓよりなる基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓよりなるスモールバンドギャップ層１０からなる積層半導体層を有する。
スモールバンドギャップ層１０は、少なくともバリア層９に比してバンドギャップが小とされた材料によって構成することができる。
スモールバンドギャップ層１０内には、不純物例えばＺｎの拡散によって第２導電型例えばｐ型とされた拡散領域１５が形成され、この拡散領域１５に接して積層半導体層上に例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１が形成され、ゲート電極１１の周囲に形成された絶縁層１４を介して、ソース電極１２とドレイン電極１３とが、拡散領域１５を挟みかつバリア層９に接して、つまりゲート電極１１に比して低い位置に対向形成されることにより半導体装置１が構成される。
スモールバンドギャップ層１０は、拡散領域１５を介してゲート電極１１に電気的この例ではオーミックに連結されているが、ソース電極１２及びドレイン電極１３にはバリア層９を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、拡散ゲート型のHEMT構造を、ゲート電極１１を有するゲート部からソース電極１２を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極１１のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化が図られる。
更に、ソース電極１２及びドレイン電極１３がゲート電極１１に比してチャネル層６に近い位置に形成されることから、ソース電極１２及びドレイン電極１３と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極１１とドレイン電極１３との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図２は、本発明による半導体装置の、第２の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置１は、例えばＳｉもしくはＧａＡｓよりなる基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓよりなるスモールバンドギャップ層１０からなる積層半導体層を有する。
スモールバンドギャップ層１０は、少なくともバリア層９に比してバンドギャップが小とされた材料によって構成することができる。
スモールバンドギャップ層１０内には、不純物例えばＺｎの拡散によって第２導電型例えばｐ型とされた拡散領域１５が形成され、この拡散領域１５に接して積層半導体層上に例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１が形成され、ゲート電極１１の周囲に形成された絶縁層１４を介して、ソース電極１２とドレイン電極１３とが、拡散領域１５を挟みかつバリア層９に接して、つまりゲート電極１１に比して低い位置に対向形成されることにより半導体装置１が構成される。
この実施の形態例において、半導体装置１は、ソース電極１２及びドレイン電極１３が、バリア層９の直上すなわちゲート電極１１に比して低い位置に形成され、同時にスモールバンドギャップ層１０がチャネル層６に比して小とされて区画形成された構成を有する。
したがって、この実施の形態例においては、区画形成された領域とそれ以外の領域との間に生じる高低差によって、すなわち物理的段差によってフォワード電流の低減を図ることが可能とされる。
スモールバンドギャップ層１０は、拡散領域１５を介してゲート電極１１に電気的この例ではオーミックに連結されているが、ソース電極１２及びドレイン電極１３にはバリア層９を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、拡散ゲート型のHEMT構造を、ゲート電極１１を有するゲート部からソース電極１２を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極１１のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化が図られる。
更に、ソース電極１２及びドレイン電極１３がゲート電極１１に比してチャネル層６に近い位置に形成されることから、ソース電極１２及びドレイン電極１３と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極１１とドレイン電極１３との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図３は、本発明による半導体装置の、第３の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置１は、例えばＳｉもしくはＧａＡｓよりなる基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓよりなるスモールバンドギャップ層１０からなる積層半導体層を有する。
スモールバンドギャップ層１０は、少なくともバリア層９に比してバンドギャップが小とされた材料によって構成することができる。
そして、スモールバンドギャップ層１０上に、第２導電型例えばｐ型のＧａＡｓによる再成長半導体層１６が形成され、この再成長半導体層１６に接して積層半導体層上に例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１が形成され、ゲート電極１１の周囲に形成された絶縁層１４を介して、ソース電極１２とドレイン電極１３とが、拡散領域１５を挟みかつバリア層９に接して、つまりゲート電極１１に比して低い位置に対向形成されることにより半導体装置１が構成される。
スモールバンドギャップ層１０は、再成長半導体層１６を介してゲート電極１１に電気的この例ではオーミックに連結されているが、ソース電極１２及びドレイン電極１３にはバリア層９を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、再成長型のHEMT構造を、ゲート電極１１を有するゲート部からソース電極１２を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極１１のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化が図られる。
更に、ソース電極１２及びドレイン電極１３がゲート電極１１に比してチャネル層６に近い位置に形成されることから、ソース電極１２及びドレイン電極１３と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極１１とドレイン電極１３との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図４は、本発明による半導体装置の、第４の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置１は、例えばＳｉもしくはＧａＡｓよりなる基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓよりなるスモールバンドギャップ層１０からなる積層半導体層を有する。
スモールバンドギャップ層１０は、少なくともバリア層９に比してバンドギャップが小とされた材料によって構成することができる。
そして、スモールバンドギャップ層１０上に、第２導電型例えばｐ型のＧａＡｓによる再成長半導体層１６が形成され、この再成長半導体層１６に接して積層半導体層上に例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１が形成され、ゲート電極１１の周囲に形成された絶縁層１４を介して、ソース電極１２とドレイン電極１３とが、拡散領域１５を挟みかつバリア層９に接して、つまりゲート電極１１に比して低い位置に対向形成されることにより半導体装置１が構成される。
この実施の形態例において、半導体装置１は、ソース電極１２及びドレイン電極１３が、バリア層９の直上すなわちゲート電極１１に比して低い位置に形成され、同時にスモールバンドギャップ層１０がチャネル層６に比して小とされて区画形成された構成を有する。
したがって、この実施の形態例においては、区画形成された領域とそれ以外の領域との間に生じる高低差によって、すなわち物理的段差によってフォワード電流の低減を図ることが可能とされる。
スモールバンドギャップ層１０は、再成長半導体層１６を介してゲート電極１１に電気的この例ではオーミックに連結されているが、ソース電極１２及びドレイン電極１３にはバリア層９を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、再成長型のHEMT構造を、ゲート電極１１を有するゲート部からソース電極１２を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極１１のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化が図られる。
更に、ソース電極１２及びドレイン電極１３がゲート電極１１に比してチャネル層６に近い位置に形成されることから、ソース電極１２及びドレイン電極１３と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極１１とドレイン電極１３との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図５は、本発明による半導体装置の、第５の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置１は、例えばＳｉもしくはＧａＡｓよりなる基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓよりなるスモールバンドギャップ層１０からなる積層半導体層を有する。
スモールバンドギャップ層１０は、少なくともバリア層９に比してバンドギャップが小とされた材料によって構成することができる。
そして、スモールバンドギャップ層１０上に、つまり積層半導体層上に例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１が形成され、ゲート電極１１の周囲に形成された絶縁層１４を介して、ソース電極１２とドレイン電極１３とが、拡散領域１５を挟みかつバリア層９に接して、つまりゲート電極１１に比して低い位置に対向形成されることにより、半導体装置１が構成される。
スモールバンドギャップ層１０は、ゲート電極１１にショットキー連結されているが、ソース電極１２及びドレイン電極１３にはバリア層９を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、ショットキー型のHEMT構造を、ゲート電極１１を有するゲート部からソース電極１２を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極１１のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化が図られる。
更に、ソース電極１２及びドレイン電極１３がゲート電極１１に比してチャネル層６に近い位置に形成されることから、ソース電極１２及びドレイン電極１３と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができ、更にこの高低差によってゲート電極１１とドレイン電極１３との間に高い抵抗が形成されることによってドレイン耐圧の向上が図られる。
図６は、本発明による半導体装置の、第６の実施の形態例における構成を示す概略構成図である。
この実施の形態例では、本発明による半導体装置１は、例えばＳｉもしくはＧａＡｓよりなる基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓよりなるスモールバンドギャップ層１０からなる積層半導体層を有する。
スモールバンドギャップ層１０は、少なくともバリア層９に比してバンドギャップが小とされた材料によって構成することができる。
そして、例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１の周囲に形成された絶縁層１４を介して、ソース電極１２とドレイン電極１３とが、拡散領域１５を挟みかつバリア層９に接して対向形成されることにより、半導体装置１が構成される。
この実施の形態例において、半導体装置１は、ソース電極１２及びドレイン電極１３が、バリア層９の直上すなわちゲート電極１１に比して高い位置に形成され、同時にスモールバンドギャップ層１０がチャネル層６に比して小とされて区画形成された構成を有する。
したがって、この実施の形態例においては、区画形成された領域とそれ以外の領域との間に生じる高低差によって、すなわち物理的段差によってフォワード電流の低減を図ることが可能とされる。
スモールバンドギャップ層１０は、ソース電極１２及びドレイン電極１３にショットキー連結されているが、ゲート電極１１にはバリア層９を介して物理的に連結されているに過ぎず、したがってオーミックには連結されていない。よって、ショットキー型のHEMT構造を、ゲート電極１１を有するゲート部からソース電極１２を有するソース部への電流流出所謂フォワード電流をも抑制して形成することができ、ゲート電極１１のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さを均一とすることができ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化が図られる。
また、この実施の形態例においては、ソース電極１２及びドレイン電極１３がゲート電極１１に比してチャネル層６から離れた位置に形成されているが、本発明による半導体装置においては、必ずしもソース電極１２及びドレイン電極１３がゲート電極１１に比して低い位置に形成されなくともよい。
半導体装置の製造方法の実施の形態例
図７及び図８は、本発明による半導体装置の製造方法の第１の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、図７Ａに示すように、例えばＳｉもしくはＧａＡｓよりなる基板２を用意し、この基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓなどのバンドギャップが小さい材料によるスモールバンドギャップ層１０とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、この上に例えばＳｉＮによる絶縁層１４を例えばデポジットによって形成する。
次に、図７Ｂに示すように、最終的にゲート電極１１が形成されるゲート部の絶縁層１４を例えばＲＩＥ（Reactive Ion Etching）によって除去して開口を形成し、この開口を通じて、スモールバンドギャップ層１０内に、不純物例えばＺｎの拡散によって第２導電型例えばｐ型とされた拡散領域１５を、例えばバリア層９に至る深さにまで形成し、この拡散領域１５上に、例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１を、例えばデポジットにより形成する。
その後、図８Ａに示すように、最終的にソース電極１２及びドレイン電極１３（図示せず）が形成されるソース部及びドレイン部の絶縁層１４を例えばＲＩＥによって除去して開口を形成し、この開口を通じて、ウェットエッチングまたはドライエッチングによる等方性エッチングによって上述の絶縁層１４の開口よりも幅広にスモールバンドギャップ層１０をエッチング除去して遮断構造形成工程を行う。
なお、スモールバンドギャップ層１０の除去は、最終的に絶縁層１４の開口を通じて形成されるソース電極及びドレイン電極（図示せず）とエッチング後に残存して例えばゲート部を構成するスモールバンドギャップ層１０とが物理的に接触せず、かつ電気的例えばオーミックに連結されない構成とされればよく、これに限られない。
スモールバンドギャップ層１０の一部を等方性エッチングによって選択的に除去した後、図８Ｂに示すように、例えばレジスト（図示せず）の塗布と露光及び現像によって絶縁層１４の開口以外を保護した状態で、絶縁層１４の開口を通じて例えばリフトオフによってＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１２及びドレイン電極１３の形成すなわち電極形成工程を行い、その後レジストを除去することにより、半導体装置１を製造する。
この実施の形態例では、スモールバンドギャップ層１０を、拡散領域１５を介してゲート電極１１に電気的この例ではオーミックに連結するように形成したが、ソース電極１２及びドレイン電極１３とはバリア層９を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成したことにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が可能となる。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、ＶFの低下の回避ないし抑制とＶthの面内均一性の向上が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うことによって形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図９及び図１０は、本発明による半導体装置の製造方法の第２の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、例えばＳｉもしくはＧａＡｓよりなる基板２を用意し、この基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓなどのバンドギャップが小さい材料によるスモールバンドギャップ層１０とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行う。
続いて、図９Ａに示すように、例えばレジスト（図示せず）の塗布と露光及び現像によってゲート電極１１（図示せず）の形成部となるゲート部以外を保護した状態で、ウェットエッチングまたはドライエッチングによる等方性エッチングを行い、最終的にゲート電極１１（図示せず）が形成されるゲート部にのみスモールバンドギャップ層１０を残存させて形状を規定する遮断構造形成工程を行う。その後、図９Ｂに示すように、積層半導体層の上面すなわちスモールバンドギャップ層１０とバリア層９とに渡って例えばＳｉＮによる絶縁層１４を例えばデポジットによって全面的に形成する。
次に、図１０Ａに示すように、最終的にゲート電極１１が形成されるゲート部の絶縁層１４を例えばＲＩＥ（Reactive Ion Etching）によって除去して開口を形成し、この開口を通じて、スモールバンドギャップ層１０内に、不純物例えばＺｎの拡散によって第２導電型例えばｐ型とされた拡散領域１５を、例えばバリア層９に至る深さにまで形成し、この拡散領域１５上に、例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１を、例えばデポジットにより形成する。
その後、図１０Ｂに示すように、最終的にソース電極１２及びドレイン電極１３（図示せず）が形成されるソース部及びドレイン部の絶縁層１４を例えばＲＩＥによって除去して開口を形成し、例えばこの開口この開口を通じて、例えばレジスト（図示せず）の塗布と露光及び現像によって絶縁層１４の開口以外を保護した状態で、絶縁層１４の開口を通じて例えばリフトオフによってＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１２及びドレイン電極１３の形成すなわち電極形成工程を行い、その後レジストを除去することにより、本発明による半導体装置１を製造する。
この実施の形態例では、スモールバンドギャップ層１０を、拡散領域１５を介してゲート電極１１に電気的この例ではオーミックに連結するように形成したが、ソース電極１２及びドレイン電極１３とはバリア層９を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、この実施の形態例では、スモールバンドギャップ層１０を耐酸化性を有する材料例えばＧａＡｓによって構成したことにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が可能となる。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、ＶFの低下の回避ないし抑制とＶthの面内均一性の向上が図られたHEMT構造を、例えば遮断構造形成工程において、スモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図１１〜図１３は、本発明による半導体装置の製造方法の第３の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、図１１Ａに示すように、例えばＳｉもしくはＧａＡｓよりなる基板２を用意し、この基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓなどのバンドギャップが小さい材料によるスモールバンドギャップ層１０とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、この上に例えばＳｉＮによる絶縁層１４を例えばデポジットによって形成する。
次に、図１１Ｂに示すように、最終的にゲート電極１１が形成されるゲート部の絶縁層１４を例えばＲＩＥ（Reactive Ion Etching）によって除去して開口を形成し、この開口を通じて、図１２Ａに示すように、スモールバンドギャップ１０上に例えば第２導電型のＧａＡｓによる再成長半導体層１６を例えばエピタキシャル成長によって形成する。
そして、図１２Ｂに示すように、再成長半導体層１６上に、例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１を、例えばデポジットにより形成する。
その後、図１３Ａに示すように、最終的にソース電極１２及びドレイン電極１３（図示せず）が形成されるソース部及びドレイン部の絶縁層１４を例えばＲＩＥによって除去して開口を形成し、この開口を通じて、スモールバンドギャップ層１０に対するウェットエッチングまたはドライエッチングによる等方性エッチングを施し、上述の絶縁層１４の開口よりも幅広にスモールバンドギャップ層１０をエッチング除去して遮断構造形成工程を行う。
なお、スモールバンドギャップ層１０の除去は、最終的に絶縁層１４の開口を通じて形成されるソース電極及びドレイン電極（図示せず）とエッチング後に残存して例えばゲート部を構成するスモールバンドギャップ層１０とが物理的に接触せず、かつ電気的例えばオーミックに連結されない構成とされればよく、これに限られない。
スモールバンドギャップ層１０の一部を等方性エッチングによって選択的に除去した後、図１３Ｂに示すように、例えばレジスト（図示せず）の塗布と露光及び現像によって絶縁層１４の開口以外を保護した状態で、絶縁層１４の開口を通じて例えばリフトオフによってＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１２及びドレイン電極１３を形成して電極形成工程を行い、その後レジストを除去することにより、半導体装置１を製造する。
この実施の形態例では、スモールバンドギャップ層１０を、再成長半導体層１６を介してゲート電極１１に電気的この例ではオーミックに連結するように形成したが、ソース電極１２及びドレイン電極１３とはバリア層９を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、ＶFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うことによって形成することができる。
更に、ソース電極及びドレイン電極を従来に比してチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図１４及び図１５は、本発明による半導体装置の製造方法の第４の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、例えばＳｉもしくはＧａＡｓよりなる基板２を用意し、この基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓなどのバンドギャップが小さい材料によるスモールバンドギャップ層１０とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行う。
続いて、図１４Ａに示すように、例えばレジスト（図示せず）の塗布と露光及び現像によってゲート電極１１（図示せず）の形成部となるゲート部以外を保護した状態で、ウェットエッチングまたはドライエッチングによる等方性エッチングを行い、最終的にゲート電極１１（図示せず）が形成されるゲート部にのみスモールバンドギャップ層１０を形状を規定して残存させる遮断構造形成工程を行う。その後、図１４Ｂに示すように、積層半導体層の上面すなわちスモールバンドギャップ層１０とバリア層９とに渡って例えばＳｉＮによる絶縁層１４を例えばデポジットによって全面的に形成する。
次に、図１５Ａに示すように、最終的にゲート電極１１が形成されるゲート部の絶縁層１４を例えばＲＩＥ（Reactive Ion Etching）によって除去して開口を形成し、この開口を通じて、スモールバンドギャップ１０上に例えば第２導電型のＧａＡｓによる再成長半導体層１６を例えばエピタキシャル成長によって形成する。
そして、図１５Ｂに示すように、再成長半導体層１６上に、例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１を例えばデポジットにより形成し、最終的にソース電極１２及びドレイン電極１３（図示せず）が形成されるソース部及びドレイン部の絶縁層１４を例えばＲＩＥによって除去して開口を形成し、例えばこの開口を通じて、例えばレジスト（図示せず）の塗布と露光及び現像によって絶縁層１４の開口以外を保護した状態で、絶縁層１４の開口を通じて例えばリフトオフによってＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１２及びドレイン電極１３の形成すなわち電極形成工程を行い、その後レジストを除去することにより、本発明による半導体装置１を製造する。
この実施の形態例では、スモールバンドギャップ層１０を、再成長半導体層１６を介してゲート電極１１に電気的この例ではオーミックに連結するように形成したが、ソース電極１２及びドレイン電極１３とはバリア層９を介して物理的に連結しているに過ぎず、したがってオーミックには連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、ＶFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図１６及び図１７は、本発明による半導体装置の製造方法の第５の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、図１６Ａに示すように、例えばＳｉもしくはＧａＡｓよりなる基板２を用意し、この基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓなどのバンドギャップが小さい材料によるスモールバンドギャップ層１０とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、この上に直接、ショットキー連結された例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１を、例えばデポジットにより形成する。
その後、図１６Ｂに示すように、ゲート電極１１が形成されたゲート部を除くスモールバンドギャップ層１０を、例えばウェットエッチングまたはドライエッチングによって遮断構造形成工程を行う。
この実施の形態例における遮断構造形成工程は、スモールバンドギャップ層１０に対するエッチングにおいてゲート電極１１がエッチングマスクの役割を果たすことから、ゲート部のみスモールバンドギャップ層１０を残して行うことができる。
なお、スモールバンドギャップ層１０の除去は、最終的に絶縁層１４の開口を通じて形成されるソース電極及びドレイン電極（図示せず）とエッチング後に残存して例えばゲート部を構成するスモールバンドギャップ層１０とが物理的に接触せず、かつ電気的例えばオーミックに連結されない構成とされればよく、これに限られない。
スモールバンドギャップ層１０をゲート部を残して選択的に除去した後、図１７Ａに示すように、ゲート電極１１とバリア層９とに渡って例えばＳｉＮによる絶縁層１４を例えばデポジットによって全面的に形成する。
その後、図１７Ｂに示すように、ゲート電極１１上の絶縁層１４と、最終的にソース電極１２及びドレイン電極１３が形成されるソース部及びドレイン部の絶縁層１４とを、例えばＲＩＥによって除去し、例えばレジスト（図示せず）の塗布と露光及び現像によって、絶縁層１４の開口以外を保護した状態で、絶縁層１４の開口を通じて例えばリフトオフによって例えばＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１２及びドレイン電極１３を形成して電極形成工程を行い、その後レジストを除去することにより、半導体装置１を製造する。
この実施の形態例では、スモールバンドギャップ層１０を、ゲート電極１１に電気的この例ではショットキー的に連結するように形成したが、ソース電極１２及びドレイン電極１３とはバリア層９を介して物理的に連結しているに過ぎず、したがって電気的例えばショットキー的には連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、ＶFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うことによって形成することができる。
更に、ソース電極及びドレイン電極を従来に比してチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
図１８及び図１９は、本発明による半導体装置の製造方法の第６の実施の形態例における工程を示す概略断面図である。
この実施の形態例においては、まず、例えばＳｉもしくはＧａＡｓよりなる基板２を用意し、この基板２上に、例えばＡｌＸＧａ１−ＸＡｓ（０≦Ｘ≦１）よりなるバッファ層３と、第１導電型例えばｎ型のＡｌＧａＡｓによる第１のキャリア供給層４と、ＡｌＧａＡｓよりなる第１のスペーサー層５と、例えばＩｎＧａＡｓよりなるチャネル層６と、例えばＡｌＧａＡｓよりなる第２のスペーサー層７と、第１導電型例えばｎ型のＡｌＧａＡｓによる第２のキャリア供給層８と、例えば第１導電型のＡｌＧａＡｓよりなるバリア層９と、例えばＧａＡｓなどのバンドギャップが小さい材料によるスモールバンドギャップ層１０とを、順次エピタキシャル成長させて積層半導体層を形成して積層半導体層の形成工程を行い、その後図１８Ａに示すように、例えばＳｉＮによる絶縁層１４を例えばデポジットによって全面的に形成する。
続いて、図１８Ｂに示すように、例えばレジスト（図示せず）の塗布と露光及び現像によってゲート電極１１（図示せず）の形成部となるゲート部以外を保護した状態で、ウェットエッチングまたはドライエッチングによる等方性エッチングを行い、最終的にゲート電極１１（図示せず）が形成されるゲート部にのみスモールバンドギャップ層１０を形状を規定して残存させる遮断構造形成工程を行う。
次に、最終的にゲート電極１１が形成されるゲート部の絶縁層１４を例えばＲＩＥ（Reactive Ion Etching）によって除去して開口を形成し、例えばこの開口を通じて、例えばレジスト（図示せず）の塗布と露光及び現像によって絶縁層１４の開口以外を保護した状態で、絶縁層１４の開口を通じて例えばリフトオフによって例えばＴｉ／Ｐｔ／ＡｕまたはＷＳｉ／Ａｕによるゲート電極１１を形成し、続いて絶縁層１４に開口を形成して例えばリフトオフによってＡｕＧｅ／Ｎｉ／Ａｕによるソース電極１２及びドレイン電極１３の形成することにより電極形成工程を行い、その後レジストを除去することにより、図１９に示すように本発明による半導体装置１を製造する。
この実施の形態例では、スモールバンドギャップ層１０を、ゲート電極１１に電気的この例ではショットキー的に連結するように形成したが、ソース電極１２及びドレイン電極１３とはバリア層９を介して物理的に連結しているに過ぎず、したがって電気的例えばショットキー的には連結することなく形成している。
また、上述したように、積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とによって、ＶFの低下の回避ないし抑制が図られたHEMT構造を、例えば遮断構造形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することができる。
更に、ソース電極及びドレイン電極をチャネル層により近い位置に形成することができ、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができる、ゲート電極とドレイン電極との間に高い抵抗を形成して、ドレイン耐圧の向上を図ることができるものである。
以上の実施の形態例で説明したように、本発明による半導体装置によれば、積層半導体層からなる高電子移動度トランジスタ（HEMT）構造を有する半導体装置において、積層半導体層の例えば最上層に形成されたスモールバンドギャップ層がゲート電極と、上記ソース電極及び上記ドレイン電極との、いずれか一方のみに電気的に連結されたことから、例えば不純物の拡散領域によってソース部からゲート部への電流流入が抑制された拡散ゲート型のHEMT構造を、ゲート部からソース部への流出電流所謂フォワード電流をも抑制して形成でき、ゲート電極のTurn-On電圧ＶFの低下を回避ないし抑制することができる。
上述したように、このゲート電極のTurn−On電圧ＶFの低下を、拡散ゲート型のHEMT構造に限られず、例えば後述するような、ゲート電極と、ソース電極及びドレイン電極との、いずれか一方に対してスモールバンドギャップ層が再成長半導体層を介してオーミックに連結された構成によるHEMT構造や、ゲート電極とソース電極及びドレイン電極との一方に対してスモールバンドギャップ層がショットキー連結された構成によるHEMT構造など、種々のHEMT構造を有する半導体装置において回避ないし抑制することが可能とされる。
また、本発明による半導体装置によれば、例えばスモールバンドギャップ層を耐酸化性を有する材料例えばＧａＡｓまたはＩｎＧａＡｓによって構成することにより、不純物の拡散領域の形成における拡散深さが均一とされ、ゲート電極の閾値電圧Ｖthの面内均一性の向上が図られる。
したがって、Turn-On電圧ＶFと閾値電圧Ｖthとの差によって定義されるゲート電圧の振幅マージンＶmargineの確保と安定化も可能とされるものである。
本発明による半導体装置の製造方法によれば、上述したＶFの低下の回避ないし抑制とＶthの面内均一性の向上が図られたHEMT構造を、例えば積層半導体層の形成工程と、電極形成工程と、遮断構造形成工程とにより、例えば遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成するなどの簡便かつ確実な方法によって形成することができる。
そしてこのように、例えば上述の遮断構造形成工程においてスモールバンドギャップ層の一部に対する選択的エッチングを行うとか、例えば上述の積層半導体層の形成工程においてスモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することにより、後述するようにソース電極及びドレイン電極をチャネル層により近い位置に形成することができるため、ソース電極及びドレイン電極と積層半導体層とのオーミックコンタクトを容易かつ確実にとることができるものである。
なお、本発明による半導体装置及び半導体装置の製造方法は、上述の実施の形態例に限られるものでないことはいうまでもない。
例えば、本発明による半導体装置及び半導体装置の製造方法の実施の形態例では、スモールバンドギャップ層上に直接ゲート電極１１とソース電極１２及びドレイン電極１３とを形成する構成を説明したが、例えばｎ±のＧａＡｓによるキャップ層を間に介在させる構成とすることもできる。
また、本発明による半導体装置及び半導体装置の製造方法の第１及び第２の実施の形態例では、拡散領域１５がバリア層９に至る構成を例として説明したが、バリア層９の上に例えば熱酸化されにくい耐酸化性のスモールバンドギャップ層１０が形成されることによって拡散領域１５における不純物拡散の面内均一性が確保されることから、拡散領域は必ずしもバリア層に至らなくともよい。
また、上述の実施の形態例では、チャネル層６が第１のキャリア供給層４と第２のキャリア供給層８とによって挟み込まれたダブルドープ構造による例を説明したが、本発明による半導体装置は、キャリア供給層を１つのみ、例えばチャネル層６の上側のみに有するシングルドープ構造による構成とすることも可能である。
また、上述のバリア層９を構成する材料は、スモールバンドギャップ層１０に対するエッチングの深さを規定するエッチングストップ層としての役割を果たすことも可能であることから、求められるエッチング耐性に応じて例えばＡｌＧａＡｓによる場合にはＡｌの比率を選定してバリア層９を形成することも可能であるし、スモールバンドギャップ層１０も、ＧａＡｓやＩｎＧａＡｓに限られず、バリア層９を構成するＡｌＧａＡｓに比してバンドギャップが小さいか、或いは耐酸化性の高い材料によって構成することができる。
また、本発明による半導体装置の製造方法によれば、上述した実施例以外にも、例えばバリア層９の上面に形成したスモールバンドギャップ層１０の一部を選択的にエッチング除去し、このエッチングによって形成された開口内に例えばＡｌＧａＡｓによる高抵抗層を再度形成することによって遮断構造を形成するなど、種々の製造方法を挙げることが可能であるし、ゲート電極１１とソース電極１２及びドレイン電極１３との形成順序を逆として半導体装置の製造を行うこともできる。
更に、本発明による半導体装置及び半導体装置の製造方法によれば、特にＶth＞０ＶのEnhancement-mode HEMTによる構成における場合、例えばＶthの上昇によるＶmargineの低下に起因するゲートリークの増加による歪み特性や負荷変動特性の劣化の抑制が図られ、本発明による半導体装置によってパワーアンプなどの電子装置を構成することも可能とされるなど、本発明は種々の変更及び変形が可能とされる。
本発明による半導体装置の構成の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 本発明による半導体装置の構成の他の一例を示す概略断面図である。 図７Ａ及び図７Ｂは、それぞれ、本発明による半導体装置の製造方法の一例の工程を示す概略断面図である。 図８Ａ及び図８Ｂは、それぞれ、本発明による半導体装置の製造方法の一例の工程を示す概略断面図である。 図９Ａ及び図９Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１０Ａ及び図１０Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１１Ａ及び図１１Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１２Ａ及び図１２Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１３Ａ及び図１３Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１４Ａ及び図１４Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１５Ａ及び図１５Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１６Ａ及び図１６Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１７Ａ及び図１７Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 図１８Ａ及び図１８Ｂは、それぞれ、本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 本発明による半導体装置の製造方法の他の一例の工程を示す概略断面図である。 従来の半導体装置の一例の構成を示す概略断面図である。 図２１Ａ及び図２１Ｂは、それぞれ、従来の半導体装置の一例における、ゲート電極を有するゲート部とソース電極を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。 従来の半導体装置の他の一例の構成を示す概略断面図である。 図２３Ａ及び図２３Ｂは、それぞれ、従来の半導体装置の他の一例における、ゲート電極を有するゲート部とソース電極を有するソース部の間の、垂直方向及び水平方向のバンドギャップの関係を示す模式図である。
符号の説明
１・・・半導体装置、２・・・基板、３・・・バッファ層、４・・・第１のキャリア供給層、５・・・第１のスペーサー層、６・・・チャネル層、７・・・第２のスペーサー層、８・・・第２のキャリア供給層、９・・・バリア層、１０・・・スモールバンドギャップ層、１１・・・ゲート電極、１２・・・ソース電極、１３・・・ドレイン電極、１４・・・絶縁層、１５・・・拡散領域、１６・・・再成長半導体層、１０１・・・従来の半導体装置、１０２・・・基板、１０３・・・バッファ層、１０５・・・バリア層、１０６・・・チャネル層、１０７・・・スペーサー層、１０８・・・キャリア供給層、１０９・・・バリア層、１１１・・・ゲート電極、１１２・・・ソース電極、１１３・・・ドレイン電極、１１４・・・絶縁層、１１５・・・拡散領域

Claims (16)

  1. 積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ（ＨＥＭＴ）構造を有する半導体装置であって、
    上記積層半導体層が、少なくとも、第１導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有し、
    上記スモールバンドギャップ層が、上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方のみに電気的に連結されたことを特徴とする半導体装置。
  2. 上記積層半導体層の、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 上記スモールバンドギャップ層が、耐酸化性を有する材料よりなることを特徴とする請求項１に記載の半導体装置。
  4. 上記スモールバンドギャップ層が、ＧａＡｓまたはＩｎＧａＡｓよりなることを特徴とする請求項１に記載の半導体装置。
  5. 上記スモールバンドギャップ層内に第２導電型不純物による拡散領域が形成され、上記ゲート電極が、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結されたことを特徴とする請求項１に記載の半導体装置。
  6. 上記スモールバンドギャップ層上に第２導電型の再成長半導体層が形成され、該再成長半導体層上に上記ゲート電極が形成され、上記ゲート電極が、上記再成長半導体層を介して上記スモールバンドギャップ層にオーミックに連結されたことを特徴とする請求項１に記載の半導体装置。
  7. 上記スモールバンドギャップ層が、上記ゲート電極と上記ソース電極及びドレイン電極とのいずれか一方にのみ、ショットキー連結されたことを特徴とする請求項１に記載の半導体装置。
  8. 積層半導体層上に、ゲート電極と、該ゲート電極を挟んで互いに対向するソース電極及びドレイン電極とが形成された高電子移動度トランジスタ（ＨＥＭＴ）構造を有する半導体装置の製造方法であって、
    基板上へのエピタキシャル成長によって、少なくとも、第１導電型のキャリア供給層と、チャネル層と、バリア層と、スモールバンドギャップ層とを有する積層半導体層を形成する積層半導体層の形成工程と、
    上記ゲート電極と上記ソース電極及びドレイン電極とを形成する電極形成工程と、
    上記ゲート電極と、上記ソース電極及びドレイン電極との、いずれか一方と、上記スモールバンドギャップ層とを、電気的に遮断する遮断構造形成工程とを有することを特徴とする半導体装置の製造方法。
  9. 上記積層半導体層の形成工程において、上記チャネル層と上記キャリア供給層との間に、スペーサー層が形成されたことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 上記スモールバンドギャップ層を、耐酸化性を有する材料によって形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 上記スモールバンドギャップ層を、ＧａＡｓまたはＩｎＧａＡｓによって形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  12. 上記電極形成工程に先立って、上記スモールバンドギャップ層内に第２導電型不純物による拡散領域を形成し、
    上記電極形成工程において、上記ゲート電極を、上記スモールバンドギャップ層に対して、上記拡散領域のみにオーミックに連結して形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  13. 上記電極形成工程に先立って、上記スモールバンドギャップ層上に第２導電型の再成長半導体層を形成し、
    上記電極形成工程において、上記ゲート電極を、上記ソース電極及び上記ドレイン電極に比して、上記再成長半導体層を介してオーミックに連結して形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  14. 上記電極形成工程において、上記ゲート電極と上記ソース電極及び上記ドレイン電極のいずれか一方のみを、上記スモールバンドギャップ層に対してショットキー連結して形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  15. 上記遮断構造形成工程において、上記スモールバンドギャップ層の一部に対する選択的エッチングを行うことを特徴とする請求項８に記載の半導体装置の製造方法。
  16. 上記積層半導体層の形成工程において、上記スモールバンドギャップ層を上記チャネル層に比して小とされた区画に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
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